CN102646708A - 超结半导体器件 - Google Patents

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Abstract

根据本发明的超结半导体器件包括漂移层，所述漂移层包括交替导电类型层100，其包括平行于n-型衬底的第一主表面交替排列的n-型区域1和p-型区域2，区域1和2在与第一主表面垂直的方向上长，区域1和2与第一主表面的方向平行地彼此相邻；第一主表面上的包括栅电极14和主源电极16a的主器件区域7；第一主表面上的包括栅电极14和主源电极16b的感测器件区域8；所述衬底的第二主表面上的共用漏电极20；以及位于衬底的第一主表面上的分隔区域9，该分隔区域9位于主器件区域7和感测器件区域8之间，该分隔区域9包括n-型区域3和位于n-型区域3中的p-型区域4，p-型区域4在与第一交替导电类型层平行和垂直的方向中处于电浮动状态。根据本发明，获得了超结半导体器件，其包括用于电流检测的感测器件区域，且即使在主器件区域和感测器件区域彼此之间电隔离时也便于防止击穿电压降低。

Description

超结半导体器件
技术领域
本发明涉及超结结构半导体器件，它呈现出高击穿电压和高电流容量，并且可被应用于绝缘栅场效应晶体管(在下文中称为“MOSFET”)、绝缘栅双极晶体管(在下文中称为“IGBT”)和双极晶体管。
背景技术
含有漂移层的垂直功率半导体器件是本领域技术人员公知的，漂移层包括交替排列且两者与半导体器件的主表面(下文简称为“主表面”)平行地彼此邻接的重掺杂n-型区域和重掺杂p-型区域。重掺杂的n-型区域和重掺杂的p-型区域的形状被形成为在与主表面垂直的方向上长且在与主表面平行的方向上窄。下文中，含有包括如上所述的交替导电类型层的漂移层的半导体器件将被称为“超结半导体器件”。在超结半导体器件中，pn结平行于彼此且垂直于主表面延伸。在器件的截止状态中，耗尽层从pn结扩展到其两侧上的与主表面平行的n-和p-型区域，从而快速地耗尽整个漂移层。因此，超结半导体器件便于同时获得高击穿电压和低导通状态电阻。
如果因功率半导体器件中的短路和类似原因造成过电流，功率半导体器件可能被击穿。为了防止功率半导体器件被击穿，广泛地采用了一种方法，其提供带有用于检测过电流信号的电流检测部分的功率半导体器件并基于该过电流信号来控制功率半导体器件栅极，从而进一步控制流经功率半导体器件的电流。在用于防止功率半导体器件被击穿的上述一般方法中，电流检测电阻器与和主器件并联连接的独立辅助器件相串联，并检测由穿过该电流检测电阻器的过电流所引起的电势差。
下面的专利文献1公开了将上述电流检测方法应用于超结半导体器件。如专利文献1中所公开地，在其中形成有主器件区域7的芯片中形成用作电流检测部分的电流检测单元区域(感测器件区域8)，如图3中所示，来将感测器件区域8和主器件区域7集成为整体并进一步简化部件且减小了部件尺寸。在图3中，示出分隔区域9、主器件区域7中的n-型区域1、主器件区域7中的p-型区域2、分隔区域9中的n-型区域3、分隔区域9中的p-型区域4、感测器件区域8中的n-型区域5、以及感测器件区域8中的p-型区域6。
下面的专利文献2公开了便于高度准确地检测流经主单元的电流的半导体装置。专利文献2中公开的半导体装置被形成为形成在半导体衬底上的多个绝缘栅晶体管单元的组件。主单元和感测单元的各个栅极端子被共接。主单元和感测单元的各个源极端子被共接。感测单元的漏极经由电流感测电阻器被共接至主单元的漏极。
[描述现有技术的文献]
[专利文献]
[专利文献1]日本未审查专利申请公开No.2006-351985
[专利文献2]日本未审查专利申请公开No.2009-152506
如果如专利文献1中所述的以及如图3中所示的，构成漂移层的交替导电型层100被连续地形成为主和感测器件区域共同具有平面条状图案，则将降低电流检测准确性，因为主和感测器件区域经由p-型区域2内阻电连接，且因为主和感测器件区域之间的漏电流是不可避免的。因此，有必要使主器件区域7和感测器件区域8彼此之间电隔离。如果p-型区域2在主器件区域7和感测器件区域8之间被截止，则交替导电型层100将在主器件区域7和感测器件区域8之间不连续，从而降低击穿电压。
鉴于以上的内容，期望消除如上所述的问题。还期望的是提供一种超结半导体器件，该超结半导体器件即使当主器件区域和用于电流检测的感测器件区域彼此之间电隔离时也便于防止击穿电压降低。
发明内容
根据所附权利要求1的主题，提供了一种超结半导体器件，包括：
第一导电类型的半导体衬底；
半导体衬底上的漂移层，该漂移层包括含有第一导电类型的第一半导体区域和第二导电类型的第二半导体区域的第一交替导电类型层，两个区域均在与半导体衬底的第一主表面垂直的方向上长且在宽度方向上短，第一半导体区域和第二半导体区域与半导体衬底的第一主表面平行地交替排列，第一半导体区域和第二半导体区域与半导体衬底的第一主表面平行地彼此相邻；
半导体衬底的第一主表面上的主器件区域，该主器件区域包括含有主栅电极和主源电极的主器件单元；
半导体衬底的第一主表面上的感测器件区域，该感测器件区域包括含有感测栅电极和感测源电极的感测器件单元；
半导体衬底的第二主表面上的共用漏电极；
半导体衬底的第一主表面上的分隔区域，分隔区域在主器件区域和感测器件区域之间；以及
分隔区域包括第一导电类型的第三半导体区域和第二导电类型的第四半导体区域，第四半导体区域以电浮动状态平行地排列在第三半导体区域中，且与第一交替导电类型层垂直。
根据所附权利要求2的主题，主器件区域和感测器件区域中的第一交替导电类型层的形状为平面条状图案。
根据所附权利要求3的主题，分隔区域包括第二交替导电类型层，其中第四半导体区域以平面晶格图案排列在第三半导体区域中。
根据所附权利要求4的主题，第二交替导电类型层的重复间距比第一交替导电类型层的重复间距窄。
根据所附权利要求5的主题，感测器件区域被主器件区域所围绕，且在感测器件区域和主器件区域之间设置有分隔区域。
根据所附权利要求6的主题，超结半导体器件进一步包括在分隔区域上的氧化物膜、以及在栅电极下的栅氧化物膜，且分隔区域上的氧化物膜比栅氧化物膜厚。
根据所附权利要求7的主题，第三和第四半导体区域在垂直于半导体衬底的第一主表面的方向上的厚度大于第一交替导电类型层在垂直于半导体衬底的第一主表面的方向上的厚度。
根据本发明，获得一种超结半导体器件，其包括用于电流检测的感测器件区域，并且即使在主器件区域和感测器件区域彼此之间电隔离时也便于防止击穿电压降低。
附图说明
图1是示出在根据本发明的第一实施例的超结MOSFET中交替导电类型层的平面图案的俯视图。
图1-1是沿着图1中的虚线A-A的截面图。
图2是示出在根据本发明的第二实施例的超结MOSFET中交替导电类型层的平面图案的俯视图。
图3是示出在常规超结MOSFET中交替导电类型层的平面图案的俯视图。
FIG.图3-1是沿着图3中的虚线B-B的截面图。
图4是示出在根据本发明的第三实施例的超结MOSFET中交替导电类型层的平面图案的俯视图。
图5是沿着图4中的虚线C-C的截面图。
图6是示出在根据本发明的第四实施例的超结MOSFET中交替导电类型层的平面图案的俯视图。
图7是沿着图6中的虚线D-D的截面图。
图8是连接至任一个根据本发明的超结半导体器件的用于检测过电流且用于防止该超结半导体器件被过电流击穿的过电流保护电路的等效电路图。
具体实施方式
现在将参考示出本发明的优选实施例的附图，在下文中具体描述本发明。
虽然将结合其优选实施例来描述本发明，但是改变和修改对于本领域的技术人员而言是显而易见的，而不脱离本发明的真实精神。因此，本发明并非通过此处的具体描述来进行理解，而是通过其所附权利要求来进行理解。
[第一实施例]
用来防止超结半导体器件被过电流击穿的很多常规方法检测流经该超结半导体器件的过电流。当检测到的过电流高至足以击穿该超结半导体器件时，常规方法将所检测到的过电流反馈至主器件的栅极信号(gate signal)以控制流经主器件的电流并防止主器件被击穿。
图8是等效电路图，其中过电流保护电路36连接至根据本发明的包括主器件31和感测器件32的超结半导体器件30。
在图8中所示的等效电路中，当过电流从超结半导体器件30漏极流出时，检测为跨连接至感测器件32的源级侧的过电流检测电阻器33两端的电势差的电压VS，用作栅极电压控制器件35的栅极输入电压VS。当由过电流检测所导致且馈入栅极电压控制器件35的栅极输入电压VS高于其阈值电压时，栅极电压控制器件35变得导电。
因此，馈入主器件31的栅极电压VG由于栅极电压控制器件35的导电而被短路且被降低，并且流经主器件31的电流被减少。因此，防止了超结半导体器件30被过电流击穿。在图8中，示出了位于栅极和源极之间的用于过电流保护的齐纳二极管34。在图8中，栅极电压VG被连接至主器件31和感测器件32，且栅极电压VG被共同馈入主器件31和感测器件32。可选地，可将主器件31和感测器件32分开为独立的。在可选情况下，图8中的电压VG被连接至主器件31栅极且被馈入主器件31栅极。
图1是示出在根据本发明的第一实施例的超结MOSFET中交替导电类型层的平面图案的俯视图。图1-1是沿着图1中的虚线A-A的截面图。
为了易于理解，省略了一般在垂直超结MOSFET的半导体芯片表面上形成的绝缘膜和金属电极膜，从而示出半导体衬底上交替导电类型层100、101和102的平面图案。在主器件区域7和感测器件区域8(在图1中均由虚线表示)中，交替导电类型层100和101具有平面条状图案。
在感测器件区域8的邻近区域中，交替导电类型层100中的p-型区域2和交替导电类型层101中的p-型区域6并不是彼此连续的，而是被将主器件7和感测器件区域8彼此分隔开的分隔区域9彼此分隔。感测器件区域8在所有侧边上都被分隔区域9所围绕。在分隔区域9中，p-型区域4以平面晶格图案排列在n-型区域3中。分别地，主器件区域7对应于图8中超结半导体器件30的主器件31，且感测器件区域8对应于其中的感测器件32。
尽管图1中未示出，但栅电极14和漏电极20由主器件区域7和感测器件区域8所共用。栅电极14是单独地电连接各个单元的整体电极膜。漏电极20是单独地电连接各个单元的整体电极膜。主器件区域7的源电极16a和感测器件区域8的感测源电极16b被单独地形成为位于各个区域表面上且彼此电隔离的电极膜。在各个区域上单独地设置源电极来分隔电流路径，且通过检测跨外部地连接至感测源一侧的电阻器33两端的电势差来检测过电流。
现在下文将参考图3和3-1来描述常规结构，其中主和感测器件区域7和8中的p-型区域2和6没有彼此分隔。图3是示出在常规的超结MOSFET中的交替导电类型层的平面图案的俯视图。图3-1是沿着图3中的虚线B-B的截面图。
如图3中所示，在与平面条状图案的延伸方向(图中的x-方向)垂直的图3中的y-方向，在漂移层中n-型区域1和p-型区域2彼此被电分隔。因此，如果如图3-1中所示在分隔区域9中的p-型基极区10中没有形成任何n-型源区12，则在与平面条状图案的延伸方向垂直的图3中的y-方向，主器件区域7和感测器件区域8将容易地彼此分隔。
然而，在如图3和3-1中所示的平面条状图案的延伸方向(图3中的x-方向)，在主器件区域7和分隔区域9之间以及在分隔区域9和感测器件区域8之间，p-型区域2、4和6是彼此连续的。因此，难以在平面条状图案的延伸方向(图3中的x-方向)上使主器件区域7和感测器件区域8彼此完全电隔离。换言之，主器件区域7中的p-型基极区10a和感测器件区域8中的感测p-型基极区10b经由沿p-型区域2、4和6中的电流路径引发的内阻彼此电连接。
如果如专利文献1中所述过电流检测电阻器采用内阻，则有时在以较高准确度检测过电流时会引起问题。如果p-型区域2、4和6彼此分隔且为了避免获得高过电流检测准确度所引起的问题而简单地移除分隔区域9中的p-型区域4，则耗尽层几乎难以在主器件7和感测器件8之间扩展，且将会降低击穿电压。
为了消除上述问题，如图1中所示，在主器件区域7和感测器件区域8之间的分隔区域9中，不以平面条状图案而是以平面晶格图案排列p-型区域4。通过以平面晶格图案排列p-型区域4，在与交替导电类型层中的条纹延伸方向平行和垂直的方向中p-型区域2和6被彼此分隔。因此，变得有可能将主器件区域7和感测器件区域8彼此电隔离。进一步地，主器件区域7和感测器件区域8之间的p-型区域没有被完全地截止。以平面晶格图案排列的p-型区域4便于耗尽层在主器件区域7和分隔区域9之间的边界以及在感测器件区域8和分隔区域9之间的边界处扩展，并保持击穿电压而不导致其降低。
另外，有可能将分隔区域9中与半导体衬底主表面垂直的交替导电类型层的厚度tsj-sep(tsj-分隔)设置成大于主器件区域7或感测器件区域8中与衬底主表面垂直的交替导电类型层的厚度tsj-main(tsj-主)。因此，防止分隔区域9中的击穿电压由于其中被加厚的交替导电类型层而降低。
在主器件区域7的外围侧上，形成耐击穿部分21。在由虚线22围绕的区域中，设置栅电极板。
根据上述的第一实施例，连接至感测器件区域中的源电极的过电流保护电路便于保护超结半导体器件在不降低击穿电压的情况下免受过电流损害。
[第二实施例]
图2是示出根据本发明的第二实施例的超结MOSFET中交替导电类型层的平面图案的俯视图。
根据第二实施例的超结MOSFET是根据第一实施例的超结MOSFET的变体。根据第二实施例的超结MOSFET与根据第一实施例的超结MOSFET的不同之处在于交替导电类型层102中的平面晶格图案的间距被设置为比交替导电类型层100和101中的平面条纹图案的间距窄。由于根据第二实施例的交替导电类型层102中所设置的较窄间距使得耗尽层更容易地扩展且更容易地释放电场，有可能获得更高的击穿电压。
[第三实施例]
图4是示出根据本发明的第三实施例的超结MOSFET中交替导电类型层的平面图案的俯视图。图5是沿图4中的虚线C-C的截面图。
为了易于理解，在图4中省略了一般在垂直超结MOSFET的半导体芯片表面上形成的绝缘膜和金属电极膜，以示出半导体衬底上交替导电类型层100、101和102的平面图案。
以与图1中所述的相同方式，主器件区域7和感测器件区域8中的交替导电类型层采用了平面条纹图案。主器件区域7和感测器件区域8之间的分隔区域9将p-型区域2和6彼此分隔开。感测器件区域8在所有侧边上都被分隔区域9所围绕。在分隔区域9中，p-型区域4以平面晶格图案排列在n-型区域3中。
图4中所示的结构与图1中所示的结构一样。如图5中所示，根据第三实施例，栅电极14和漏电极20由主器件区域7和感测器件区域8所共用。主器件区域7的源电极16a和感测器件区域8的感测源电极16b被单独地形成为位于各个区域表面上的整体电极膜。多个单元被单独地电连接至该整体电极膜。在各个区域上单独地设置源电极16a和16b来截止电流路径，且通过检测跨连接至感测器件区域8的源极侧的外部电阻器33(图8中所示)两端的电势差来检测过电流。
如果主器件区域7、感测器件区域8、以及分隔区域9上的氧化物膜厚度都相同，则在分隔区域9中击穿电压将易于降低。分隔区域9包括具有与主器件区域7和感测器件区域8中的交替导电类型层的平面条纹图案不同的平面晶格图案的交替导电类型层。在分隔区域9和主器件区域7或感测器件区域8之间，交替导电类型层从晶格形状变换成条纹形状。因此，防止击穿电压下降的不可缺少的电荷平衡在分隔区域9和主器件区域7或感测器件区域8之间的边界中易于不稳定。为了制造不导致分隔区域9中的击穿电压下降的超结半导体器件，有必要严格地设计该器件并准确地控制制造过程。
根据本发明的第三实施例，分隔区域9上的氧化物膜厚度tox1被设置为比图5中所示的其他区域上的栅极氧化物膜厚度tox2厚。设置为更厚的氧化物膜便于驰豫其下的交替导电类型层中的电场。因此，即使如上所述当分隔区域9中的电荷平衡变得不稳定时，由于场板效应氧化物膜分享降低的击穿电压，且可防止分隔区域9中的击穿电压降低。
通过加厚分隔区域9上的氧化物膜，在分隔区域9的表面部分中形成p-型基区和n-型源区变得不可能。然而，由于分隔区域9没有对漏极和源极之间的电流作出贡献，因此p-型基区和n-型基区并不是必要的。因此，不会引起任何问题。由于有可能将分隔区域9中垂直于半导体衬底主表面的交替导电类型层的厚度tsj-sep设置为比其他区域中的交替导电类型层的厚度tsj-main厚，可因其中被加厚的交替导电类型层而防止分隔区域9中的击穿电压降低。
如上所述，通过在分隔区域9上形成氧化物膜，其厚度tox1大于栅极氧化物膜厚度tox2，在不降低分隔区域9中的击穿电压的情况下在半导体器件中建立了用于电流检测的电隔离的感测器件区域。
[第四实施例]
图6是示出根据本发明的第四实施例的超结MOSFET中交替导电类型层的平面图案的俯视图。图7是沿图6中的虚线D-D的截面图。
根据第四实施例的超结MOSFET是根据第三实施例的超结MOSFET的变体。根据第四实施例的超结MOSFET与根据第三实施例的超结MOSFET的不同之处在于，分隔区域9中的交替导电类型层101中的重复间距W1被设置为比主器件区域7和感测器件区域8中的交替导电类型层100中的重复间距W2窄。根据第四实施例的超结MOSFET，其将分隔区域9中的交替导电类型层101中的间距变窄，便于扩展耗尽层并驰豫分隔区域9中的电场。
与加厚分隔区域9上的氧化物膜相组合，根据第四实施例的超结MOSFET便于驰豫分隔区域9中的交替导电类型层中的电场。因此，预期根据第四实施例的超结MOSFET进一步改进击穿电压。
如上所述，根据本发明的第一到第四实施例中任一个的超结MOSFET，便于在其中建立用于在不降低击穿电压的情况下检测过电流的感测器件区域，并通过连接过电流保护电路保护该超结MOSFET免受过电流损害。
尽管本发明已经结合超结MOSFET进行了描述，本发明可应用于超结IGBT。当本发明应用于超结IGBT时，以上描述中的源极和漏极被替换为发射极和集电极。在通过本领域技术人员已知的方法来抛光半导体衬底的背面之后，有必要在半导体衬底的经抛光表面上形成p-型集电极层，并且有必要的话添加n-型场阻断层。

Claims (7)

1.一种超结半导体器件，包括：
第一导电类型的半导体衬底；
所述半导体衬底上的共用漂移层，所述漂移层包括含有第一导电类型的第一半导体区域和具有第二导电类型的第二半导体区域的第一交替导电类型层，两个区域均在与所述半导体衬底的第一主表面垂直的方向上长且在宽度方向上短，所述第一半导体区域和所述第二半导体区域与所述半导体衬底的第一主表面平行地交替排列，所述第一半导体区域和所述第二半导体区域与所述半导体衬底的第一主表面平行地彼此相邻；
所述半导体衬底的所述第一主表面上的主器件区域，所述主器件区域包括含有主栅电极和主源电极的主器件单元；
所述半导体衬底的所述第一主表面上的感测器件区域，所述感测器件区域包括含有感测栅电极和感测源电极的感测器件单元；
所述半导体衬底的第二主表面上的共用漏电极；
所述半导体衬底的所述第一主表面上的分隔区域，所述分隔区域在所述主器件区域和所述感测器件区域之间；
以及
所述分隔区域包括第一导电类型的第三半导体区域和第二导电类型的第四半导体区域，所述第四半导体区域以电浮动状态平行地排列在所述第三半导体区域中，且与所述第一交替导电类型层垂直。
2.如权利要求1所述的超结半导体器件，其特征在于，所述主器件区域和所述感测器件区域中的第一交替导电类型层包括平面条状图案。
3.如权利要求1或2所述的超结半导体器件，其特征在于，所述分隔区域包括第二交替导电类型层，其中所述第四半导体区域以平面晶格图案排列在所述第三半导体区域中。
4.如权利要求1到3中任一项所述的超结半导体器件，其特征在于，所述第二交替导电类型层的重复间距比所述第一交替导电类型层的重复间距窄。
5.如权利要求1到4中任一项所述的超结半导体器件，其特征在于，所述感测器件区域被所述主器件区域所围绕，且在所述感测器件区域和所述主器件区域之间设置有所述分隔区域。
6.如权利要求1到5中任一项所述的超结半导体器件，其特征在于，所述超结半导体器件进一步包括在所述分隔区域上的氧化物膜、以及在所述栅电极下的栅氧化物膜，且所述分隔区域上的氧化物膜比所述栅氧化物膜厚。
7.如权利要求1到6中任一项所述的超结半导体器件，其特征在于，所述第三和第四半导体区域在垂直于所述半导体衬底的所述第一主表面的方向上的厚度大于所述第一交替导电类型层在垂直于所述半导体衬底的所述第一主表面的方向上的厚度。
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