JP5758365B2 - 電力用半導体素子 - Google Patents

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Description

本発明の実施形態は、電力用半導体素子に関する。
電力用半導体素子として、例えば、縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。縦型パワーＭＯＳＦＥＴにおいて、素子に流れる電流を検知するためのセンス電極を設ける構成がある。これにより、例えば、過電流による素子の破壊を抑制できる。
センス電極を有する縦型パワーＭＯＳＦＥＴにおいて、センス電極に流れる電流とソース電極に流れる電流との電流比（センス比）が、温度によって変化する。
特開２００６−３５１９８５号公報
本発明の実施形態は、安定したセンス比の電力用半導体素子を提供する。
本発明の実施形態によれば、第１電極と、第１半導体層と、第２半導体層と、複数の第１ピラー層と、第３半導体層と、第４半導体層と、第５半導体層と、第６半導体層と、第２電極と、第３電極と、第４電極と、第５電極と、を備えた電力用半導体素子が提供される。前記第１半導体層は、前記第１電極の上に設けられ、前記第１電極と電気的に接続される。前記第２半導体層は、前記第１半導体層の上に設けられる。前記複数の第１ピラー層は、前記第２半導体層に設けられ、前記第１半導体層と前記第２半導体層との積層方向に対して垂直な第１方向に並べられ、第１導電形である。前記第３半導体層は、前記第２半導体層の上に設けられ、第２導電形である。前記第４半導体層は、前記第２半導体層の上に前記第３半導体層とは離間して設けられ、第２導電形である。前記第５半導体層は、前記第３半導体層の上に設けられ、第１導電形である。前記第６半導体層は、前記第４半導体層の上に設けられ、第１導電形である。前記第２電極は、前記第３半導体層及び前記第５半導体層と電気的に接続される。前記第３電極は、前記第２電極と離間し、前記第４半導体層及び前記第６半導体層と電気的に接続される。前記第４電極は、前記第３半導体層、前記第５半導体層、及び前記第３半導体層に隣接する前記第１ピラー層の上に、絶縁膜を介して設けられる。前記第５電極は、前記第４半導体層、前記第６半導体層、及び前記第４半導体層に隣接する前記第１ピラー層の上に、絶縁膜を介して設けられる。前記第１電極と前記第４電極との間の領域は、メインセル部である。前記第１電極と前記第５電極との間の領域は、センス部である。前記メインセル部に位置する前記第１ピラー層と、前記センス部に位置する前記第１ピラー層と、の間に位置する前記第１ピラー層の不純物の濃度は、前記メインセル部に位置する前記第１ピラー層の不純物の濃度、及び、前記センス部に位置する前記第１ピラー層の不純物の濃度よりも低い。
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る電力用半導体素子の構成を例示する模式図である。 第１の実施形態に係る電力用半導体素子の構成を例示する模式的平面図である。 図３（ａ）及び図３（ｂ）は、第１の実施形態に係る変形例の電力用半導体素子の構成を例示する模式図である。 図４（ａ）及び図４（ｂ）は、第２の実施形態に係る電力用半導体素子の構成を例示する模式図である。 図５（ａ）及び図５（ｂ）は、第２の実施形態に係る電力用半導体素子の構成を例示する模式図である。 第３の実施形態に係る電力用半導体素子の構成を例示する模式的平面図である。 第３の実施形態に係る変形例の電力用半導体素子の構成を例示する模式図である。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る電力用半導体素子の構成を例示する模式図である。
図２は、第１の実施形態に係る電力用半導体素子の構成を例示する模式的平面図である。
図１（ａ）は、ＭＯＳＦＥＴ１１０（電力用半導体素子）の構成を例示する模式的断面図であり、図２のＡ１−Ａ２線断面を表す。図１（ｂ）は、ＭＯＳＦＥＴ１１０における不純物の濃度プロファイルを表すグラフ図である。
図１（ａ）に表したように、ＭＯＳＦＥＴ１１０は、ドレイン電極１１（第１電極）と、ソース電極１２（第２電極）と、センス電極１３（第３電極）と、ゲート電極１４（第４電極）と、センス用ゲート電極１５（第５電極）と、ｎ＋ドレイン層２１（第１半導体層）と、ドリフト層２２（第２半導体層）と、ゲート絶縁膜３１と、センス用ゲート絶縁膜３２と、を備える。ＭＯＳＦＥＴ１１０は、プレナーゲート型構造である。ＭＯＳＦＥＴ１１０では、センス電極１３により、ドレイン−ソース間に流れる電流を検知することができる。
ｎ＋ドレイン層２１は、ドレイン電極１１の上に設けられ、ドレイン電極１１と電気的に接続される。ｎ＋ドレイン層２１は、ｎ形（第１導電形）である。第１導電形は、ｐ形でもよく、この場合は、第２導電形がｎ形となる。なお、電気的な接続は、直接接触する場合の他に、間に他の導電部材などを挟む場合も含む。
ドリフト層２２は、ｎ＋ドレイン層２１の上に設けられる。
ここで、ｎ＋ドレイン層２１とドリフト層２２との積層方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。この例では、第１方向はＸ軸方向である。第１方向は、Ｚ軸方向に対して垂直な任意の方向でよい。
ドリフト層２２は、ｎピラー層４１と、ｐピラー層４２と、ｎピラー層４３と、ｐピラー層４４と、ｎピラー層４５と、ｐピラー層４６と、を含む。
ｎピラー層４１とｎピラー層４３とｎピラー層４５とは、それぞれｎ形であり、Ｚ軸方向に延びる。ｐピラー層４２とｐピラー層４４とｐピラー層４６とは、それぞれｐ形であり、Ｚ軸方向に延びる。このように、ドリフト層２２は、複数のｎピラー層ＮＰ（第１ピラー層）と、複数のｐピラー層ＰＰ（第２ピラー層）と、を含む。複数のｎピラー層ＮＰは、Ｘ軸方向に並べられている。複数のｐピラー層ＰＰは、複数のｎピラー層ＮＰのそれぞれの間に設けられている。
ｐピラー層４２は、Ｘ軸方向においてｎピラー層４１と離間する。ｎピラー層４３は、Ｘ軸方向においてｎピラー層４１とｐピラー層４２との間に設けられる。ｐピラー層４４は、Ｘ軸方向においてｎピラー層４１とｎピラー層４３との間に設けられる。ｎピラー層４５は、Ｘ軸方向においてｎピラー層４１とｐピラー層４４との間に設けられる。ｐピラー層４６は、Ｘ軸方向においてｎピラー層４１とｎピラー層４５との間に設けられる。
ＭＯＳＦＥＴ１１０は、センス用ｐベース層４７（第４半導体層）と、センス用ｎソース層４８（第６半導体層）と、ｐベース層４９（第３半導体層）と、ｎソース層５０（第５半導体層）と、をさらに備える。センス用ｐベース層４７は、ｐ形であり、ドリフト層２２の上のｐベース層４９と別の位置に設けられる。この例では、センス用ｐベース層４７が、ｐピラー層４２の上に設けられる。このように、センス用ｐベース層４７は、複数のｐピラー層ＰＰの少なくとも１つの上に設けられる。センス用ｎソース層４８は、ｎ形であり、センス用ｐベース層４７の上に設けられる。センス用ｐベース層４７は、Ｘ軸方向においてｎピラー層４３とセンス用ｎソース層４８との間に延在する。センス用ｎソース層４８は、Ｘ軸方向においてセンス用ｐベース層４７を介してｎピラー層４３と隣り合う。センス用ｎソース層４８は、例えば、センス用ｐベース層４７に埋め込まれる。
ｐベース層４９は、ｐ形であり、ドリフト層２２の上に設けられる。この例では、ｐベース層４９が、ｐピラー層４６の上に設けられる。この例において、ｐベース層４９は、ｎピラー層４５の上、及び、ｐピラー層４４の上に延在する。このように、ｐベース層４９は、複数のｐピラー層ＰＰの別の少なくとも１つの上に設けられる。ｎソース層５０は、ｎ形であり、ｐベース層４９の上に設けられる。ｐベース層４９は、Ｘ軸方向においてｎピラー層４１とｎソース層５０との間に延在する。ｎソース層５０は、Ｘ軸方向においてｐベース層４９を介してｎピラー層４１と隣り合う。ｎソース層５０は、例えば、ｐベース層４９に埋め込まれる。また、ｎソース層５０は、ｐベース層４９のＸ軸方向の幅の中心Ｃ１と、ｎピラー層４１と、の間に設けられる。換言すれば、中心Ｃ１は、ｎソース層５０とセンス用ｎソース層４８との間に設けられる。
ドリフト層２２は、ｎピラー層５１と、ｐピラー層５２と、ｎピラー層５３と、をさらに含む。ＭＯＳＦＥＴ１１０は、ｐベース層５４と、ｎソース層５５と、ｎソース層５６と、センス用ｎソース層５７と、をさらに含む。
ｎピラー層５１は、ｎ形であり、Ｚ軸方向に延びる。ｎピラー層５１は、Ｘ軸方向においてｎピラー層４３と離間する。ｐピラー層４２は、Ｘ軸方向においてｎピラー層４３とｎピラー層５１との間に設けられる。
ｐピラー層５２は、ｐ形であり、Ｚ軸方向に延びる。ｐピラー層５２は、Ｘ軸方向においてｐピラー層４６と離間する。ｎピラー層４１は、Ｘ軸方向においてｐピラー層４６とｐピラー層５２との間に設けられる。
ｎピラー層５３は、ｎ形であり、Ｚ軸方向に延びる。ｎピラー層５３は、Ｘ軸方向においてｎピラー層４１と離間する。ｐピラー層５２は、Ｘ軸方向においてｎピラー層４１とｎピラー層５３との間に設けられる。
ドリフト層２２には、複数のｎピラー層ＮＰと複数のｐピラー層ＰＰとが、Ｘ軸方向に交互に並ぶ。換言すれば、ドリフト層２２には、複数のｎピラー層ＮＰと複数のｐピラー層ＰＰとが、周期的に設けられる。すなわち、ドリフト層２２には、複数のｎピラー層ＮＰと複数のｐピラー層ＰＰとによって、スーパージャンクション構造（以下、ＳＪ構造と称す）が形成される。
ｎピラー層４１、ｎピラー層４３、ｎピラー層４５、及び、ｎピラー層５３における不純物の濃度は、ｎ＋ドレイン層２１における不純物の濃度よりも低い。この例では、ｐピラー層４２、ｐピラー層４４、ｐピラー層４６、及び、ｐピラー層５２は、ｎ＋ドレイン層２１に接していない。ｐピラー層４２、ｐピラー層４４、ｐピラー層４６、及び、ｐピラー層５２は、ｎ＋ドレイン層２１に接してもよい。
ｐベース層５４は、ｐ形であり、ｐピラー層５２の上に設けられる。ｎソース層５５及びｎソース層５６は、それぞれｎ形であり、ｐベース層５４の上に設けられる。ｐベース層５４は、Ｘ軸方向においてｎピラー層５３とｎソース層５５との間に延在し、Ｘ軸方向においてｎピラー層４１とｎソース層５６との間に延在する。ｎソース層５５及びｎソース層５６は、例えば、ｐベース層５４に埋め込まれる。
センス用ｎソース層５７は、ｎ形であり、センス用ｐベース層４７の上に設けられる。センス用ｐベース層４７は、Ｘ軸方向においてｎピラー層５１とセンス用ｎソース層５７との間に延在する。センス用ｎソース層５７は、例えば、センス用ｐベース層４７に埋め込まれる。
ｎ＋ドレイン層２１及びドリフト層２２には、例えば、シリコンなどの半導体、シリコンカーバイト（ＳｉＣ）もしくは窒化ガリウム（ＧａＮ）などの化合物半導体、または、ダイヤモンドなどのワイドバンドギャップ半導体などが用いられる。
ソース電極１２は、ドリフト層２２の上に設けられる。ソース電極１２は、ｎピラー層４１の上、ｐピラー層４６の上、ｐピラー層５２の上、及び、ｎピラー層５３の上に配置される。ソース電極１２は、ｐベース層４９、ｎソース層５０、ｐベース層５４、ｎソース層５５、及び、ｎソース層５６と電気的に接続される。
センス電極１３は、ドリフト層２２の上に設けられ、Ｘ軸方向においてソース電極１２と離間する。センス電極１３は、ｐピラー層４２の上、ｎピラー層４３の上、及び、ｎピラー層５１の上に配置される。センス電極１３は、センス用ｐベース層４７、センス用ｎソース層４８、及び、センス用ｎソース層５７と電気的に接続される。
ソース電極１２及びセンス電極１３には、例えば、アルミニウムが用いられる。ドレイン電極１１には、例えば、Ｖ、Ｎｉ、Ａｕ、ＡｇまたはＳｎなどの金属材料が用いられる。
ゲート電極１４は、ソース電極１２とドリフト層２２との間に設けられる。ゲート電極１４は、ｎピラー層４１の上、ｐベース層４９の上、ｎソース層５０の上、ｐベース層５４の上、及び、ｎソース層５６の上に配置される。
ゲート絶縁膜３１は、ｎピラー層４１とゲート電極１４との間、ｐベース層４９とゲート電極１４との間、ｎソース層５０とゲート電極１４との間、ｐベース層５４とゲート電極１４との間、ｎソース層５６とゲート電極１４との間、及び、ソース電極１２とゲート電極１４との間に設けられる。ゲート絶縁膜３１は、ソース電極１２とゲート電極１４とを電気的に絶縁し、ドリフト層２２とゲート電極１４とを電気的に絶縁する。
センス用ゲート電極１５は、センス電極１３とドリフト層２２との間に設けられる。センス用ゲート電極１５は、ｎピラー層４３の上、センス用ｐベース層４７の上、及び、センス用ｎソース層４８の上に配置される。センス用ゲート電極１５は、ゲート電極１４と電気的に接続される。
センス用ゲート絶縁膜３２は、ｎピラー層４３とセンス用ゲート電極１５との間、センス用ｐベース層４７とセンス用ゲート電極１５との間、センス用ｎソース層４８とセンス用ゲート電極１５との間、及び、センス電極１３とセンス用ゲート電極１５との間に設けられる。センス用ゲート絶縁膜３２は、センス電極１３とセンス用ゲート電極１５とを電気的に絶縁し、ドリフト層２２とセンス用ゲート電極１５とを電気的に絶縁する。
ＭＯＳＦＥＴ１１０は、ゲート電極１６、センス用ゲート電極１７、ゲート絶縁膜３３、及び、センス用ゲート絶縁膜３４を、さらに備える。
ゲート電極１６は、ソース電極１２とドリフト層２２との間に設けられる。ゲート電極１６は、ｎピラー層５３の上、ｐベース層５４の上、及び、ｎソース層５５の上に配置される。ゲート電極１６は、ゲート電極１４と電気的に接続される。
ゲート絶縁膜３３は、ｎピラー層５３とゲート電極１６との間、ｐベース層５４とゲート電極１６との間、ｎソース層５５とゲート電極１６との間、及び、ソース電極１２とゲート電極１６との間に設けられる。ゲート絶縁膜３３は、ソース電極１２とゲート電極１６とを電気的に絶縁し、ドリフト層２２とゲート電極１６とを電気的に絶縁する。
センス用ゲート電極１７は、センス電極１３とドリフト層２２との間に設けられる。センス用ゲート電極１７は、ｎピラー層５１の上、センス用ｐベース層４７の上、及び、センス用ｎソース層５７の上に配置される。センス用ゲート電極１７は、ゲート電極１４、ゲート電極１６、及び、センス用ゲート電極１５と電気的に接続される。
センス用ゲート絶縁膜３４は、ｎピラー層５１とセンス用ゲート電極１７との間、センス用ｐベース層４７とセンス用ゲート電極１７との間、センス用ｎソース層５７とセンス用ゲート電極１７との間、及び、センス電極１３とセンス用ゲート電極１７との間に設けられる。センス用ゲート絶縁膜３４は、センス電極１３とセンス用ゲート電極１７とを電気的に絶縁し、ドリフト層２２とセンス用ゲート電極１７とを電気的に絶縁する。
ゲート電極１４、センス用ゲート電極１５、ゲート電極１６、及び、センス用ゲート電極１７には、例えば、ポリシリコンなどが用いられる。ゲート絶縁膜３１、センス用ゲート絶縁膜３２、ゲート絶縁膜３３、及び、センス用ゲート絶縁膜３４には、例えば、酸化シリコン（例えばＳｉＯ２）、窒化シリコン及び酸窒化シリコンの少なくともいずれかが用いられる。
図１（ｂ）の横軸は、Ｘ軸方向の位置ｘであり、縦軸は、不純物の濃度である。
図１（ｂ）は、ドリフト層２２の複数のｎピラー層（４１、４３、４５、５１、５３）及び複数のｐピラー層（４２、４４、４６、５２）のそれぞれにおける不純物の濃度を表す。ＭＯＳＦＥＴ１１０においては、複数のｎピラー層ＮＰにおける不純物の濃度は、Ｚ軸方向に沿って実質的に一定であり、同様に、複数のｐピラー層ＰＰにおける不純物の濃度は、Ｚ軸方向に沿って実質的に一定である。
図１（ｂ）に表したように、ｎピラー層４５における不純物の濃度は、ｎピラー層４１における不純物の濃度よりも低く、ｎピラー層４３における不純物の濃度よりも低く、ｎピラー層５１における不純物の濃度よりも低く、及び、ｎピラー層５３における不純物の濃度よりも低い。すなわち、ゲート電極１４の下に位置するｎピラー層４１と、センス用ゲート電極１５の下に位置するｎピラー層４３と、の間に位置するｎピラー層４５の不純物の濃度は、ｎピラー層４１の不純物の濃度、及び、ｎピラー層４３の不純物の濃度よりも低い。この例においては、ｎピラー層４１における不純物の濃度、ｎピラー層４３における不純物の濃度、ｎピラー層５１における不純物の濃度、及び、ｎピラー層５３における不純物の濃度は、互いに実質的に同じである。
ｐピラー層４４における不純物の濃度及びｐピラー層４６における不純物の濃度は、ｐピラー層４２における不純物の濃度よりも低く及びｐピラー層５２における不純物の濃度よりも低い。すなわち、ゲート電極１４の下に位置するｎピラー層４１と、センス用ゲート電極１５の下に位置するｎピラー層４３と、の間に位置するｐピラー層４４及びｐピラー層４６の不純物の濃度は、ｎピラー層４１とｎピラー層４３との間以外に位置するｐピラー層４２及びｐピラー層５２の不純物の濃度よりも低い。この例においては、ｐピラー層４４における不純物の濃度は、ｐピラー層４６における不純物の濃度と実質的に同じである。また、ｐピラー層４２における不純物の濃度は、ｐピラー層５２における不純物の濃度と実質的に同じである。
ソース電極１２とセンス電極１３との間の部分のｎピラー層における不純物の濃度が、他の部分のｎピラー層における不純物の濃度よりも低い。また、ソース電極１２とセンス電極１３との間の部分のｐピラー層における不純物の濃度が、他の部分のｐピラー層における不純物の濃度よりも低い。
図２に表したように、ソース電極１２は、Ｚ軸方向を軸としてセンス電極１３を囲む。ｐベース層４９は、Ｚ軸方向を軸としてセンス用ｐベース層４７を囲む。
次に、ＭＯＳＦＥＴ１１０における動作について説明する。
ＭＯＳＦＥＴ１１０を動作させる場合には、例えば、ドレイン電極１１にプラスの電圧を印加し、ソース電極１２を接地し、ゲート電極１４及びゲート電極１６にプラスの電圧を印加する。これにより、ドレイン電極１１とソース電極１２との間に電流が流れる。ドレイン電極１１、ソース電極１２、ゲート電極１４及びゲート電極１６に電圧を印加すると、ｐベース層４９のうちのゲート絶縁膜３１に近接する領域、及び、ｐベース層５４のうちのゲート絶縁膜３１及びゲート絶縁膜３３に近接する領域に、反転チャネルが形成される。電流は、例えば、ドレイン電極１１から、ｎ＋ドレイン層２１、ｎピラー層４１、ｎピラー層５３、反転チャネル、ｎソース層５０、ｎソース層５５、及び、ｎソース層５６を経由して、ソース電極１２に流れる。
ソース電極１２とセンス電極１３との間にセンス抵抗を接続する。ゲート電極１４及びゲート電極１６にプラスの電圧を印加すると、その電圧と実質的に同じ電圧が、センス用ゲート電極１５及びセンス用ゲート電極１７に印加される。センス用ｐベース層４７のうちのセンス用ゲート絶縁膜３２及びセンス用ゲート絶縁膜３４に近接する領域に、反転チャネルが形成される。これにより、ｎ＋ドレイン層２１、ｎピラー層４３、ｎピラー層５１、反転チャネル、センス用ｎソース層４８、及び、センス用ｎソース層５７を経由して、ドレイン電極１１からセンス電極１３に電流が流れる。センス抵抗における電圧降下を測定することにより、ドレイン−ソース間に流れる負荷電流を検知することができる。
以下では、ソース電極１２に電流を流す部分をメインセル部４と言うことにし、センス電極１３に電流を流す部分をセンス部５と言うことにする。メインセル部４は、例えば、ゲート電極１４、ゲート電極１６、ゲート絶縁膜３１、ゲート絶縁膜３３、ｎピラー層４１、ｐベース層４９、ｎソース層５０、ｎピラー層５３、ｐベース層５４、ｎソース層５５、及び、ｎソース層５６を含む。センス部５は、例えば、センス用ゲート電極１５、センス用ゲート電極１７、センス用ゲート絶縁膜３２、センス用ゲート絶縁膜３４、ｎピラー層４３、センス用ｐベース層４７、センス用ｎソース層４８、ｎピラー層５１、及び、センス用ｎソース層５７を含む。
次に、ＭＯＳＦＥＴ１１０に生じる効果について説明する。
センス電極１３を含むＭＯＳＦＥＴおいて、センス比は、例えば、ドレイン電極１１とソース電極１２との間の抵抗と、ドレイン電極１１とセンス電極１３との間の抵抗と、の抵抗比によって決まる。抵抗比は、例えば、ソース電極１２の面積とセンス電極１３の面積との面積比によって決まる。さらに、メインセル部４の電流経路とセンス部５の電流経路で電流の広がり方が異なると、抵抗の温度係数が異なり、センス比に温度依存性が発生してしまう。これにより、電流の検出感度が低くなってしまう。
これに対して、本実施形態に係るＭＯＳＦＥＴ１１０では、ｎピラー層４５における不純物の濃度が、ｎピラー層４１における不純物の濃度、ｎピラー層４３における不純物の濃度、ｎピラー層５１における不純物の濃度、及び、ｎピラー層５３における不純物の濃度よりも低い。すなわち、メインセル部４とセンス部５との間に、高抵抗となる低濃度領域を設けている。これにより、ＭＯＳＦＥＴ１１０においては、メインセル部４とセンス部５が近接していても、素子内部における電流の広がりを抑えることができる。メインセル部４を流れる電流の一部が、センス部５に流れてしまうことが、抑えられる。従って、ＭＯＳＦＥＴ１１０では、センス比の温度依存性を抑制できる。ＭＯＳＦＥＴ１１０では、安定したセンス比の電力用半導体素子を提供することができる。
電流の広がり具合が大きい場合には、センス部５を設ける位置によって、センス比が変化する。ＭＯＳＦＥＴ１１０では、電流の広がりが小さいので、センス部５を設ける位置に関わらず、センス比が実質的に変わらない。これにより、ＭＯＳＦＥＴ１１０では、設計の自由度を高めることもできる。
ＭＯＳＦＥＴ１１０では、不純物濃度の低いｎピラー層４５において、部分的に耐圧が高くなる。これにより、センス部５の周辺でのアバランシェ降伏の発生を抑えることができる。センス部５を設けたことによるアバランシェ耐量の低下を抑制できる。
ＭＯＳＦＥＴ１１０では、ｎソース層５０が、ｐベース層４９のＸ軸方向の幅の中心Ｃ１と、ｎピラー層４１と、の間に設けられる。すなわち、ＭＯＳＦＥＴ１１０においては、ｐベース層４９のセンス部５の側に、ｎソース層が設けられていない。これにより、過電圧の印加によってアバランシェ電流がｐベース層４９に流れ込んだ場合の寄生バイポーラトランジスタ動作を抑えることができる。例えば、ｐベース層４９への電流集中によるＭＯＳＦＥＴ１１０の破損を抑えることができる。
次に、第１の実施形態の変形例について説明する。
図３（ａ）及び図３（ｂ）は、第１の実施形態に係る変形例の電力用半導体素子の構成を例示する模式図である。
図３（ａ）は、ＭＯＳＦＥＴ１１１の構成を例示する模式的断面図である。図３（ｂ）は、ＭＯＳＦＥＴ１１１における不純物の濃度プロファイルを表すグラフ図である。
図３（ａ）に表したように、ＭＯＳＦＥＴ１１１のドリフト層２２は、ｎピラー層６０と、ｐピラー層６１と、ｎピラー層６２と、ｐピラー層６３と、をさらに含む。
ｎピラー層６０及びｎピラー層６２は、それぞれｎ形であり、Ｚ軸方向に延びる。ｐピラー層６１及びｐピラー層６３は、それぞれｐ形であり、Ｚ軸方向に延びる。ｎピラー層６０は、Ｘ軸方向においてｎピラー層４１とｐピラー層４６との間に設けられる。ｐピラー層６１は、Ｘ軸方向においてｎピラー層４１とｎピラー層６０との間に設けられる。ｎピラー層６２は、Ｘ軸方向においてｎピラー層４１とｐピラー層６１との間に設けられる。ｐピラー層６３は、Ｘ軸方向においてｎピラー層４１とｎピラー層６２との間に設けられる。
ｐピラー層４４における不純物の濃度、ｐピラー層４６における不純物の濃度、ｐピラー層６１における不純物の濃度、及び、ｐピラー層６３における不純物の濃度は、ｐピラー層４２における不純物の濃度よりも低く、ｐピラー層５２における不純物の濃度よりも低い。ｎピラー層４５における不純物の濃度、ｎピラー層６０における不純物の濃度、及び、ｎピラー層６２における不純物の濃度は、ｎピラー層４１における不純物の濃度よりも低く、ｎピラー層４３における不純物の濃度よりも低い。また、ｐピラー層４６における不純物の濃度及びｐピラー層６１における不純物の濃度は、ｐピラー層４４における不純物の濃度及びｐピラー層６３における不純物の濃度よりも低い。
各半導体層のＸ軸方向に沿った長さを、半導体層の幅とする。ｐピラー層４４の幅は、ｐピラー層４２の幅よりも狭い。ｎピラー層４５の幅は、ｎピラー層４１の幅よりも狭い。ｐピラー層４６の幅は、ｐピラー層４２の幅よりも狭い。ｎピラー層６０の幅は、ｎピラー層４１の幅よりも狭い。ｐピラー層６１の幅は、ｐピラー層４２の幅よりも狭い。ｎピラー層６２の幅は、ｎピラー層４１の幅よりも狭い。ｐピラー層６３の幅は、ｐピラー層４２の幅よりも狭い。
ＭＯＳＦＥＴ１１１では、メインセル部４とセンス部５との間の低濃度の領域のＳＪ構造のピッチを、メインセル部４のＳＪ構造のピッチ、及び、センス部５のＳＪ構造のピッチよりも狭くしている。これにより、ＭＯＳＦＥＴ１１１では、メインセル部４とセンス部５との間において、耐圧をより高めることができる。例えば、センス部５の周辺でのアバランシェ降伏の発生をより抑えることができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図４（ａ）及び図４（ｂ）、並びに、図５（ａ）及び図５（ｂ）は、第２の実施形態に係る電力用半導体素子の構成を例示する模式図である。
図４（ａ）は、本実施形態に係るＭＯＳＦＥＴ１２０の構成を例示する模式的断面図であり、図５（ａ）のＢ１−Ｂ２線断面を表す。図４（ｂ）は、ＭＯＳＦＥＴ１２０における不純物の濃度プロファイルを表すグラフ図である。図５（ａ）は、本実施形態に係るＭＯＳＦＥＴ１２０の構成を例示する模式的平面図である。図５（ｂ）は、ＭＯＳＦＥＴ１２０における不純物の濃度プロファイルを表すグラフ図である。
ＭＯＳＦＥＴ１２０においては、複数のｎピラー層と複数のｐピラー層とのそれぞれが、Ｙ軸方向に沿って延びる。すなわち、ＭＯＳＦＥＴ１２０のＳＪ構造の形状が、ＭＯＳＦＥＴ１１０のＳＪ構造の形状と異なる。ＭＯＳＦＥＴ１２０のＳＪ構造以外の構成は、ＭＯＳＦＥＴ１１０の構成と実質的に同じであるから、詳細な説明は省略する。
図４（ａ）に表したように、ドリフト層２２は、ｎピラー層７１と、ｐピラー層７２と、ｎピラー層７３と、ｐピラー層７４と、ｎピラー層７５と、ｐピラー層７６と、ｐピラー層７８と、ｎピラー層７９と、をさらに含む。
ｎピラー層７１、ｎピラー層７３、ｎピラー層７５及びｎピラー層７９は、それぞれｎ形であり、Ｚ軸方向に延びる。ｐピラー層７２、ｐピラー層７４、ｐピラー層７６及びｐピラー層７８は、それぞれｐ形であり、Ｚ軸方向に延びる。
ｎピラー層７１は、Ｘ軸方向においてｎピラー層４１と離間する。ｐピラー層４２は、Ｘ軸方向においてｎピラー層４１とｎピラー層７１との間に設けられる。
ｐピラー層７２は、Ｘ軸方向においてｐピラー層４２とｎピラー層７１との間に設けられる。この例においては、ｐピラー層７２が、Ｘ軸方向においてｎピラー層５１とｎピラー層７１との間に設けられる。
ｎピラー層７３は、Ｘ軸方向においてｎピラー層７１とｐピラー層７２との間に設けられる。ｐピラー層７４は、Ｘ軸方向においてｎピラー層７１とｎピラー層７３との間に設けられる。ｎピラー層７５は、Ｘ軸方向においてｎピラー層７１とｐピラー層７４との間に設けられる。ｐピラー層７６は、Ｘ軸方向においてｎピラー層７１とｎピラー層７５との間に設けられる。
ｐピラー層７８は、Ｘ軸方向においてｐピラー層７６と離間する。ｎピラー層７１は、Ｘ軸方向においてｐピラー層７６とｐピラー層７８との間に設けられる。ｎピラー層７９は、Ｘ軸方向においてｎピラー層７１と離間する。ｐピラー層７８は、Ｘ軸方向においてｎピラー層７１とｎピラー層７９との間に設けられる。
図４（ｂ）に表したように、ｎピラー層７５における不純物の濃度は、ｎピラー層４１における不純物の濃度、ｎピラー層４３における不純物の濃度、ｎピラー層５１における不純物の濃度、ｎピラー層５３における不純物の濃度、ｎピラー層７１における不純物の濃度、ｎピラー層７３における不純物の濃度、及び、ｎピラー層７９における不純物の濃度よりも低い。
ｐピラー層７４における不純物の濃度及びｐピラー層７６における不純物の濃度は、ｐピラー層４２における不純物の濃度、ｐピラー層５２における不純物の濃度、ｐピラー層７２における不純物の濃度、及び、ｐピラー層７８における不純物の濃度よりも低い。
図５（ａ）に表したように、ｎピラー層４１、ｐピラー層４２、ｎピラー層４３、ｐピラー層４４、ｎピラー層４５、ｐピラー層４６、ｎピラー層５１、ｐピラー層５２、ｎピラー層５３、ｎピラー層７１、ｐピラー層７２、ｎピラー層７３、ｐピラー層７４、ｎピラー層７５、ｐピラー層７６、ｐピラー層７８、及び、ｎピラー層７９は、それぞれＹ軸方向に延びる。すなわち、ＭＯＳＦＥＴ１２０では、複数のｎピラー層と複数のｐピラー層とが、Ｘ軸方向に交互に並び、ストライプ状に配置されている。
ＭＯＳＦＥＴ１２０においては、センス電極１３が、長方形状である。ソース電極１２は、四角環状であり、Ｚ軸方向を軸としてセンス電極１３を囲む。センス電極１３のＹ軸方向に沿う長さＬ１は、センス電極１３のＸ軸方向に沿う長さＬ２よりも長い。
ドリフト層２２は、Ｙ軸方向においてドレイン電極１１とセンス電極１３との間の第１部分２２ａと、Ｙ軸方向においてドレイン電極１１とソース電極１２との間の２つの第２部分２２ｂと、Ｙ軸方向において第１部分２２ａと第２部分２２ｂとの間の２つの第３部分２２ｃとを含む。この例において、第１部分２２ａ、第２部分２２ｂ及び第３部分２２ｃは、それぞれＸ軸方向に延びる。
図５（ｂ）の横軸は、不純物の濃度であり、縦軸は、Ｙ軸方向の位置ｙである。
図５（ｂ）は、ドリフト層２２の不純物の濃度を表す。
図５（ｂ）に表したように、ドリフト層２２においては、第３部分２２ｃにおけるｎピラー層４１、ｐピラー層４２、ｎピラー層４３、ｐピラー層４４、ｎピラー層４５及びｐピラー層４６の不純物の濃度が、第１部分２２ａにおけるｎピラー層４１、ｐピラー層４２、ｎピラー層４３、ｐピラー層４４、ｎピラー層４５及びｐピラー層４６の不純物の濃度よりも低く、第２部分２２ｂにおけるｎピラー層４１、ｐピラー層４２、ｎピラー層４３、ｐピラー層４４、ｎピラー層４５及びｐピラー層４６の不純物の濃度よりも低い。ドリフト層２２においては、第３部分２２ｃにおけるｎピラー層７１、ｐピラー層７２、ｎピラー層７３、ｐピラー層７４、ｎピラー層７５及びｐピラー層７６の不純物の濃度が、第１部分２２ａにおけるｎピラー層７１、ｐピラー層７２、ｎピラー層７３、ｐピラー層７４、ｎピラー層７５及びｐピラー層７６の不純物の濃度よりも低く、第２部分２２ｂにおけるｎピラー層７１、ｐピラー層７２、ｎピラー層７３、ｐピラー層７４、ｎピラー層７５及びｐピラー層７６の不純物の濃度よりも低い。また、ドリフト層２２においては、第３部分２２ｃにおけるｎピラー層５１が、第１部分２２ａにおけるｎピラー層５１の不純物の濃度よりも低く、第２部分２２ｂにおけるｎピラー層５１の不純物の濃度よりも低い。
ＭＯＳＦＥＴ１２０では、センス部５の一部を構成するドリフト層２２において、メインセル部４とセンス部５とのＹ軸方向の間の部分における不純物の濃度を、メインセル部４の部分における不純物の濃度及びセンス部５の部分のける不純物の濃度よりも低くする。
次に、ＭＯＳＦＥＴ１２０に生じる効果について説明する。
ＭＯＳＦＥＴ１２０では、ドリフト層２２の複数のｎピラー層と複数のｐピラー層とが、それぞれＹ軸方向に延び、ストライプ状に配置される。ドリフト層２２において、電流は、主にｎピラー層を流れる。このため、ＭＯＳＦＥＴ１２０では、メインセル部４とセンス部５との間のＸ軸方向の電流の広がりをより適切に抑えることができる。ＭＯＳＦＥＴ１２０においても、安定したセンス比の電力用半導体素子を提供することができる。
ＭＯＳＦＥＴ１２０では、ドリフト層２２のうちの第３部分２２ｃの不純物の濃度を低くしている。すなわち、Ｙ軸方向におけるメインセル部４とセンス部５との間の部分に高抵抗となる低濃度領域を設けている。これにより、Ｙ軸方向の電流の広がりも適切に抑えることができる。
ＭＯＳＦＥＴ１２０においては、長さＬ１が、長さＬ２よりも長い。すなわち、電流の広がり易いＹ軸方向においてメインセル部４とセンス部５との対向する距離が、電流の広がり難いＸ軸方向においてメインセル部４とセンス部５との対向する距離よりも短い。これにより、長さＬ１が長さＬ２よりも短い場合に比べて、電流の広がりをより適切に抑えることができる。センス比の温度依存性をより適切に抑制できる。
（第３の実施形態）
次に、第３の実施形態について説明する。
図６は、第３の実施形態に係る電力用半導体素子の構成を例示する模式的平面図である。
図６に表したように、ＭＯＳＦＥＴ１３０においては、ゲート電極１４が、Ｘ軸方向に延びる複数の第１線状部８１と、Ｙ軸方向に延びる複数の第２線状部８２と、を含むメッシュ状である。この例においては、４つの第２線状部８２ａ〜８２ｄが設けられる。第２線状部８２ａは、例えば、ｎピラー層５３の上に設けられる。第２線状部８２ｂは、例えば、ｎピラー層４１の上に設けられる。第２線状部８２ｃは、例えば、ｎピラー層７１の上に設けられる。第２線状部８２ｄは、例えば、ｎピラー層７９の上に設けられる。
ＭＯＳＦＥＴ１３０においては、センス用ゲート電極１５及びセンス用ゲート電極１７が、Ｙ軸方向に延びる線状である。また、ＭＯＳＦＥＴ１３０には、センス用ゲート電極１８が設けられる。センス用ゲート電極１８は、Ｙ軸方向に延びる線状であり、例えば、ｎピラー層７３の上に設けられる。ＭＯＳＦＥＴ１３０においては、センス用ゲート電極１５、センス用ゲート電極１７及びセンス用ゲート電極１８により、センス部５にストライプ状のパターンが形成される。センス用ゲート電極１５、センス用ゲート電極１７及びセンス用ゲート電極１８は、配線８３により、ゲート電極１４と電気的に接続される。
次に、ＭＯＳＦＥＴ１３０に生じる効果について説明する。
センス電極１３で電流を検知する場合、センス抵抗での電圧降下の分だけ、センス電極１３とセンス用ゲート電極１５との間の電圧が低下する。すなわち、センス用ゲート電極１５に印加されるゲート電圧が、ゲート電極１４に印加されるゲート電圧よりも低くなる。ゲート電極１４のゲート電圧とセンス用ゲート電極１５のゲート電圧との違いは、チャネル抵抗の違いとなる。ゲート電圧を印加している静的な状態では、電流の流れる経路全体の抵抗に対するチャネル抵抗の占める割合が小さい。このため、ゲート電圧を印加している静的な状態では、ゲート電圧の違いは、センス比にあまり影響を与えない。
しかしながら、スイッチング時などの動的な状態では、ゲート電圧に応じてゲート電流が変化する。このため、ゲート電圧の違いによって、例えば、ゲート容量の充放電時間が変化してしまう。すなわち、メインセル部４の動作時間とセンス部５の動作時間との間に差が生じる。
本実施形態に係るＭＯＳＦＥＴ１３０では、メインセル部４の単位セルあたりのゲート電極面積を、センス部５の単位セルあたりのゲート電極面積よりも大きくしている。ゲート電極１４の面積を、センス用ゲート電極１５の面積と、センス用ゲート電極１７の面積と、センス用ゲート電極１８の面積と、の合計の面積よりも大きくしている。すなわち、ＭＯＳＦＥＴ１３０では、メインセル部４のゲート容量を、センス部５のゲート容量よりも大きくしている。これにより、ゲート電圧の差を補完することができる。ＭＯＳＦＥＴ１３０では、スイッチング時などの動的な状態におけるセンス比の安定性を向上させることもできる。
次に、第３の実施形態の変形例について説明する。
図７は、第３の実施形態に係る変形例の電力用半導体素子の構成を例示する模式図である。
図７に表したように、ＭＯＳＦＥＴ１３１においては、ゲート電極１４及びゲート電極１６が、Ｙ軸方向に延びる線状である。ＭＯＳＦＥＴ１３１には、ゲート電極８５及びゲート電極８６が設けられる。ゲート電極８５は、Ｙ軸方向に延びる線状であり、例えば、ｎピラー層７１の上に設けられる。ゲート電極８６は、Ｙ軸方向に延びる線状であり、例えば、ｎピラー層７９の上に設けられる。
ゲート電極１４のＸ軸方向に沿う長さＬ３、ゲート電極１６のＸ軸方向に沿う長さＬ４、ゲート電極８５のＸ軸方向に沿う長さＬ５、及び、ゲート電極８６のＸ軸方向に沿う長さＬ６は、センス用ゲート電極１５のＸ軸方向に沿う長さＬ７、センス用ゲート電極１７のＸ軸方向に沿う長さＬ８、及び、センス用ゲート電極１８のＸ軸方向に沿う長さＬ９よりも長い。
これにより、メインセル部４の単位セルあたりのゲート電極面積は、センス部５の単位セルあたりのゲート電極面積よりも大きい。
このように、線状のゲート電極の幅によって面積を調整してもよい。ＭＯＳＦＥＴ１３１においても、ＭＯＳＦＥＴ１３０と同様に、スイッチング時などの動的な状態におけるセンス比の安定性を向上させることができる。
例えば、メインセル部４のゲート電極のパターンをオフセットメッシュパターンとし、センス部５のゲート電極のパターンをストライプパターンとして面積を調整してもよい。メインセル部４のゲート電極のパターンをメッシュパターンとし、センス部５のゲート電極のパターンをオフセットメッシュパターンとして面積を調整してもよい。
上記各実施形態では、プレナー型ゲート構造のＭＯＳＦＥＴを電力用半導体素子として示している。電力用半導体素子は、例えば、トレンチゲート型構造のＭＯＳＦＥＴでもよい。また、電力用半導体素子は、例えば、ＩＧＢＴなどでもよい。電力用半導体素子をＩＧＢＴとする場合には、例えば、第１電極をコレクタ電極とし、第２電極をエミッタ電極とし、第１半導体層を第２導電形のｐコレクタ層とし、第５半導体層をｎエミッタ層とする。また、上記各実施形態では、複数のｎピラー層ＮＰと複数のｐピラー層ＰＰとが交互に並んだストライプ状のＳＪ構造を示している。ＳＪ構造は、例えば、複数のｎピラー層ＮＰを交差させたメッシュ状の構造や、複数のｎピラー層ＮＰと複数のｐピラー層ＰＰとをチェックパターン状（千鳥状）に並べた構造などでもよい。
実施形態によれば、安定したセンス比の電力用半導体素子が提供される。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、電力用半導体素子に含まれる、第１電極、第１半導体層、第２半導体層、第２電極、第３電極、第４電極、第５電極、第１ピラー層、第２ピラー層、第３半導体層、第４半導体層、第５半導体層及び第６半導体層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した電力用半導体素子を基にして、当業者が適宜設計変更して実施し得る全ての電力用半導体素子も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
４…メインセル部、 ５…センス部、 １１…ドレイン電極（第１電極）、 １２…ソース電極（第２電極）、 １３…センス電極（第３電極）、 １４…ゲート電極（第４電極）、 １５…センス用ゲート電極（第５電極）、 １６…ゲート電極、 １７…センス用ゲート電極、 １８…センス用ゲート電極、 ２１…ｎ＋ドレイン層（第１半導体層）、 ２２…ドリフト層（第２半導体層）、 ３１…ゲート絶縁膜、 ３２…センス用ゲート絶縁膜、 ４２ａ、４３ａ、５１ａ、７２ａ、７３ａ…第１部分、 ４２ｂ、４３ｂ、５１ｂ、７２ｂ、７３ｂ…第２部分、 ４２ｃ、４３ｃ、５１ｃ、７２ｃ、７３ｃ…第３部分、 ４７…センス用ｐベース層（第４半導体層）、 ４８…センス用ｎソース層（第６半導体層）、 ４９…ｐベース層（第３半導体層）、 ５０…ｎソース層（第５半導体層）、 ４１、４３、４５、５１、５３、６０、６２、７１、７３、７５、７９、ＮＰ…ｎピラー層（第１ピラー層）、 ４２、４４、４６、５２、５４、６１、６３、７２、７４、７６、７８、ＰＰ…ｐピラー層（第２ピラー層）、 ５５…ｎソース層、 ５６…ｎソース層、 ５７…センス用ｎソース層、 ８１…第１線状部、 ８２、８２ａ〜８２ｄ…第２線状部、 ８３…配線、 ８５、８６…ゲート電極、 １１０、１１１、１２０、１３０、１３１…ＭＯＳＦＥＴ（電力用半導体素子）、 Ｃ１…中心、 Ｌ１〜Ｌ９…長さ

Claims (10)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１半導体層と、
    前記第１半導体層の上に設けられた第２半導体層と、
    前記第２半導体層に設けられ、前記第１半導体層と前記第２半導体層との積層方向に対して垂直な第１方向に並べられた第１導電形の複数の第１ピラー層と、
    前記第２半導体層の上に設けられた第２導電形の第３半導体層と、
    前記第２半導体層の上に設けられ、前記第３半導体層とは離間している第２導電形の第４半導体層と、
    前記第３半導体層の上に設けられた第１導電形の第５半導体層と、
    前記第４半導体層の上に設けられた第１導電形の第６半導体層と、
    前記第３半導体層及び前記第５半導体層と電気的に接続された第２電極と、
    前記第２電極と離間し、前記第４半導体層及び前記第６半導体層と電気的に接続された第３電極と、
    前記第３半導体層、前記第５半導体層、及び前記第３半導体層に隣接する前記第１ピラー層の上に、絶縁膜を介して設けられた第４電極と、
    前記第４半導体層、前記第６半導体層、及び前記第４半導体層に隣接する前記第１ピラー層の上に、絶縁膜を介して設けられた第５電極と、
    を備え、
    前記第１電極と前記第４電極との間の領域がメインセル部であり、
    前記第１電極と前記第５電極との間の領域がセンス部であり、
    前記メインセル部に位置する前記第１ピラー層と、前記センス部に位置する前記第１ピラー層と、の間に位置する前記第１ピラー層の不純物の濃度は、前記メインセル部に位置する前記第１ピラー層の不純物の濃度、及び、前記センス部に位置する前記第１ピラー層の不純物の濃度よりも低い電力用半導体素子。
  2. 前記複数の第１ピラー層のそれぞれの間に設けられた第２導電形の複数の第２ピラー層をさらに備え、
    前記メインセル部に位置する前記第１ピラー層と、前記センス部に位置する前記第１ピラー層と、の間に位置する前記第２ピラー層の不純物の濃度は、前記メインセル部に位置する前記第１ピラー層と、前記センス部に位置する前記第１ピラー層と、の前記間以外に位置する前記第２ピラー層の不純物の濃度よりも低い請求項１記載の電力用半導体素子。
  3. 前記第３半導体層の前記第１方向の幅の中心は、前記第５半導体層と前記第６半導体層との間に設けられる請求項１または２に記載の電力用半導体素子。
  4. 前記第３半導体層は、前記積層方向を軸として前記第４半導体層を囲み、
    前記第２電極は、前記積層方向を軸として前記第３電極を囲む請求項１〜３のいずれか１つに記載の電力用半導体素子。
  5. 前記複数の第１ピラー層は、前記積層方向及び前記第１方向に対して垂直な第２方向に延びる請求項１〜３のいずれか１つに記載の電力用半導体素子。
  6. 前記第３電極の前記第２方向に沿う長さは、前記第３電極の前記第１方向に沿う長さよりも長い請求項５記載の電力用半導体素子。
  7. 前記第２半導体層は、前記第１電極と前記第３電極との間の第１部分と、前記第１電極と前記第２電極との間の第２部分と、前記第２方向において前記第１部分と前記第２部分との間の第３部分とを含み、
    前記第３部分における前記複数の第１ピラー層の不純物の濃度は、前記第１部分における前記複数の第１ピラー層の不純物の濃度及び前記第２部分における前記複数の第１ピラー層の不純物の濃度よりも低い請求項５または６に記載の電力用半導体素子。
  8. 前記第４電極の面積は、前記第５電極の面積よりも大きく、
    前記第４電極の寄生容量は、前記第５電極の寄生容量よりも大きい請求項１〜７のいずれか１つに記載の電力用半導体素子。
  9. 前記第４電極は、メッシュ状であり、
    前記第５電極は、線状である請求項８記載の電力用半導体素子。
  10. 前記第４電極及び前記第５電極は、前記積層方向及び前記第１方向に対して垂直な第２方向に延び、
    前記第４電極の前記第１方向に沿う長さは、前記第５電極の前記第１方向に沿う長さよりも長い請求項８記載の電力用半導体素子。
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