CN110651369A - 半导体装置布局及其形成方法 - Google Patents

半导体装置布局及其形成方法 Download PDF

Info

Publication number
CN110651369A
CN110651369A CN201880031714.5A CN201880031714A CN110651369A CN 110651369 A CN110651369 A CN 110651369A CN 201880031714 A CN201880031714 A CN 201880031714A CN 110651369 A CN110651369 A CN 110651369A
Authority
CN
China
Prior art keywords
region
semiconductor device
gate
body region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880031714.5A
Other languages
English (en)
Other versions
CN110651369B (zh
Inventor
彼得·阿尔默恩·洛斯
亚历山大·博洛特尼科夫
斯泰西·乔伊·肯纳利
詹姆斯·威廉姆·克雷奇默
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Publication of CN110651369A publication Critical patent/CN110651369A/zh
Application granted granted Critical
Publication of CN110651369B publication Critical patent/CN110651369B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供了一种半导体装置。该半导体装置包括具有碳化硅并且具有上表面和下表面的半导体装置层。该半导体装置还包括在半导体装置层的上表面中形成的重掺杂本体区。该半导体装置还包括邻近半导体装置层的上表面并且在半导体装置层的上表面的顶部形成的栅极叠层，其中，栅极叠层未邻近重掺杂本体区形成。

Description

半导体装置布局及其形成方法
技术领域
本文公开的主题涉及半导体装置，并且更具体地，涉及用于改进装置可靠性和鲁棒性的半导体装置布局。
背景技术
电力转换装置被广泛用于整个现代电气系统中，以将电能从一种形式转换为另一种形式以供负载消耗。在该电力转换过程中，许多电力电子系统利用各种半导体装置和组件，例如晶闸管、二极管以及各种类型的晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、结型栅极场效应晶体管(JFET)、绝缘栅双极型晶体管(IGBT)以及其他合适的晶体管)。
通常，当半导体装置正在传导电流时，半导体装置的接通状态电阻表示其传导损耗，这影响电力转换系统的效率及其成本。为了降低半导体装置的接通状态电阻和传导损耗，可以增加半导体装置的各个区(例如，源极区、阱区和/或本体区)的掺杂剂浓度。然而，高掺杂剂浓度的区可能降低半导体(例如碳化硅(SiC))的某些特性，这可能恶化半导体装置的部分(例如栅极氧化物层)的可靠性。因此，可以期望在不实质上降低装置性能的情况下开发改进装置可靠性的半导体装置布局。
发明内容
在一个实施方式中，提供了一种半导体装置。该半导体装置包括半导体装置层，该半导体装置层具有在该半导体装置层中形成的源极区和重掺杂本体区。该半导体装置还包括栅极介电层，该栅极介电层设置在半导体装置层和栅极电极之间。该半导体装置还包括介电层，该介电层设置在栅极电极上方。更进一步，该半导体装置包括栅极叠层，该栅极叠层包括栅极介电层的一部分和栅极电极的一部分，其中，栅极叠层邻近源极区形成，并且其中，栅极叠层未邻近重掺杂本体区形成。
在另一实施方式中，提供了一种包括半导体装置层的半导体装置。该半导体装置还包括本体区，该本体区在半导体装置层中形成。该半导体装置还包括介电层，该介电层设置在半导体层和栅极电极之间，其中，设置在本体区上方的介电层的一部分的厚度大于约0.5μm。
在另一实施方式中，提供了一种包括基板的半导体装置。该半导体装置还包括第一条带单元，该第一条带单元通过在基板上形成的有源区在纵向上布置，其中，第一条带单元的每个单元包括重掺杂本体区。该半导体装置还包括第二条带单元，该第二条带单元通过在基板上形成的有源区平行于第一条带单元形成，其中，第二条带单元与第一条带单元横向间隔开，并且其中，第二条带单元的每个单元包括重掺杂本体区。此外，该半导体装置包括端接区，该端接区具有重掺杂区，该重掺杂区接近第一条带单元和第二条带单元中的每一个的一端形成，并且以纵向本体区到边缘间隔
Figure BDA0002271248170000021
间隔开，其中，第一条带单元中的每个单元的重掺杂本体区与第二条带单元中的每个单元的相应重掺杂本体区以横向本体区间隔(λ)间隔开，并且
其中，纵向本体区到边缘间隔
Figure BDA0002271248170000022
小于或等于横向本体区间隔(λ)。
附图说明
当参考附图阅读下面详细描述时，将更好地理解本发明的这些和其他特征、方面以及优点，其中，在整个附图中相同的字符表示相同的部件，其中：
图1是根据本公开的实施方式的包括半导体装置的电力电子系统的框图；
图2是根据本公开的实施方式的半导体装置的示意性剖面；
图3是根据本公开的实施方式示出了半导体装置的栅极金属层和源极金属层的半导体装置的俯视图；
图4是根据本公开的实施方式的图3的半导体装置的区的放大示图，示出了半导体装置的有源区、栅极接触区以及栅极连接区；
图5是根据本公开的实施方式的沿着图4的线5-5截取的半导体装置的有源区的示意性剖面；
图6示出了根据本公开的实施方式的沿着图4的线6-6截取的半导体装置的有源区的示意性剖面；
图7是根据本公开的实施方式的图3的半导体装置的区的视图，示出了半导体装置的各种特征；
图8是根据一个实施方式的沿着图7的线8-8截取的通过半导体装置的JFET区的示意性剖面；以及
图9是根据一个实施方式的沿着图7的线9-9截取的通过半导体装置的栅极焊盘和源极接触件的示意性剖面。
具体实施方式
下面将描述一个或多个具体实施方式。为了提供这些实施方式的简明描述，说明书中并不描述实际实现的所有特征。应当理解，在任何这样的实际实现的开发中，如在任何工程或设计项目中，必须做出许多具体于实现的决策以实现开发者的具体目标，例如遵守系统相关和业务相关的约束，这些约束可以从一个实现到另一个实现变化。此外，应当理解，这样的开发工作可能是复杂和耗时的，但是对于受益于本公开的普通技术人员来说，仍然是设计、制备以及制造的常规工作。
除非另有定义，否则本文使用的技术和科学术语具有与本公开所属领域的普通技术人员通常理解的相同的含义。如本文所使用的术语“第一”、“第二”等不表示任何顺序、数量或重要性，而是用于将一个元件与另一个元件区分开来。另外，当介绍本公开的各种实施方式的元件时，冠词“一”、“一个”以及“该”旨在意味着存在一个或多个元件。术语“包括(comprising)”、“包括(including)”以及“具有”旨在具有包容性，并且意味着除了所列出的元件之外可能还存在其他元件。如果公开了范围，则指向相同组件或属性的所有范围的端点都是包容性的，并且是可独立组合的。与数量相关联地使用的修饰语“大致”包括所述值，并且具有由上下文指示的含义(例如，包括与特定数量的测量相关联的过程变化或误差的程度)。
如本文所使用的，术语“层”是指以连续或不连续的方式设置在下表面的至少一部分上的材料。此外，术语“层”不必意味着所设置的材料的均匀厚度，并且除非另有说明，否则所设置的材料可以具有均匀的或可变的厚度。此外，除非上下文另有明确指示，否则如本文所使用的术语“层”是指单层或多层。此外，如本文所使用的，除非另有具体指示，否则短语“设置在…上”、“溅射在…上”或“沉积在…上”是指直接彼此接触或通过在其间具有中间层而间接设置的层。如本文所使用的术语“邻近”意味着两个层连续地设置并且彼此直接接触。此外，术语“在…上”描述层/区彼此的相对位置，并且不必意味着“在…顶部”，因为上方或下方的相对位置取决于装置相对于观看者的取向。此外，使用“顶部”、“底部”、“上方”、“下方”、“上部”以及这些术语的变型是为了方便，并且除非另有说明，否则不需要组件的任何特定取向。考虑到这一点，如本文所使用的，术语“下部”、“中部”或“底部”是指相对更靠近基板层的特征，而术语“顶部”或“上部”是指相对距基板层最远的特定特征。
各种半导体装置可以包括在电力转换系统中以控制电路中的电流的流动。特别地，诸如晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极型晶体管(IGBT))的半导体装置可以在电流流过半导体装置的导通状态和阻止电流流过半导体装置的非导通状态之间切换。半导体装置可以与接通状态电阻相关联，该接通状态电阻表示半导体装置从非导通状态切换到导通状态的电阻。半导体装置的各个区可以各自具有相关联的电阻，并且半导体装置的接通状态电阻可以是这些电阻中的每一个的总和。减小接通状态电阻可以减小半导体装置的传导损耗，并且可以提高电力转换系统的效率。
为了降低半导体装置的接通状态电阻和传导损耗，可以增加半导体装置的一些区的掺杂剂浓度。例如，可以增加源极区和本体区的掺杂剂浓度以降低半导体装置的源极接触件电阻。另外，增加不在有源单元区域中的各种掺杂区(例如沿着装置的外围(例如，端接区)以及半导体装置的栅极焊盘和栅极总线区域下方的掺杂区)的掺杂剂浓度，可以增加半导体装置在雪崩击穿和/或寄生闩锁下的鲁棒性。例如，低电阻区跨装置维持平衡电势(动态和静态)，防止与耗散损耗相关联的局部击穿和加热。在这些区中还使用高掺杂浓度以防止由于金属层和下面的半导体扩散或注入区之间的高电势差而形成寄生沟道。这些区中的重掺杂p型区还可以增加MOSFET的集成体二极管注入区域，有助于降低集成二极管的正向压降和浪涌电流能力。然而，高掺杂剂浓度的区，例如重掺杂p型区，可能会使某些半导体(例如碳化硅(SiC))的表面退化。当处理掺杂补偿时，这些区还会增加处理复杂性，并且经常必须蚀刻掉(相反类型的)源极区，从而导致降低表面平坦性或表面缺陷。
许多现代半导体装置依赖于相对薄的栅极氧化物层以将栅极电极与半导体装置结构的其他组件电绝缘。特别地，对于具有低反转沟道迁移率的半导体装置(例如SiC半导体装置)可以在大于3兆伏/厘米(MV/cm)的电场下操作时使用薄的(例如小于大致80纳米(nm))栅极氧化物以使沟道传导最大化。此外，半导体和栅极氧化物之间的介电常数的比率通过相对介电常数的比率放大垂直于表面的电场强度分量。该产生的电场可以被支撑在半导体装置的平面区上。然而，电场可以在半导体装置的非平面部分(例如由重掺杂区引起的表面缺陷)中局部地增加，这可能降低栅极氧化物的可靠性，并且因此降低半导体装置的可靠性和寿命。
考虑到前述，本实施方式旨在在不牺牲装置性能(例如鲁棒性、体二极管性能以及切换效率)的情况下改进半导体装置(例如SiC MOSFET装置)中的可靠性。例如，如下所述，半导体装置可以包括重掺杂源极区和本体区，以降低欧姆接触件电阻(例如，提供良好的本体接触件)和源极电阻。另外，半导体装置可以包括重掺杂区，该重掺杂区将有源区连接到半导体装置的端接区以及在栅极焊盘和栅极总线区域下方的半导体装置的区中，以增加半导体装置的鲁棒性。如下面所讨论的，某些实施方式在不牺牲装置性能的情况下通过利用装置布局来维持栅极氧化物层的可靠性，其中，薄的栅极氧化物层未设置在半导体装置的端接区和栅极区(例如，栅极焊盘键合和布线区)附近的重掺杂本体区或重掺杂外围区上和/或未邻近半导体装置的端接区和栅极区(例如，栅极焊盘键合和布线区)附近的重掺杂本体区或重掺杂外围区。某些实施方式通过提供装置布局来维持栅极氧化物层的可靠性，其中，栅极氧化物层未设置在与半导体装置的源极区相比具有更高掺杂剂浓度的半导体装置的任何区上并未邻近与半导体装置的源极区相比具有更高掺杂剂浓度的半导体装置的任何区。在某些实施方式中，具有最高掺杂剂浓度的半导体装置的区可以包括本体区、端接区附近的外围p+区和/或栅极键合焊盘或布线(或总线)区中的重掺杂区。
此外，如下面所讨论的，某些实施方式通过在整个装置(例如，有源区、端接区以及栅极区)中维持半导体表面的平坦性来维持栅极氧化物层的可靠性。例如，具有第一导电类型(例如，n型)的注入区可以具有在其中形成的具有第二导电类型(例如，p型)的重掺杂本体区。如下面所讨论的，具有第一导电类型的这些注入区可以使用低于本体区和重掺杂本体区的掺杂剂浓度来形成，并且可以通过以相对较高的掺杂剂浓度反掺杂来形成。以这种方式，重掺杂本体区的一些区可以通过完全补偿第一导电类型的注入区，而不是通过蚀刻去除第一导电类型的注入区的部分来形成，这可以降低表面平坦性。
更进一步，如下面所讨论的，某些实施方式通过提供降低半导体装置的条带单元(例如，纵向单元)的端部附近形成雪崩点的可能性的装置布局来改进栅极氧化物层的可靠性，以及改进半导体装置对雪崩击穿的鲁棒性。特别地，条带单元的端部(例如，纵向端部)可以与半导体装置的其他功能区(例如端接区或者栅极区)端接或集成。在一些常规半导体装置中，条带单元的重掺杂本体区(或最后本体段)可以从有源区延伸到另一功能区，例如端接区或栅极焊盘或布线区，以提供这些区的低阻抗连接，从而防止在切换条件下类似雪崩击穿或动态损耗的现象的局部化。即，重掺杂本体区可以与端接区或不是有源传导单元区域的一部分的其他功能区(本文称为“无源”区)中的重掺杂区连续。然而，在该装置布局中，栅极氧化物层可以设置在非有源区中的重掺杂本体区或本体段上并邻近该重掺杂本体区或本体段，这可能降低栅极氧化物的可靠性。因此，如下面所讨论的，为了维持栅极氧化物层的可靠性，每个单元的重掺杂本体区(或最后本体段)可以与半导体装置的端接区或其他功能区(例如栅极焊盘/总线区等)中的重掺杂区间隔一定距离(例如纵向距离)。另外，为了降低在条带单元端接的非对称性附近形成雪崩点的可能性，每个条带单元的本体区(或最后本体段)和无源区、端接区或者其他功能区中的重掺杂区之间的距离(例如，纵向距离)可以大致小于或等于邻近或附近条带单元中的本体区(或本体段)之间的间隔(例如，横向距离)。
应当理解，尽管本文在金属氧化物半导体场效应晶体管(MOSFETS)的上下文中讨论了本技术，但是本技术的一些可以适用于其他类型的半导体装置结构，例如晶体管(例如，绝缘栅双极型晶体管(IGBT)、双极型等)或利用金属化的任何其他合适的装置。此外，本方法的半导体装置可以例如由任何合适的半导体材料(例如硅(Si)、碳化硅(SiC)、锗(Ge)、氮化铝(A1N)、氮化镓(GaN)、砷化镓(GaAs)、金刚石(C))制造。
考虑到上述情况，图1示出了电力电子系统10(例如，电力转换系统、切换系统等)的实施方式的框图。电力电子系统10可以包括电源12、电负载14、至少一个半导体装置16(例如，切换装置)以及控制器18(例如，电子控制单元)。电源12可以包括交流(AC)电源或直流(DC)电源。在一些实施方式中，电源12可包括电网、发电机、电池等。电源12可以电连接到半导体装置16，并且可以向半导体装置16供应电流(例如，AC电流或者DC电流)。另外，至少一个半导体装置16可以电连接到电负载14，并且可以向电负载14供应电流(例如，AC电流或者DC电流)。电负载14可以包括DC负载或者AC负载。在某些实施方式中，电负载14可以被配置为存储电能和/或使用电能来执行操作。例如，电负载14可以包括电池、计算机、电动机等。
半导体装置16可以经由一个或多个有线和/或无线连接通信地耦接到控制器18。在一些实施方式中，控制器18可以包括一个或多个处理器和一个或多个存储装置(例如，有形的、非瞬时的、计算机可读介质)，该存储装置存储可由一个或多个处理器执行的指令。在某些实施方式中，控制器18可以包括逻辑阵列和/或控制电路。控制器18可以被配置为在导通状态(例如，接通状态)和非导通状态(例如，关断状态)之间切换半导体装置16。此外，半导体装置16可以被配置为控制从电源12到电负载14的电流的流动。特别地，当半导体装置16处于导通状态时，半导体装置16可以允许或者使得电流从电源12流到电负载14。另外，当半导体装置16处于非导通状态时，半导体装置16可以阻挡电流从电源流到电负载14。在一些实施方式中，控制器18可以被配置为控制半导体装置16以将来自电源12的AC电流转换为DC电流。
图2是可以在图1的电力电子系统10中使用的半导体装置16的实施方式的局部剖面图。特别地，图2所示的半导体装置16是平面n沟道双注入金属氧化物半导体场效应晶体管(DMOSFET)，在下文中称为MOSFET装置20。可以理解，为了更清楚地示出MOSFET装置20的某些组件，可以省略MOSFET装置20的某些设计元素(例如，顶部金属化、钝化、边缘端接等)。
图2所示的MOSFET装置20包括半导体装置层30(例如，外延SiC层)，该半导体装置层30具有第一表面32(例如，顶表面或上表面)和第二表面34(例如，底表面或下表面)。半导体装置层30包括具有第一导电类型的漂移区36(例如，n型漂移区36)。如图所示，半导体装置层30的第二表面34设置在半导体基板层38上方并且邻近该半导体基板层38，使得底部或第二表面34形成漂移区36和基板层38之间的界面。在一些实施方式中，半导体基板层38可以具有第一导电类型，并且可以比漂移区36(例如，n+基板层38)更重地掺杂。如图所示，基板层38可以形成漏极区，其中，漏极接触件40设置在基板层38下方并且邻近该基板层38。
为了增加MOSFET装置20的电流能力，MOSFET装置20可以包括彼此并联连接的多个单元42。在一些实施方式中，单元42可以是闭合图形的形状，例如正方形、六边形或者任何其他合适的形状。在某些实施方式中，单元42可以是纵向条带或分段纵向条带。每个单元42可以包括具有第二导电类型的阱区44(例如，p型阱区44)，该阱区44在半导体装置层30中形成并且接近第一表面32设置。另外，每个单元42可以包括具有第一导电类型的源极区46(例如，n型源极区46)，该源极区46邻近阱区44并且接近第一表面32。此外，每个单元42可以包括源极接触件48(也称为欧姆接触件)，源极接触件48设置在半导体装置层30的第一表面32的一部分的上方并邻近该部分。特别地，源极接触件48设置在阱区44和源极区46的一部分的上方并邻近该部分。源极接触件48可以由一种或多种金属(例如镍、钽、钼、钴、钛、钨、铌、铪、锆、钒、铝、铬和/或铂)制成。为了清楚起见，设置在源极接触件48下方的源极区46的部分在本文中可以更具体地称为源极接触区50。另外，具有与阱区44相同导电类型的更重掺杂并且在源极接触件48下方形成的阱区44的部分在本文中可以更具体地称为本体区52。此外，直接设置在源极接触件48下方并邻近源极接触件48从而与源极接触件48形成界面的本体区52的部分在本文中可以更具体地称为本体接触区54。本体接触区54可以比本体区52更高地掺杂(即，具有更高的掺杂浓度)，并且在一些情况下可以用n+源极掺杂来重补偿。
另外，MOSFET装置20可以包括设置在半导体装置层30的第一表面32的部分上方的多个栅极电极56(也称为栅极金属层)。特别地，每个栅极电极56可以在两个邻近(例如，附近)单元42之间共享，并且可以跨两个邻近(例如，附近)单元42延伸。如本文所使用的，每个单元42是指在装置20的整个有源区中重复的结构、区以及特征。例如，每个单元42可以被定义为例如从源极接触件48的最左侧边缘到下一个源极接触件48的最左侧边缘的结构。栅极电极56可以由一种或多种导电材料(例如一种或多种金属、多晶硅或者其任意组合)制成。在一些实施方式中，栅极电极56可以由多晶硅制成，并且可以掺杂(例如，掺杂第一导电类型或者第二导电类型)以增加栅极电极56的导电性并提供某些阈值电压。每个栅极电极56可以通过栅极介电层58(也称为栅极绝缘层)与第一表面32隔开。具体地，栅极介电层58可以设置在栅极电极56和半导体装置层30的第一表面32之间并邻近栅极电极56和半导体装置层30的第一表面32。在一些实施方式中，栅极介电层58包括氧化物并且被称为“栅极氧化物层”。例如，栅极介电层58可以包括二氧化硅(SiO2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)或其他玻璃形成材料。在可选实施方式中，栅极介电层58可以包括氮化硅。如本文所使用的，“栅极叠层”是指邻近栅极介电层58并且在栅极介电层58的顶部形成的栅极电极56的集体组合。
在接通状态操作期间，施加到栅极电极56的适当栅极电压(例如，处于或超过MOSFET装置20的阈值电压(VTH))可以使阱区44的沟道区60反转并且可以使得形成导电路径，从而允许电流从漏极接触件40流到源极接触件48。MOSFET装置20的各个区可以各自具有相关联的电阻，并且MOSFET装置20的总电阻(例如，接通状态电阻Rds(on))可以表示为这些电阻中的每一个的总和。例如，MOSFET装置20的接通状态电阻可以基于源极接触件电阻(例如，源极接触件48、源极接触区50的电阻)、沟道电阻(例如，沟道区60的电阻)、JFET电阻(例如，阱区44之间的未耗尽颈部区的电阻)、漂移电阻(例如，漂移区36的电阻)以及基板电阻(例如，基板层38的电阻)。在某些情况下，一个或多个电阻组件可以主导传导损耗，并且这些因素可以显著影响MOSFET装置20的接通状态电阻。例如，对于具有低反型层迁移率的装置(例如，SiC装置)，沟道电阻可以占装置传导损耗的相当大的部分。因此，如下面将更详细地描述的，本实施方式可以包括提供重掺杂源极区46和本体区52、减小的沟道长度和/或增加的沟道密度(例如，MOSFET装置20的每单位区域更多数目的沟道区60)以降低接通状态电阻和相关联的传导损耗的蜂窝或条带单元装置设计和布局。
图3示出了包括栅极金属层80和源极金属层82的MOSFET装置20的实施方式的俯视图或平面图。栅极金属层80通过一个或多个绝缘层118(例如，层间介电层)与源极金属层82电绝缘。应当理解，栅极金属层80和源极金属层82可以各自包括一个或多个金属层。此外，栅极金属层80和/或源极金属层82可以包括相同或不同的材料。在一些实施方式中，栅极金属层80和源极金属层82可以包括一种或多种金属，例如镍、钽、钼、钴、钛、钨、铌、铪、锆、钒、铝、铬和/或铂。类似地，如本领域技术人员将理解的，装置20可以包括漏极金属层(未示出)。
栅极金属层80和源极金属层82导电地耦接到MOSFET装置20的单元42(图2所示)的其相关联的接触件(例如，分别为栅极电极56或者源极接触件48)或者包括其相关联的接触件(例如，与其整体形成)。例如，如下面所讨论的，源极金属层82可以延伸通过在MOSFET装置20的一个或多个绝缘层中形成的一个或多个接触通孔(例如，开口)，以导电地耦接到(例如，直接接触)源极接触件48。在一些实施方式中，如下面所讨论的，栅极金属层80是焊盘金属的一部分，其可以延伸通过在MOSFET装置20的一个或多个绝缘层中形成的一个或多个接触通孔，以导电地耦接到(例如，直接和/或间接接触)栅极电极56。
通常，MOSFET装置20包括源极金属层82下方(例如，沿着z方向)的有源区120。有源区120包括MOSFET装置20的单元42(图2所示)。如下面更详细地讨论的，源极金属层82可以延伸通过一个或多个绝缘层118中的接触通孔以直接接触单元42的源极接触件48。为了清楚起见，位于栅极金属层80下方(例如，沿着z方向)的MOSFET装置20的区域或区可以称为栅极金属接触区122(例如，栅极焊盘接触区)。另外，位于有源区120和栅极金属接触区122之间(例如，沿着x方向和/或y方向)的MOSFET装置20的区域或区可以称为栅极金属连接区124(例如，栅极金属集成区)。换句话说，栅极金属连接区124设置在栅极金属层80和源极金属层82之间，从而将栅极焊盘86或栅极流道130(下面所描述)连接到有源区120中的栅极电极56或叠层。然而，应当理解，在一些实施方式中，例如，如果有源区120没有跨整个源极金属层82延伸，则源极金属层82可以设置在栅极金属连接区124的部分上方。此外，栅极金属接触区122和栅极金属连接区124可以统称为MOSFET装置20的栅极金属区126(如图4所示)。
如图所示，栅极金属层80包括栅极焊盘86(也称为栅极接触焊盘或栅极键合焊盘)以及导电地耦接到(例如，直接接触)栅极焊盘86的栅极流道130(例如，栅极总线)。在一些实施方式中，如图所示，栅极流道130可以沿着x方向从栅极焊盘86延伸，并且可以围绕MOSFET装置10的外围(例如，周边)延伸。在其他实施方式中，栅极流道130可以仅沿着有源区120的中心向下运行。此外，如图所示，源极金属层82可以包括两个源极焊盘88(也称为源极接触焊盘或者源极键合焊盘)。应当理解，栅极金属层80(例如，栅极焊盘86和栅极流道130)和源极金属层82(例如，源极焊盘88)可以具有任何合适的布局或配置。例如，在一些实施方式中，栅极焊盘86可以通常与MOSFET装置20的长度134的中点132对准，并且可以与MOSFET装置20的宽度138的中点136偏移，或者反之亦然。在其他实施方式中，栅极焊盘86可以通常以MOSFET装置20为中心(例如，与长度134的中点132对准并且与宽度138的中点136对准)。在某些实施方式中，栅极焊盘86可以偏离长度134的中点132和宽度138的中点136。
图4示出了在图3的区144内截取的MOSFET装置20的放大俯视图，示出了栅极金属接触区122、栅极金属连接区124以及有源区120。应当理解，为了示出栅极金属接触区122、栅极金属连接区124以及有源区120，在图4中省略了栅极金属层80和绝缘层118。如图所示，有源区120包括单元42(例如，条带单元或纵向单元)的源极接触件48和栅极电极56。
如上面参考图2所讨论的，每个单元42的源极区46和本体区52可以设置在相应单元42的源极接触件48的下方，并且更具体地，源极区46和本体区52的源极接触区50和本体接触区54可以分别设置在相应源极接触件48的下方并邻近相应源极接触件48。在一些实施方式中，每个单元42可以包括沿着单元长度(例如，沿着y方向)彼此间隔开距离148(例如，纵向距离)的多个分段本体区52。距离148可以沿着单元长度是恒定或可变的。因此，在具有分段本体区52的实施方式中，可以分段源极接触区50和本体接触区54。应当理解，分段源极接触区50、分段本体区52以及分段本体接触区54由虚线示出，以指示这些区设置在源极接触件48的下方。因此，与不包括分段源极接触区50和分段本体接触区54的单元相比，每个单元42的源极接触件48可以沿着单元长度接触源极接触区50和本体接触区54两者，这可以使得每个源极接触件48的宽度150减小或最小化，并且因此使得每个单元42的宽度152减小或最小化。减小单元42的宽度152可以使得MOSFET装置20具有更高的单元密度，并且因此具有更高的电流容量。此外，减小单元42的宽度152可以使得沟道区60(图2所示)的外围能够增加和/或沟道区60和JFET区62的更高密度，这可以降低MOSFET装置20的接通状态电阻。此外，如下面所讨论的，分段源极区46和分段本体区52可以被重掺杂以降低欧姆接触件电阻和源极接触件电阻。
如图所示，栅极金属区126可以包括栅极连接区154(例如，栅极延伸部)，该栅极连接区154被配置为在栅极金属层80(例如，栅极焊盘86和/或栅极流道130)和单元42的栅极电极56之间提供导电路径。特别地，栅极连接区154可以直接耦接到栅极电极56和栅极金属层80并设置在栅极电极56和栅极金属层80之间。在一些实施方式中，栅极连接区154和栅极电极56可以由相同的一种或多种材料形成。在某些实施方式中，栅极连接区154和栅极电极56可以彼此连续并且可以同时形成。例如，在一些实施方式中，栅极连接区154和栅极电极56可以通过在MOSFET装置20的表面上沉积栅极材料并随后蚀刻沉积的栅极材料以形成栅极连接区154和栅极电极56来形成。在一些实施方式中，栅极连接区154和栅极电极56可以通过使用光刻(例如，图案化)过程在MOSFET装置20的表面上沉积栅极材料来形成。另外，如下面所讨论的，栅极金属层80可以延伸通过在栅极金属接触区152中通过绝缘层118形成的一个或多个接触通孔，以直接接触栅极连接区154。
还示出了区100、区102、区104以及区106。区100表示栅极金属层80在栅极氧化物层58和n+源极区46的顶部的位置。区102表示栅极金属层80在场氧化物200(下面将参考图8和图9描述)、栅极氧化物层58、n+源极区46以及p+本体区52上的位置。区104表示栅极金属层80在场氧化物200、栅极氧化物层58以及p+本体区52上的位置。区106表示栅极金属层80在场氧化物200和栅极氧化物层58上的位置。
图5是沿着图4的线5-5截取的MOSFET装置20的有源区120的示意性剖面。特别地，图5示出了跨单元42的分段源极接触区50截取的MOSFET装置20的剖面。即，在图5所示的剖面中不存在分段本体区52和分段本体接触区54。如图所示，源极金属层82(例如，源极焊盘88)设置在有源区120中的源极接触件48上并邻近源极接触件48。作为参考，在图4和图5中示出了区A、区B以及区C。区A和区B表示栅极电极56和邻近单元42的周围介电层170在横向(例如，x方向)上的剖面宽度。区C表示区A和区B之间的源极接触件48的宽度。
如图所示，栅极电极56通过介电层170(例如，层间介电层(ILD))与源极金属层82和源极接触件48电绝缘。此外，栅极电极56通过栅极氧化物层58与半导体装置层30的区(例如源极区46和阱区44)电绝缘。如图所示，在一些实施方式中，每个栅极电极56下方的栅极氧化物层58的宽度172可以大致等于相应栅极电极56的宽度174。在一些实施方式中，设置在每个栅极电极56下方的栅极氧化物层58的宽度172可以大于相应栅极电极56的宽度174。栅极氧化物层58还可以与厚度176(例如，高度)相关联。在某些实施方式中，栅极氧化物层58的厚度176可以在大致10纳米(nm)和大致100纳米之间、在大致20纳米和大致90纳米之间或者在大致30纳米和大致80纳米之间。在某些实施方式中，栅极氧化物层58的厚度176可以小于或等于大致80nm、大致70nm、大致60nm，大致50nm、大致40nm或者大致30nm。
图6示出了沿着图4的线6-6截取的MOSFET装置20的有源区120的示意性剖面。特别地，图6示出了跨单元42的分段本体区52截取的MOSFET装置20的剖面。还描绘了区A、区B以及区C。在一些实施方式中，分段本体区52可以通过将第二导电类型(例如，p型)的掺杂剂注入源极区46和阱区44中来形成。即，每个分段本体区52可以具有大于源极区46的深度192的深度190(例如，厚度)，并且可以延伸超过源极区46进入阱区44。如前所述，本体区52的掺杂浓度高于源区46和阱区44的掺杂浓度。此外，在某些实施方式中，分段本体区52的深度190可以大于阱区44的深度194，以增加MOSFET装置20在雪崩击穿下的鲁棒性。
另外，每个分段本体区52可以包括补偿本体区196，该补偿本体区196包括源极区掺杂(例如，n型)。如本文所使用的，术语“补偿区”是指使用相反导电类型(例如，Na和Nd)的至少两种不同注入来注入的半导体装置层的区，并且因此，补偿区具有Na-Nd的净掺杂浓度、加上或者减去外延层(Nepi)的掺杂浓度。特别地，净掺杂浓度可以被确定为每个掺杂过程的剂量的总和(∑)，其中，第一导电类型和第二导电类型的剂量被赋予相反的(即，正、负)符号。例如，半导体装置层30和源极区46都可以具有第一导电类型(例如，n型)，并且可以分别具有Nepi和Nd的掺杂浓度。另外，分段本体区52可以具有第二导电类型(例如，p型)并且可以具有Na的掺杂浓度。因此，分段补偿本体区196可以具有Na–Nd–Nepi的净掺杂浓度。
特别地，本体区52的掺杂浓度大于源极区46的掺杂浓度，从而补偿源极区46以产生补偿本体区196。在一些实施方式中，本体区52的掺杂浓度可以大于或等于大致1×1019cm-3。在某些实施方式中，本体区52的掺杂浓度可以在大致1×1018cm-3和大致1×1021cm-3之间或者在大致1×1019cm-3和大致1×1021cm-3之间。在某些实施方式中，源极区46的掺杂浓度可以在大致1×1017cm-3和大致1×1019cm-3之间。如本文所使用的，“重掺杂”区(例如，源极区46和本体区52)具有在1×1017cm-3和大致1×1021cm-3的范围内的掺杂浓度。相反，如本文所使用的，“轻掺杂”区(例如，漂移区36和阱区44)具有在大致1×1015cm-3到低于1×1017cm-3的范围内的掺杂浓度。
另外，每个分段本体区52可以具有宽度198，并且邻近(例如，附近)单元42中的分段本体区52可以彼此间隔横向距离或者尺寸λ(例如，x方向)。横向尺寸λ描绘了MOSFET装置20的有源区120中分段p+本体区52之间的最大距离，并且在本文中可以称为“横向本体区间隔”，或者简单地由符号“λ”表示。在一些实施方式中，如图所示，每个分段本体区52的宽度198可以大致等于每个源极接触件48的宽度150(图4所示)。
与图4相似，图7示出了在图3的区144内截取的MOSFET装置20的放大俯视图，示出了栅极金属接触区122、栅极金属连接区124以及有源区120。图7已经根据图4修改以示出根据本发明的实施方式的区144和装置20的其他特征。具体地，除了先前关于图4所讨论的区之外，图7还描绘了阱区44和JFET区62。此外，图7示出了如上所述的尺寸λ以及纵向尺寸
Figure BDA0002271248170000181
(例如，y方向)。如下面将参考图9进一步讨论的，纵向尺寸
Figure BDA0002271248170000182
表示从最后有效分段p+本体区52到栅极焊盘86和栅极流道130下方的p+区的距离(如图7和图9所示)，或者它可以指距最后有源分段p+本体区52和有源区120的外边缘(远离栅极焊盘86)以及在MOSFET装置120的边缘处的下面的重掺杂p+区的距离(如可以在图3的图示的外边缘的边缘处看到的)。如将理解的，这两个距离都是相等的，并且因此，可以分别被指定为纵向尺寸
Figure BDA0002271248170000183
纵向尺寸
Figure BDA0002271248170000184
在本文可以被称为“纵向本体区到边缘间隔”。最后，图7还包括分别对应于图8和图9的剖面剖切线8-8和9-9。
现在转到图8和图9，示出了根据本发明的实施方式的公开的MOSFET装置20布局的各种特征。图8是沿着图7的线8-8截取的MOSFET装置20的示意性剖面。特别地，图8示出了通过条带单元42的JFET区62沿着纵向(例如，y方向)截取的MOSFET装置20的剖面。因此，在图8所示的剖面中不存在源极接触件48。图9是沿着图7的线9-9截取的MOSFET装置20的示意性剖面。特别地，图9示出了通过栅极金属层80的栅极焊盘86和通过条带单元42的源极接触件48沿着纵向(例如，y方向)截取的MOSFET装置20的剖面。
如先前关于图4至图6所讨论的，形成栅极电极56的栅极金属层80通常设置在相对薄的栅极介电层58(例如，厚度176大致30nm至80nm)的顶部并直接邻近该栅极介电层58，并且部分地设置在SiC平面沟道MOSFET装置(例如MOSFET装置20)中的n+源极区46、p阱区44以及JFET区62的上方。在条带单元42的端部存在端接区，其中，有源单元与其他装置功能(非有源或者非沟道导电)区域(例如栅极金属接触区122或者总线结构，例如栅极流道130)端接/集成，这些区域用于在整个MOSFET装置20中更均匀地分布电流或者维持电势。图8和图9示出了这些端接/集成区的示例。
如所公开的实施方式中所示，在所公开的SiC MOSFET装置20的任何部分中，栅极叠层(即，栅极电极56和栅极介电质58)不直接邻近重掺杂p+本体区52(和补偿本体区196)并且设置在重掺杂p+本体区52(和补偿本体区196)上。即，如图8和图9所示，形成栅极叠层的栅极金属层80的邻近栅极介电层58并在栅极介电层58顶部的部分不直接邻近高掺杂p+本体区52和补偿本体区196形成。换句话说，MOSFET装置120不包括在栅极介电层58和重掺杂p+本体区52和补偿本体区196上形成的任何栅极电极56。有利地，该特定特征为MOSFET装置20提供了具有比先前设计更好的栅极可靠性。
同样如图8和图9所示，使用场氧化物层200。如将理解的，半导体装置(例如MOSFET装置20)中的场氧化物层200通常被提供以将源极和栅极金属与下面的半导本体区域隔离(电去耦)并在端接区上提供钝化。如还将理解的，场氧化物层200的厚度202(图8所示)显著大于栅极介电层58的厚度176(图8所示)，并且避免在下面的半导本体区域中形成寄生沟道或路径，同时在操作期间确保通过较薄的栅极介电层58适当地控制MOSFET装置20。例如，场氧化物层200的厚度202可以在大于约0.5μm的范围内，或者在一些实施方式中，在大致0.5μm至1μm的范围内，与在相同偏压下较薄的栅极介电层58中的电场相比，该区中的电场降低了10至20倍。
为了实现所公开的MOSFET装置20的布局，其中，栅极叠层(由邻近栅极介电层58并在栅极介电层58的顶部形成的栅极电极56组成)不邻近(即，不直接接触)重掺杂p+本体区52和补偿本体区196，场氧化物层200的阶跃边缘设置在p阱区44和自对准n+源极区46的重掺杂部分(即，重掺杂p+本体区52和补偿本体区196)上方。因此，n+源极区46和p阱区44与重掺杂p+本体区52和补偿本体区196直接邻近的区出现在栅极电极56设置在场氧化物层200和薄的栅极介电层58顶上的区的下面。即，场氧化物层200纵向(例如，y方向)延伸超过p+本体区52和补偿本体区196的端部，使得栅极叠层不邻近这些区形成。
此外，并且如先前所讨论和图示的图9，为了维持SiC MOSFET装置20的鲁棒性(例如雪崩坚固性)，有源单元条带中的最后分段的p+体和外围/端接和焊盘区域中的p+区(以及围绕有源区的外围)之间的间隔应该保持等于或低于有源区中的p+体分段的间隔。即，纵向分段本体区边缘间隔
Figure BDA0002271248170000201
小于或等于横向本体区间隔λ。在一个实施方式中，纵向分段本体区边缘间隔在大致3μm至5μm的范围内。这种设计防止了雪崩点在有源单元端接的不对称附近的定位。它还确保装置在与SiC MOSFET装置20的快速切换速度相关联的高dV/dt(例如dV/dt>50V/ns至100V/ns)下不会遭受寄生闩锁。尽管在图9中未示出，但是应当理解，在与图3、图4以及图7所示的栅极金属122相对的有源区120的边缘处、在距栅极金属接触区120(例如，栅极流道130)最远的边缘处、在条带单元42的相对端部处存在相同的间隔
Figure BDA0002271248170000203
同样，根据本实施方式，在外边缘处的纵向分段本体区边缘间隔
Figure BDA0002271248170000204
也将小于或者等于横向本体区间隔λ。
本书面描述使用示例来公开本发明，包括最佳模式，并且还使得本领域技术人员能够实践本发明，包括制造和使用任何装置或系统以及执行任何结合的方法。本发明的专利范围由权利要求限定，并且可以包括本领域技术人员想到的其他示例。如果这些其他示例具有与权利要求的文字语言没有不同的结构元件，或者如果它们包括与权利要求的文字语言没有实质性差别的等效结构元件，则这些其他示例旨在处于权利要求的范围内。

Claims (22)

1.一种半导体装置，包括：
半导体装置层，所述半导体装置层具有形成在所述半导体装置层中的源极区和重掺杂本体区；
栅极介电层，所述栅极介电层设置在所述半导体装置层和栅极电极之间；
介电层，所述介电层设置在所述栅极电极上方；以及
栅极叠层，所述栅极叠层包括所述栅极介电层的一部分和所述栅极电极的一部分，其中，所述栅极叠层邻近源极区形成，并且其中，所述栅极叠层未邻近所述重掺杂本体区形成。
2.根据权利要求1所述的半导体装置，其中，所述重掺杂本体区包括p+本体区。
3.根据权利要求2所述的半导体装置，其中，所述重掺杂本体区包括高度补偿的p+本体区。
4.根据权利要求1所述的半导体装置，还包括形成在所述半导体装置层中的阱区，其中，所述源极区和所述阱区在横向上邻近所述重掺杂本体区。
5.根据权利要求4所述的半导体装置，其中，所述源极区和所述阱区邻近所述栅极叠层并且在所述栅极叠层下方。
6.根据权利要求1所述的半导体装置，其中，所述栅极介电层的厚度在大致30nm至80nm的范围内。
7.根据权利要求1所述的半导体装置，还包括场氧化物层，所述场氧化物层邻近所述重掺杂本体区并且在所述重掺杂本体区的顶部，以及在栅极金属层下方并且邻近所述栅极金属层形成。
8.根据权利要求7所述的半导体装置，其中，所述场氧化物层的厚度在大致0.5μm至1μm的范围内。
9.根据权利要求1所述的半导体装置，还包括邻近所述重掺杂本体区并且在所述重掺杂本体区的顶部形成的本体接触件。
10.一种半导体装置，包括：
半导体装置层；
本体区，所述本体区形成在所述半导体装置层中；以及
介电层，所述介电层设置在所述半导体层和栅极电极之间，其中，设置在所述本体区上方的所述介电层的一部分的厚度大于约0.5μm。
11.根据权利要求10所述的半导体装置，还包括：
阱区，所述阱区在所述半导体装置层中形成；
源极区，所述源极区在所述半导体装置层中并且邻近所述阱区形成；
栅极介电层，所述栅极介电层邻近所述源极区形成，其中，所述栅极介电层未邻近所述本体区形成；
其中，所述介电层邻近所述栅极介电层、所述本体区以及所述源极区中的每一个。
12.根据权利要求11所述的半导体装置，还包括在所述场氧化物层和所述栅极介电层中的每一个的顶部上并且邻近所述场氧化物层和所述栅极介电层中的每一个形成的栅极金属层。
13.根据权利要求10所述的半导体装置，还包括在所述本体区的顶部并且邻近所述本体区形成的源极接触件。
14.根据权利要求10所述的半导体装置，其中，所述源极区包括具有第一掺杂浓度的第一导电类型，并且其中，所述本体区的顶部包括具有第二掺杂浓度的第二导电类型，其中，所述第一导电类型与所述第二导电类型不同，并且其中，所述第一掺杂浓度与所述第二掺杂浓度不同。
15.根据权利要求14所述的半导体装置，其中，所述第一导电类型是n+，并且其中，所述第二导电类型是p+。
16.根据权利要求14所述的半导体装置，其中，所述第一掺杂浓度低于所述第二掺杂浓度。
17.根据权利要求14所述的半导体装置，其中，所述第二掺杂浓度在大致1×1018cm-3至大致1×1021cm-3的范围内，并且所述第一掺杂浓度在大致1×1016cm-3至大致1×1019cm-3的范围内。
18.一种半导体装置，包括：
基板；
第一条带单元，所述第一条带单元通过形成在所述基板上的有源区在纵向上布置，其中，所述第一条带单元的每个单元包括重掺杂本体区；
第二条带单元，所述第二条带单元穿过形成在所述基板上的所述有源区平行于所述第一条带单元形成，其中，所述第二条带单元与所述第一条带单元横向间隔开，并且其中，所述第二条带单元的每个单元包括重掺杂本体区；
端接区，所述端接区具有重掺杂区，所述重掺杂区接近所述第一条带单元和所述第二条带单元中的每一个的一端形成，并且以纵向本体区到边缘间隔
Figure FDA0002271248160000041
间隔开；
其中，所述第一条带单元中的每个单元的所述重掺杂本体区与所述第二条带单元中的每个单元的相应重掺杂本体区以横向本体区间隔(λ)间隔开；并且
其中，所述纵向本体区到边缘间隔
Figure FDA0002271248160000042
小于或等于所述横向本体区间隔(λ)。
19.根据权利要求18所述的半导体装置，其中，所述端接区形成在栅极金属焊盘区下方。
20.根据权利要求18所述的半导体装置，其中，所述端接区形成在栅极总线下方，所述栅极总线在整个所述装置的大部分中提供低阻抗路径。
21.根据权利要求18所述的半导体装置，其中，所述端接区形成在所述第一条带单元和所述第二条带单元的一端，与栅极金属接触区相对。
22.根据权利要求18所述的半导体装置，其中，纵向分段本体区边缘间隔
Figure FDA0002271248160000043
在大致3μm至5μm的范围内。
CN201880031714.5A 2017-05-16 2018-05-14 半导体装置布局及其形成方法 Active CN110651369B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/596,977 US10269951B2 (en) 2017-05-16 2017-05-16 Semiconductor device layout and method for forming same
US15/596,977 2017-05-16
PCT/US2018/032546 WO2018213178A1 (en) 2017-05-16 2018-05-14 Semiconductor device layout and method for forming same

Publications (2)

Publication Number Publication Date
CN110651369A true CN110651369A (zh) 2020-01-03
CN110651369B CN110651369B (zh) 2024-08-27

Family

ID=64269616

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880031714.5A Active CN110651369B (zh) 2017-05-16 2018-05-14 半导体装置布局及其形成方法

Country Status (5)

Country Link
US (1) US10269951B2 (zh)
EP (1) EP3625830A4 (zh)
JP (1) JP7204277B2 (zh)
CN (1) CN110651369B (zh)
WO (1) WO2018213178A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190386124A1 (en) * 2018-06-13 2019-12-19 Purdue Research Foundation Mos devices with increased short circuit robustness
US11329128B2 (en) 2019-08-29 2022-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with gate extensions
TWI777225B (zh) * 2019-08-29 2022-09-11 台灣積體電路製造股份有限公司 積體晶片及其形成方法
CN113314589A (zh) * 2021-05-17 2021-08-27 无锡新洁能股份有限公司 沟槽型功率半导体器件及其制造方法
DE112022004405T5 (de) * 2021-09-15 2024-07-04 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleitervorrichtung

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040104429A1 (en) * 2002-11-29 2004-06-03 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
US20060186467A1 (en) * 2005-02-21 2006-08-24 Texas Instruments Incorporated System and method for making a LDMOS device with electrostatic discharge protection
CN101099242A (zh) * 2005-01-06 2008-01-02 英飞凌科技股份公司 Ldmos晶体管
CN102714224A (zh) * 2009-11-03 2012-10-03 克里公司 具有选择性掺杂的jfet区的功率半导体器件及形成这样的器件的相关方法
US20130082285A1 (en) * 2010-09-06 2013-04-04 Panasonic Corporation Semiconductor device and process for production thereof
US20150001620A1 (en) * 2013-06-28 2015-01-01 Monolithic Power Systems, Inc. Ldmos device with improved avalanche energy and associated fabricating method
CN104838502A (zh) * 2012-12-12 2015-08-12 通用电气公司 绝缘栅场效应晶体管装置及其制作方法
CN105321988A (zh) * 2014-07-02 2016-02-10 世界先进积体电路股份有限公司 半导体装置及其制造方法
JP2016048735A (ja) * 2014-08-27 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5341011A (en) * 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
US5701023A (en) 1994-08-03 1997-12-23 National Semiconductor Corporation Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness
US5930630A (en) * 1997-07-23 1999-07-27 Megamos Corporation Method for device ruggedness improvement and on-resistance reduction for power MOSFET achieved by novel source contact structure
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6531355B2 (en) * 1999-01-25 2003-03-11 Texas Instruments Incorporated LDMOS device with self-aligned RESURF region and method of fabrication
JP3873714B2 (ja) * 2001-11-05 2007-01-24 株式会社デンソー 半導体装置
US6979863B2 (en) 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
JP2005268679A (ja) * 2004-03-22 2005-09-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7535057B2 (en) * 2005-05-24 2009-05-19 Robert Kuo-Chang Yang DMOS transistor with a poly-filled deep trench for improved performance
US7595542B2 (en) 2006-03-13 2009-09-29 Fairchild Semiconductor Corporation Periphery design for charge balance power devices
US7683427B2 (en) * 2007-09-18 2010-03-23 United Microelectronics Corp. Laterally diffused metal-oxide-semiconductor device and method of making the same
US20090159896A1 (en) 2007-12-20 2009-06-25 General Electric Company Silicon carbide mosfet devices and methods of making
US8203188B2 (en) * 2009-05-22 2012-06-19 Broadcom Corporation Split gate oxides for a laterally diffused metal oxide semiconductor (LDMOS)
US9166042B2 (en) * 2009-09-30 2015-10-20 Alpha And Omega Semiconductor Incorporated High voltage MOSFET diode reverse recovery by minimizing P-body charges
US8174070B2 (en) * 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation
JP5601848B2 (ja) 2010-02-09 2014-10-08 三菱電機株式会社 ＳｉＣ半導体装置の製造方法
CN102782845B (zh) 2010-04-15 2015-04-15 菅原良孝 半导体装置
US8674439B2 (en) 2010-08-02 2014-03-18 Microsemi Corporation Low loss SiC MOSFET
TWI443832B (zh) * 2011-07-08 2014-07-01 Nuvoton Technology Corp 金氧半場效電晶體
US8377756B1 (en) 2011-07-26 2013-02-19 General Electric Company Silicon-carbide MOSFET cell structure and method for forming same
JP5697569B2 (ja) * 2011-09-24 2015-04-08 トヨタ自動車株式会社 半導体装置
JP2013232564A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法
EP2738809A3 (en) * 2012-11-30 2017-05-10 Enpirion, Inc. Semiconductor device including gate drivers around a periphery thereof
CN105103298B (zh) * 2013-03-31 2019-01-01 新电元工业株式会社 半导体装置
US9768259B2 (en) * 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling
US10211304B2 (en) * 2013-12-04 2019-02-19 General Electric Company Semiconductor device having gate trench in JFET region
US9337284B2 (en) * 2014-04-07 2016-05-10 Alpha And Omega Semiconductor Incorporated Closed cell lateral MOSFET using silicide source and body regions
DE102014107325B4 (de) 2014-05-23 2023-08-10 Infineon Technologies Ag Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
JP6415686B2 (ja) * 2014-08-19 2018-10-31 インテル・コーポレーション ボイドにより破壊を加速させたｍｏｓ型アンチヒューズ

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040104429A1 (en) * 2002-11-29 2004-06-03 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
CN101099242A (zh) * 2005-01-06 2008-01-02 英飞凌科技股份公司 Ldmos晶体管
US20060186467A1 (en) * 2005-02-21 2006-08-24 Texas Instruments Incorporated System and method for making a LDMOS device with electrostatic discharge protection
CN102714224A (zh) * 2009-11-03 2012-10-03 克里公司 具有选择性掺杂的jfet区的功率半导体器件及形成这样的器件的相关方法
US20130082285A1 (en) * 2010-09-06 2013-04-04 Panasonic Corporation Semiconductor device and process for production thereof
CN104838502A (zh) * 2012-12-12 2015-08-12 通用电气公司 绝缘栅场效应晶体管装置及其制作方法
US20150001620A1 (en) * 2013-06-28 2015-01-01 Monolithic Power Systems, Inc. Ldmos device with improved avalanche energy and associated fabricating method
CN105321988A (zh) * 2014-07-02 2016-02-10 世界先进积体电路股份有限公司 半导体装置及其制造方法
JP2016048735A (ja) * 2014-08-27 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
EP3625830A4 (en) 2021-06-23
WO2018213178A1 (en) 2018-11-22
EP3625830A1 (en) 2020-03-25
CN110651369B (zh) 2024-08-27
US10269951B2 (en) 2019-04-23
JP2020520092A (ja) 2020-07-02
US20180337273A1 (en) 2018-11-22
JP7204277B2 (ja) 2023-01-16

Similar Documents

Publication Publication Date Title
CN110651369B (zh) 半导体装置布局及其形成方法
JP6617292B2 (ja) 炭化珪素半導体装置
EP1256985B1 (en) Lateral power MISFET
US8049223B2 (en) Semiconductor device with large blocking voltage
CN104299997B (zh) 电荷补偿半导体器件
US9281392B2 (en) Charge compensation structure and manufacturing therefor
CN102549754B (zh) 屏蔽栅极mosfet中的屏蔽接触
CN108780816B (zh) 碳化硅装置及其制作方法
CN111712926B (zh) 碳化硅半导体装置
CN111758158B (zh) 半导体装置及功率模块
US10692999B2 (en) High voltage MOSFET devices and methods of making the devices
US9923064B2 (en) Vertical semiconductor device
US20230065659A1 (en) Power mosfet with improved safe operating area
CN113644133A (zh) 一种半导体器件及其制备方法
JP2022139077A (ja) 電界効果トランジスタ
CN112289845A (zh) 具有jfet区布图设计的半导体器件
EP4270485A2 (en) Semiconductor switching device
CN112750815B (zh) 组合的mcd和mos晶体管半导体器件
EP4415052A1 (en) Semiconductor switching device
CN210325806U (zh) 一种具有jfet区布图设计的半导体器件
CN116153998A (zh) 包括沟槽栅极结构的半导体器件
CN117438313A (zh) 制造垂直取向半导体器件的方法以及通过该方法获得的相应垂直取向半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant