JP2020520092A - 半導体デバイスのレイアウトおよびその形成方法 - Google Patents

半導体デバイスのレイアウトおよびその形成方法 Download PDF

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Abstract

半導体デバイスが提供される。半導体デバイスは、炭化ケイ素を有し、上面および下面を有する半導体デバイス層を含む。半導体デバイスは、半導体デバイス層の上面に形成された高濃度ドープ本体領域も含む。半導体デバイスは、半導体デバイス層の上面の頂部に隣接して形成されたゲートスタックをさらに含み、ゲートスタックは、高濃度ドープ本体領域に隣接して形成されない。【要約】図１

Description

本明細書で開示される主題は、半導体デバイスに関し、より具体的には、デバイスの信頼性および堅牢性を改善するための半導体デバイスのレイアウトに関する。
電力変換装置は、負荷による消費のために電力をある形式から別の形式に変換するために、現代の電気システム全体で広く使用されている。多くのパワーエレクトロニクスシステムは、この電力変換プロセスで、サイリスタ、ダイオード、および様々なタイプのトランジスタ（金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、およびその他の適切なトランジスタ）など、様々な半導体デバイスとコンポーネントを利用する。
一般に、半導体デバイスが電流を伝導しているとき、半導体デバイスのオン状態抵抗はその導通損失を表し、電力変換システムの効率とそのコストに影響を及ぼす。半導体デバイスのオン状態抵抗および導通損失を低減するために、ソース領域、ウェル領域、および／または本体領域などの半導体デバイスの様々な領域のドーパント濃度を増加させてもよい。しかしながら、ドーパント濃度の高い領域は、シリコンカーバイド（ＳｉＣ）などの半導体の特定の特性を劣化させ、ゲート酸化物層などの半導体デバイスの部分の信頼性を悪化させる可能性がある。したがって、デバイスの性能を実質的に低下させることなくデバイスの信頼性を向上させる半導体デバイスのレイアウトを開発することが望ましい場合がある。
一実施形態では、半導体デバイスが提供される。半導体デバイスは、ソース領域と、半導体デバイス層に形成された高濃度ドープ本体領域とを有する半導体デバイス層を備える。半導体デバイスは、半導体デバイス層とゲート電極との間に配置されたゲート誘電体層をさらに備える。半導体デバイスはまた、ゲート電極の上方に配置された誘電体層を備える。さらに、半導体デバイスは、ゲート誘電体層の一部およびゲート電極の一部を含むゲートスタックを備え、ゲートスタックはソース領域に隣接して形成され、ゲートスタックは高濃度ドープ本体領域に隣接しては形成されない。
別の実施形態では、半導体デバイス層を備える半導体デバイスが提供される。半導体デバイスは、半導体デバイス層に形成された本体領域も備える。半導体デバイスは、半導体層とゲート電極との間に配置された誘電体層をさらに備え、本体領域の上方に配置された誘電体層の一部の厚さは約０．５μｍよりも厚い。
別の実施形態では、基板を備えた半導体デバイスが提供される。半導体デバイスは、基板上に形成された活性領域を通る長手方向に配置された第１のストライプのセルをさらに備え、第１のストライプのセルの各セルは、高濃度ドープ本体領域を備える。半導体デバイスは、基板上に形成された活性領域を介して第１のストライプのセルと平行に形成された第２のストライプのセルも備え、第２のストライプのセルは第１のストライプのセルから横方向に離間し、第２のストライプのセルの各セルは、高濃度ドープ本体領域を備える。さらに、半導体デバイスは、第１および第２のストライプのセルのそれぞれの端部に近接して形成され、長手方向本体領域から縁部までの間隔（φ）で離間した高濃度ドープ領域を有する終端領域を備え、第１のストライプのセル内の各セルの高濃度ドープ本体領域は、第２のストライプのセル内の各セルのそれぞれの高濃度ドープ本体領域から横方向本体領域までの間隔（λ）で離間している。長手方向本体領域から縁部までの間隔（φ）は、横方向本体領域の間隔（λ）以下である。
本発明のこれらおよび他の特徴、態様、および利点は、図面全体を通して同じ文字は同じ部分を表す添付の図面を参照して以下の詳細な説明を読むと、よりよく理解されるであろう。
本開示の一実施形態による、半導体デバイスを含むパワーエレクトロニクスシステムのブロック図である。 本開示の実施形態による、半導体デバイスの概略断面図である。 本開示の実施形態による、半導体デバイスのゲート金属層およびソース金属層を示す半導体デバイスの上面図である。 本開示の実施形態による、半導体デバイスの活性領域、ゲート接触領域、およびゲート接続領域を示す、図３の半導体デバイスの領域の拡大図である。 本開示の一実施形態による、図４の線５‐５に沿った半導体デバイスの活性領域の概略断面図である。 本開示の一実施形態による、図４の線６‐６に沿った半導体デバイスの活性領域の概略断面図である。 本開示の一実施形態による、半導体デバイスの様々な特徴を示す、図３の半導体デバイスの領域の図である。 一実施形態による、図７の線８‐８に沿った半導体デバイスのＪＦＥＴ領域の概略断面図である。 一実施形態による、図７の線９‐９に沿った半導体デバイスのゲートパッドおよびソース接触部の概略断面図である。
１つ以上の特定の実施形態を以下に説明する。これらの実施形態の簡潔な説明を提供するために、現実の実装のすべての特徴が本明細書に記載されているわけではない。当然のことながら、そのような現実の実装の開発においては、エンジニアリングまたは設計プロジェクトにおけるように、実装ごとに異なるシステム関連およびビジネス関連の制約の遵守など、開発者固有の目標を達成するために、実装固有の多数の決定がなされなければならない。さらに、そのような開発努力は、複雑で時間がかかるかもしれないが、それにもかかわらず、本開示の便益を有する当業者にとって、設計、作製、および製造の日常業務であることを理解すべきである。
別に定義されない限り、本明細書で使用される技術用語および科学用語は、本開示が属する技術分野の当業者によって一般に理解されるのと同じ意味を有する。本明細書で使用される「第１」、「第２」などの用語は、順序、量、または重要性を示すものではなく、ある要素を別の要素と区別するために使用される。また、本開示の様々な実施形態の要素を紹介する場合、冠詞「ａ」、「ａｎ」、および「ｔｈｅ」は、１つ以上の要素があることを意味するものとする。用語「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｉｎｇ」、および「ｈａｖｉｎｇ」は包括的であることを意図しており、列挙された要素以外の追加の要素があり得ることを意味する。範囲が開示されている場合、同じコンポーネントまたは特性に向けられたすべての範囲のエンドポイントは包括的であり、独立して組み合わせることができる。数量に関連して使用される「約」という修飾語句は、記載された値を含み、コンテキストによって指示される意味を有する（例えば、特定の数量の測定に関連するプロセスのばらつきやエラーの程度を含む）。
本明細書で使用される「層」という用語は、下にある表面の少なくとも一部の上に連続的または不連続的に配置された材料を指す。さらに、用語「層」は、必ずしも配置された材料の厚さが均一であることを意味するものではなく、配置された材料は、特に明記しない限り、均一または可変の厚さを有し得る。さらに、本明細書で使用される「層」という用語は、文脈からそうでないことが明確に示されていない限り、単一の層または複数の層を指す。さらに、本明細書で使用される「に配置される」、「にスパッタされる」、または「に堆積される」という語句は、特に明記しない限り、互いに直接接触して、または間に介在層を有することによって間接的に配置される層を指す。本明細書で使用される「隣接する」という用語は、２つの層が隣接して配置され、互いに直接接触していることを意味する。さらに、「上に」という用語は、層／領域の互いに対する相対位置を表し、上方または下方という相対位置は見る者に対するデバイスの向きに依存するため、必ずしも「の頂部に」を意味するわけではない。さらに、「頂部に」、「底部に」、「上方に」、「下方に」、「上部に」、およびこれらの用語のバリエーションの使用が便宜上行われ、特に明記しない限り、コンポーネントの特定の向きを必要としない。これを念頭に置いて、本明細書で使用される「下部」、「中間部」、または「底部」という用語は、基板層に比較的近い特徴を指し、一方「頂部」または「上部」という用語は、基板層から比較的遠い特定の特徴を指す。
回路内の電流の流れを制御するために、様々な半導体デバイスを電力変換システムに含めることができる。特に、例えば、トランジスタ（例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ））など半導体デバイスは、電流が半導体デバイスを通って流れる導通状態と、半導体デバイスを通る電流が遮断される非導通状態とを切り替えることができる。半導体デバイスは、非導通状態から導通状態への切り替えに対する半導体デバイスの電気抵抗を表すオン状態抵抗に関連付けることができる。半導体デバイスの様々な領域はそれぞれ関連する抵抗を有することができ、半導体デバイスのオン状態抵抗はこれらの抵抗のそれぞれの合計であり得る。オン状態抵抗を下げると、半導体デバイスの導通損失が減少し、電力変換システムの効率を向上することができる。
半導体デバイスのオン状態抵抗および導通損失を減らすために、半導体デバイスのいくつかの領域のドーパント濃度を上げてもよい。例えば、ソース領域および本体領域のドーパント濃度を上げて、半導体デバイスのソース接触抵抗を下げてもよい。さらに、デバイスの周辺（終端領域など）や半導体デバイスのゲートパッドとゲートバスエリアの下のドープ領域などの活性セルエリアにない様々なドープ領域のドーパント濃度を上げると、アバランシェ降伏および／または寄生ラッチアップ下での半導体デバイスの堅牢性が向上する可能性がある。例えば、低抵抗領域は、デバイス全体で平衡の取れた電位を（動的および静的に）維持し、浪費される損失に伴う局所的な破壊および加熱を防止する。これらの領域でもドーピング濃度を高めて使用することにより、金属層とその下にある半導体の拡散領域または注入領域との間の高い電位差による寄生チャネルの形成を防ぐことができる。これらの領域における高濃度にドープされたｐ型領域は、ＭＯＳＦＥＴの一体型本体ダイオード注入面積を増加させ、一体型ダイオードの順方向電圧降下とサージ電流能力を低下させるのに役立つ。しかしながら、高濃度にドープされたｐ型領域などの高ドーパント濃度領域は、炭化ケイ素（ＳｉＣ）などの特定の半導体の表面を劣化させる可能性がある。これらの領域は、ドーピング補償を処理するときに処理の複雑さを追加する可能性があり、多くの場合、（反対の型の）ソース領域をエッチング除去して表面の平坦性または表面欠陥を減少させる必要がある。
多くの最新の半導体デバイスは、ゲート電極を半導体デバイス構造の他のコンポーネントから電気的に絶縁するために、比較的薄いゲート酸化物層に依存する。特に、ＳｉＣ半導体デバイスなどの低反転チャネル移動度を有する半導体デバイスの場合、チャネル伝導を最大化するために、３メガボルト／センチメートル（ＭＶ／ｃｍ）を超える電界で動作しているときに、薄い（例えば、約８０ナノメートル（ｎｍ）未満）ゲート酸化物を使用できる。さらに、半導体とゲート酸化物の誘電率との比により、表面に垂直な電界強度成分が比誘電率の比で増幅される。この生成された電界は、半導体デバイスの平面領域上でサポートされ得る。しかしながら、電界は、高濃度ドープ領域に起因する表面欠陥など半導体デバイスの非平面部分で局所的に大きくなり、このことによりゲート酸化物の信頼性が低下し、その結果、半導体デバイスの信頼性と寿命が低下する可能性がある。
上記を念頭に置いて、本実施形態は、堅牢性、本体ダイオード性能、スイッチング効率などのデバイス性能を犠牲にすることなく、ＳｉＣ ＭＯＳＦＥＴデバイスなどの半導体デバイスの信頼性を改善することを目的とする。例えば、以下に記載されるように、半導体デバイスは、オーム性接触抵抗とソース抵抗を低減する（例えば、良好な本体接触を提供する）ために、高濃度にドープされたソース領域と本体領域を含んでもよい。さらに、半導体デバイスは、半導体デバイスの堅牢性を高めるために、活性領域を半導体デバイスの終端領域とゲートパッドおよびゲートバスエリアの下方の半導体デバイス領域とに接続する、高濃度にドープされた領域を含んでもよい。以下に説明するように、特定の実施形態は、デバイスのレイアウトを利用することにより、デバイスの性能を犠牲にすることなくゲート酸化物層の信頼性を維持し、薄いゲート酸化物層は、半導体デバイスの終端領域およびゲート領域（例えば、ゲートパッド接合およびルーティング領域）の近くの高濃度ドープ本体領域または高濃度ドープ周辺領域の上におよび／または隣接して配置されない。特定の実施形態は、デバイスレイアウトを提供することによりゲート酸化物層の信頼性を維持し、ゲート酸化物層は、半導体デバイスのソース領域と比較してより高いドーパント濃度を有する任意の半導体デバイス領域の上に隣接して配置されない。特定の実施形態では、最高のドーパント濃度を有する半導体デバイス領域は、本体領域、終端領域付近の周辺ｐ＋領域、および／またはゲート接合パッドまたはルーティング（またはバス）領域内の高濃度ドープ領域を含み得る。
さらに、以下で説明するように、特定の実施形態は、デバイス（例えば、活性領域、終端領域、およびゲート領域）全体にわたって半導体表面の平坦性を維持することにより、ゲート酸化物層の信頼性を維持する。例えば、第１の伝導型（例えば、ｎ型）を有する注入領域は、その中に形成された第２の伝導型（例えば、ｐ型）を有する高濃度ドープ本体領域を有してもよい。以下に説明するように、第１の伝導型を有するこれらの注入領域は、本体領域および高濃度ドープ本体領域よりも低いドーパント濃度を使用して形成され、比較的高いドーパント濃度でのカウンタードーピングにより形成され得る。このように、表面の平坦性を低下させる可能性のあるエッチングにより第１の伝導型注入領域の一部を除去するのではなく、第１の伝導型注入領域を完全に補償することにより、高濃度ドープ本体領域の一部のエリアを形成することができる。
さらに、以下で説明するように、特定の実施形態は、半導体デバイスのストライプセル（長手方向のセルなど）の端部付近にアバランシェ点が形成される確率を減らすデバイスレイアウトを提供することによって、ゲート酸化物層の信頼性を改善するとともに、アバランシェ降伏に対する半導体デバイスの堅牢性を改善する。特に、ストライプセルの端部（例えば、長手方向の端部）は、終端領域またはゲート領域などの他の半導体デバイスの機能領域で終端または統合されてもよい。いくつかの従来の半導体デバイスでは、ストライプセルの高濃度ドープ本体領域（または最後の本体セグメント）は、活性領域から終端領域、ゲートパッド、ルーティング領域などの別の機能領域まで延在してもよく、これらの領域の低インピーダンス接続を提供して、スイッチング条件下でのアバランシェ降伏や動的損失などの現象の局在化を防止する。すなわち、高濃度ドープ本体領域は、終端領域の高濃度ドープ領域と、または活性導電セルエリアの一部ではない他の機能領域、すなわち本明細書では「不活性」領域と呼ぶ領域と連続していてもよい。しかしながら、このデバイスレイアウトでは、ゲート酸化物層は、不活性領域内の高濃度にドープされた本体領域または本体セグメント上に隣接して配置され、このことによりゲート酸化物の信頼性が低下する可能性がある。したがって、以下で説明するように、ゲート酸化物層の信頼性を維持するために、各セルの高濃度ドープ本体領域（または最後の本体セグメント）は、半導体デバイスの終端領域または他の機能領域における高濃度にドープされた領域（例えば、ゲートパッド／バス領域など）から距離（長手方向の距離など）を空けてもよい。さらに、ストライプセルが終端する非対称部の近くでアバランシェ点が形成される確率を減らすために、各ストライプセルの本体領域（または最後の本体セグメント）と、不活性領域、終端領域または他の機能領域の高濃度ドープ領域との間の距離（例えば、長手方向の距離）は、おおよそ、隣接するまたは近隣のストライプセル内の本体領域（または本体セグメント）間の間隔（例えば、横方向の距離）より小さいか、それと等しくてもよい。
本技術は、本明細書において金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の文脈で議論されるが、本技術のいくつかは、例えば、トランジスタ（例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、バイポーラなど）またはメタライゼーションを利用する他の適切なデバイスなど他のタイプの半導体デバイス構造に適用可能であり得ることを理解すべきである。さらに、本手法の半導体デバイスは、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ゲルマニウム（Ｇｅ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、ダイヤモンド（Ｃ）など任意の適切な半導体材料から製造されてもよい。
上記を念頭に置いて、図１は、パワーエレクトロニクスシステム１０（例えば、電力変換システム、スイッチングシステムなど）の一実施形態のブロック図を示す。パワーエレクトロニクスシステム１０は、電源１２、電気負荷１４、少なくとも１つの半導体デバイス１６（例えば、スイッチングデバイス）、およびコントローラ１８（例えば、電子制御ユニット）を含んでもよい。電源１２は、交流（ＡＣ）電源または直流（ＤＣ）電源を含んでもよい。いくつかの実施形態では、電源１２は、送電網、発電機、バッテリなどを含んでもよい。電源１２は、半導体デバイス１６に電気的に接続することができ、半導体デバイス１６に電流（例えば、ＡＣ電流またはＤＣ電流）を供給することができる。加えて、少なくとも１つの半導体デバイス１６は、電気負荷１４に電気的に接続することができ、電気負荷１４に電流（例えば、ＡＣ電流またはＤＣ電流）を供給することができる。電気負荷１４は、ＤＣ負荷またはＡＣ負荷を含んでもよい。特定の実施形態では、電気負荷１４は、電力を蓄積し、および／または電力を使用して動作を実行するように構成されてもよい。例えば、電気負荷１４は、バッテリ、コンピュータ、電気モータなどを含んでもよい。
半導体デバイス１６は、１つ以上の有線および／または無線接続を介してコントローラ１８に通信可能に結合されてもよい。いくつかの実施形態では、コントローラ１８は、１つ以上のプロセッサと、１つ以上のプロセッサにより実行可能な命令を記憶する１つ以上のメモリデバイス（例えば、有形の非一時的なコンピュータ可読媒体）を含んでもよい。特定の実施形態では、コントローラ１８は、論理アレイおよび／または制御回路を含んでもよい。コントローラ１８は、半導体デバイス１６を導通状態（例えば、オン状態）と非導通状態（例えば、オフ状態）との間で切り替えるように構成されてもよい。さらに、半導体デバイス１６は、電源１２から電気負荷１４への電流の流れを制御するように構成されてもよい。特に、半導体デバイス１６は、半導体デバイス１６が導通状態にあるとき、電流が電源１２から電気負荷１４に流れることを許可または可能にすることができる。さらに、半導体デバイス１６は、半導体デバイス１６が非導通状態にあるとき、電源から電気負荷１４への電流の流れを遮断することができる。いくつかの実施形態では、コントローラ１８は、半導体デバイス１６を制御して、電源１２からのＡＣ電流をＤＣ電流に変換するように構成することができる。
図２は、図１のパワーエレクトロニクスシステム１０で使用することができる半導体デバイス１６の一実施形態の部分断面図である。特に、図２に示された半導体デバイス１６は、平面ｎチャネル二重注入金属酸化物半導体電界効果トランジスタ（ＤＭＯＳＦＥＴ）であり、以下、ＭＯＳＦＥＴデバイス２０と呼ぶ。ＭＯＳＦＥＴデバイス２０の特定の構成要素をより明確に示すために、ＭＯＳＦＥＴデバイス２０の特定の設計要素（例えば、頂部メタライゼーション、パッシベーション、縁部終端など）を省略してもよいことが理解され得る。
図２に図示されたＭＯＳＦＥＴデバイス２０は、第１の表面３２（例えば、頂面または上面）および第２の表面３４（例えば、底面または下面）を有する半導体デバイス層３０（例えば、エピタキシャルＳｉＣ層）を含む。半導体デバイス層３０は、第１の伝導型を有するドリフト領域３６（例えば、ｎ型ドリフト領域３６）を含む。図示のように、半導体デバイス層３０の第２の表面３４は、半導体基板層３８の上方に隣接して配置され、底部または第２の表面３４はドリフト領域３６と基板層３８との間の界面を形成する。いくつかの実施形態では、半導体基板層３８は、第１の伝導型を有してもよく、ドリフト領域３６よりも高濃度にドープされてもよい（例えば、ｎ＋基板層３８）。図示のように、基板層３８は、ドレイン領域を形成することができ、ドレイン接触部４０は、基板層３８の下方に隣接して配置される。
ＭＯＳＦＥＴデバイス２０の電流能力を高めるために、ＭＯＳＦＥＴデバイス２０は、互いに並列に接続された複数のセル４２を含むことができる。いくつかの実施形態では、セル４２は、正方形、六角形、または任意の他の適切な形状など、閉じた図形の形状であってもよい。特定の実施形態では、セル４２は、長手方向のストライプまたはセグメント化された長手方向のストライプであってもよい。各セル４２は、半導体デバイス層３０内に形成され、第１の表面３２の近位に配置された第２の伝導型（例えば、ｐ型ウェル領域４４）を有するウェル領域４４を含んでもよい。加えて、各セル４２は、ウェル領域４４に隣接し、第１の表面３２に近接した第１の伝導型（例えば、ｎ型ソース領域４６）を有するソース領域４６を含んでもよい。さらに、各セル４２は、半導体デバイス層３０の第１の表面３２の一部の上方に隣接して配置されたソース接触部４８（オーム性接触とも呼ばれる）を含んでもよい。特に、ソース接触部４８は、ウェル領域４４およびソース領域４６の一部の上方に隣接して配置される。ソース接触部４８は、ニッケル、タンタル、モリブデン、コバルト、チタン、タングステン、ニオブ、ハフニウム、ジルコニウム、バナジウム、アルミニウム、クロム、および／または白金などの１つ以上の金属から作製することができる。明確にするために、ソース接触部４８の下方に配置されたソース領域４６の部分は、より具体的に、本明細書ではソース接触領域５０と呼ばれることがある。さらに、ウェル領域４４と同じ伝導型でより高濃度にドープされ、ソース接触部４８の下方に形成されたウェル領域４４の部分は、より具体的に、本明細書では本体領域５２と呼ばれることがある。さらに、ソース接触部４８の真下に隣接して配置され、それによりソース接触部４８との界面を形成する本体領域５２の部分は、より具体的に、本明細書では本体接触領域５４と呼ばれることがある。本体接触領域５４は、本体領域５２よりも高濃度にドープされてもよく（すなわち、より高いドーピング濃度を有し）、場合によっては、ｎ＋ソースドーピングで大幅に補償することができる。
さらに、ＭＯＳＦＥＴデバイス２０は、半導体デバイス層３０の第１の表面３２の部分の上方に配置された複数のゲート電極５６（ゲート金属層とも呼ばれる）を含んでもよい。特に、各ゲート電極５６は、２つの隣接する（例えば、近隣の）セル４２間で共有され、それらにわたって延在してもよい。本明細書で使用される場合、各セル４２は、デバイス２０の活性領域全体にわたって繰り返される構造、領域、および特徴を指す。例えば、各セル４２を、例えば、ソース接触部４８の最左縁部から次のソース接触部４８の最左縁部までの構造として画定してもよい。ゲート電極５６は、１つ以上の金属、多結晶シリコン、またはそれらの任意の組み合わせなどの１つ以上の導電性材料から作ってもよい。いくつかの実施形態では、ゲート電極５６は多結晶シリコンから作られてもよく、ゲート電極５６の導電率を高め、特定の閾値電圧を供給するためにドープ（例えば、第１または第２の伝導型でドープ）されてもよい。各ゲート電極５６は、ゲート誘電体層５８（ゲート絶縁層とも呼ばれる）によって第１の表面３２から分離されてもよい。具体的には、ゲート誘電体層５８は、ゲート電極５６と半導体デバイス層３０の第１の表面３２との間に隣接して配置されてもよい。いくつかの実施形態では、ゲート誘電体層５８は酸化物を含み、「ゲート酸化物層」と呼ばれる。例えば、ゲート誘電体層５８は、二酸化ケイ素（ＳｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、アルミナ（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、または他のガラス形成材料を含んでもよい。別の実施形態では、ゲート誘電体層５８は窒化ケイ素を含んでもよい。本明細書で使用するとき、「ゲートスタック」は、ゲート誘電体層５８の頂部に隣接して形成されたゲート電極５６の集合的な組み合わせを指す。
オン状態動作中、ゲート電極５６に印加される適切なゲート電圧（例えば、ＭＯＳＦＥＴデバイス２０の閾値電圧（ＶＴＨ）以上）により、ウェル領域４４のチャネル領域６０が反転し、これにより、導電経路が形成され、電流がドレイン接触部４０からソース接触部４８に流れることが可能になる。ＭＯＳＦＥＴデバイス２０の様々な領域それぞれは関連する抵抗を有する可能性があり、ＭＯＳＦＥＴデバイス２０の全抵抗（例えば、オン状態抵抗、Ｒｄｓ（ｏｎ））をこれらの抵抗のそれぞれの合計として表してもよい。例えば、ＭＯＳＦＥＴデバイス２０のオン状態抵抗は、ソース接触抵抗（例えば、ソース接触部４８、ソース接触領域５０の抵抗）、チャネル抵抗（例えば、チャネル領域６０の抵抗）、ＪＦＥＴ抵抗（例えば、ウェル領域４４間の空乏化されていないネック領域の抵抗）、ドリフト抵抗（例えば、ドリフト領域３６の抵抗）、および基板抵抗（例えば、基板層３８の抵抗）に基づいてもよい。特定のケースでは、１つ以上の抵抗成分が導通損失を支配する可能性があり、これらの要因がＭＯＳＦＥＴデバイス２０のオン状態抵抗に大きく影響する可能性がある。例えば、反転層の移動度が低いデバイス（ＳｉＣデバイスなど）の場合、チャネル抵抗がデバイスの導通損失のかなりの部分を占める場合がある。したがって、本実施形態は、以下で詳細に説明するように、オン状態抵抗と関連する導通損失を減らすために、ソース領域４６および本体領域５２の高濃度ドープ化、チャネル長の縮小、および／またはチャネル密度の上昇（例えば、ＭＯＳＦＥＴデバイス２０の単位面積当たりのチャネル領域６０の数を増やす）をもたらすセルラーセルデバイス設計またはストライプセルデバイス設計およびレイアウトを含んでもよい。
図３は、ゲート金属層８０およびソース金属層８２を含むＭＯＳＦＥＴデバイス２０の一実施形態の上面図または平面図を示す。ゲート金属層８０は、１つ以上の絶縁層１１８（例えば、層間誘電体層）によってソース金属層８２から電気的に絶縁される。ゲート金属層８０およびソース金属層８２はそれぞれ、１つ以上の金属層を含んでもよいことを理解すべきである。さらに、ゲート金属層８０および／またはソース金属層８２は、同じまたは異なる材料を含んでもよい。いくつかの実施形態では、ゲート金属層８０およびソース金属層８２は、ニッケル、タンタル、モリブデン、コバルト、チタン、タングステン、ニオブ、ハフニウム、ジルコニウム、バナジウム、アルミニウム、クロム、および／または白金などの１つ以上の金属を含んでもよい。同様に、デバイス２０は、当業者には理解されるように、ドレイン金属層（図示せず）を含んでもよい。
ゲート金属層８０およびソース金属層８２は、（図２に示される）ＭＯＳＦＥＴデバイス２０のセル４２の関連する接触部（例えば、それぞれゲート電極５６またはソース接触部４８）に導電的に結合されるかまたは含まれる（例えば、一体に形成される）。例えば、以下で説明するように、ソース金属層８２は、ＭＯＳＦＥＴデバイス２０の１つ以上の絶縁層に形成された１つ以上の接触ビア（例えば、開口部）を通って延伸し、ソース接触部４８に導電的に結合（例えば、直接接触）することができる。いくつかの実施形態では、以下で説明するように、ゲート金属層８０は、ＭＯＳＦＥＴデバイス２０の１つ以上の絶縁層に形成された１つ以上の接触ビアを通って導電的に結合するパッド金属の一部であり、ゲート電極５６に導電的に結合する（例えば、直接および／または間接的に接触する）。
一般に、ＭＯＳＦＥＴデバイス２０は、ソース金属層８２の下方に（例えば、ｚ方向に沿って）活性領域１２０を含む。活性領域１２０は、（図２に示される）ＭＯＳＦＥＴデバイス２０のセル４２を含む。以下でより詳細に説明するように、ソース金属層８２は、１つ以上の絶縁層１１８内の接触ビアを貫通して延伸し、セル４２のソース接触部４８に直接接触してもよい。明確にするために、ゲート金属層８０の下方（例えば、ｚ方向に沿って）に位置するＭＯＳＦＥＴデバイス２０のエリアまたは領域をゲート金属接触領域１２２（例えば、ゲートパッド接触領域）と呼んでもよい。加えて、活性領域１２０とゲート金属接触領域１２２との間に位置する（例えば、ｘ方向および／またはｙ方向に沿った）ＭＯＳＦＥＴデバイス２０のエリアまたは領域をゲート金属接続領域（例えば、ゲート金属集積領域）１２４と呼んでもよい。言い換えれば、ゲート金属接続領域１２４は、ゲート金属層８０とソース金属層８２との間に配置され、ゲートパッド８６またはゲートランナ１３０（後述）をゲート電極５６または活性領域１２０内のスタックに接続する。しかしながら、いくつかの実施形態では、例えば、活性領域１２０がソース金属層８２の全体にわたって延在していない場合、ソース金属層８２はゲート金属接続領域１２４の部分の上方に配置されてもよいことを理解すべきである。さらに、ゲート金属接触領域１２２およびゲート金属接続領域１２４を（図４に示される）ＭＯＳＦＥＴデバイス２０のゲート金属領域１２６と総称してもよい。
図示のように、ゲート金属層８０は、ゲートパッド８６（ゲート接触パッドまたはゲート接合パッドとも呼ばれる）と、ゲートパッド８６に導電的に（例えば、直接接触して）結合されたゲートランナ１３０（例えば、ゲートバス）とを含む。いくつかの実施形態では、図示されるように、ゲートランナ１３０は、ゲートパッド８６からｘ方向に沿って延びてもよいし、ＭＯＳＦＥＴデバイス１０の外縁（例えば、周囲）の周りに延びてもよい。他の実施形態では、ゲートランナ１３０は、活性領域１２０の中心のみを通過してもよい。さらに、図示のように、ソース金属層８２は、２つのソースパッド８８（ソース接触パッドまたはソース接合パッドとも呼ばれる）を含んでもよい。ゲート金属層８０（例えば、ゲートパッド８６およびゲートランナ１３０）およびソース金属層８２（例えば、ソースパッド８８）は、任意の適切なレイアウトまたは構成を有してもよいことを理解すべきである。例えば、いくつかの実施形態では、ゲートパッド８６は、ＭＯＳＦＥＴデバイス２０の長さ１３４の中点１３２とほぼ整列してもよく、ＭＯＳＦＥＴデバイス２０の幅１３８の中点１３６からオフセットしてもよく、逆も同様である。他の実施形態では、ゲートパッド８６をＭＯＳＦＥＴデバイス２０のほぼ中央に配置してもよい（例えば、長さ１３４の中点１３２と整列し、幅１３８の中点１３６と整列する）。特定の実施形態では、ゲートパッド８６を、長さ１３４の中点１３２および幅１３８の中点１３６からオフセットしてもよい。
図４は、図３の領域１４４内で得られたＭＯＳＦＥＴデバイス２０の拡大平面図であり、ゲート金属接触領域１２２、ゲート金属接続領域１２４、および活性領域１２０を示す。ゲート金属接触領域１２２、ゲート金属接続領域１２４、および活性領域１２０を示すために、ゲート金属層８０および絶縁層１１８は図４から省略されていることを理解すべきである。図示されるように、活性領域１２０は、セル４２（例えば、ストライプセルまたは長手方向セル）のソース接触部４８およびゲート電極５６を含む。
図２に関して上述したように、各セル４２のソース領域４６および本体領域５２を、それぞれのセル４２のソース接触部４８の下方に配置してもよく、より具体的には、ソース領域４６および本体領域５２のソース接触領域５０および本体接触領域５４を、それぞれ、各ソース接触部４８の下方に隣接して配置してもよい。いくつかの実施形態では、各セル４２は、セルの長さに沿って（例えば、ｙ方向に沿って）距離１４８（例えば、長手方向の距離）だけ互いに離間した複数のセグメント化された本体領域５２を含んでもよい。距離１４８は、セルの長さに沿って一定でも可変でもよい。したがって、セグメント化された本体領域５２を有する実施形態では、ソース接触領域５０および本体接触領域５４をセグメント化してもよい。セグメント化されたソース接触領域５０、セグメント化された本体領域５２、およびセグメント化された本体接触領域５４は、ソース接触部４８の下方に配置されることを示すために破線で示されていることを理解すべきである。その結果、各セル４２のソース接触部４８は、セルの長さに沿ってソース接触領域５０と本体接触領域５４の両方に接触し、これにより、各ソース接触部４８の幅１５０を縮小または最小化することができるため、セグメント化されたソース接触領域５０およびセグメント化された本体接触領域５４を含まないセルと比較して、各セル４２の幅１５２は縮小または最小化される。セル４２の幅１５２を縮小させることにより、ＭＯＳＦＥＴデバイス２０のセル密度がより高くなり、したがってより高い電流容量が可能になる。さらに、セル４２の幅１５２を縮小させることにより、（図２に示す）チャネル領域６０の周縁の増加および／またはチャネル領域６０およびＪＦＥＴ領域６２の高密度化が可能になり、これによりＭＯＳＦＥＴデバイス２０のオン状態抵抗が減少し得る。さらに、後述するように、オーム性接触抵抗およびソース接触抵抗を低減するために、セグメント化されたソース領域４６およびセグメント化された本体領域５２を高濃度にドープしてもよい。
図示されるように、ゲート金属領域１２６は、ゲート金属層８０（例えば、ゲートパッド８６および／またはゲートランナ１３０）とセル４２のゲート電極５６との間に導電経路を提供するように構成されたゲート接続領域１５４（例えば、ゲート延長部）を含んでもよい。特に、ゲート接続領域１５４は、ゲート電極５６とゲート金属層８０とに直接結合されて、これらの間に配置されてもよい。いくつかの実施形態では、ゲート接続領域１５４およびゲート電極５６は、同じ（１つまたは複数の）材料から形成されてもよい。特定の実施形態では、ゲート接続領域１５４およびゲート電極５６は、互いに連続していてもよく、同時に形成されてもよい。例えば、いくつかの実施形態では、ゲート接続領域１５４およびゲート電極５６は、ＭＯＳＦＥＴデバイス２０の表面にゲート材料を堆積し、続いて堆積したゲート材料をエッチングしてゲート接続領域１５４およびゲート電極５６を形成することにより形成することができる。いくつかの実施形態において、ゲート接続領域１５４およびゲート電極５６は、リソグラフィ（例えば、パターニング）プロセスを使用してＭＯＳＦＥＴデバイス２０の表面にゲート材料を堆積することにより形成され得る。さらに、以下で説明するように、ゲート金属層８０は、ゲート接続領域１５４に直接接触するように、ゲート金属接触領域１５２内の絶縁層１１８を介して形成された１つ以上の接触ビアを貫通してもよい。
領域１００、１０２、１０４、および１０６も示されている。領域１００は、ゲート金属層８０がゲート酸化物層５８およびｎ＋ソース領域４６の頂部にある場所を表す。領域１０２は、ゲート金属層８０がフィールド酸化物２００（以下で図８および図９に関して説明される）、ゲート酸化物層５８、ｎ＋ソース領域４６およびｐ＋本体領域５２の上方にある場所を表す。領域１０４は、ゲート金属層８０がフィールド酸化物２００、ゲート酸化物層５８およびｐ＋本体領域５２の上方にある場所を表す。領域１０６は、ゲート金属層８０がフィールド酸化物２００およびゲート酸化物層５８の上方にある場所を表す。
図５は、図４の線５−５に沿ったＭＯＳＦＥＴデバイス２０の活性領域１２０の概略断面図である。特に、図５は、セル４２のセグメント化されたソース接触領域５０を横切るＭＯＳＦＥＴデバイス２０の断面を示す。すなわち、セグメント化された本体領域５２およびセグメント化された本体接触領域５４は、図５に示す断面には存在しない。図示されるように、ソース金属層８２（例えば、ソースパッド８８）は、活性領域１２０内のソース接触部４８上に隣接して配置される。参考のために、領域Ａ、領域Ｂ、および領域Ｃを図４および５に示す。領域ＡおよびＢは、横方向（例えば、ｘ方向）における隣接するセル４２のゲート電極５６および周囲の誘電体層１７０の断面幅を表す。領域Ｃは、領域Ａと領域Ｂの間のソース接触部４８の幅を表す。
図示のように、ゲート電極５６は、誘電体層１７０（例えば、層間誘電体層（ＩＬＤ））によってソース金属層８２およびソース接触部４８から電気的に絶縁されている。さらに、ゲート電極５６は、ゲート酸化物層５８によって、ソース領域４６およびウェル領域４４などの半導体デバイス層３０の領域から電気的に絶縁されている。図示のように、いくつかの実施形態では、各ゲート電極５６の下方のゲート酸化物層５８の幅１７２は、それぞれのゲート電極５６の幅１７４にほぼ等しくてもよい。いくつかの実施形態では、各ゲート電極５６の下方に配置されるゲート酸化物層５８の幅１７２は、それぞれのゲート電極５６の幅１７４より大きくてもよい。ゲート酸化物層５８はまた、厚さ１７６（例えば、高さ）に関連付けられてもよい。特定の実施形態では、ゲート酸化物層５８の厚さ１７６は、約１０ナノメートル（ｎｍ）から約１００ｎｍの間、約２０ｎｍから約９０ｎｍの間、または約３０ｎｍから約８０ｎｍの間であってもよい。特定の実施形態では、ゲート酸化物層５８の厚さ１７６は、約８０ｎｍ、約７０ｎｍ、約６０ｎｍ、約５０ｎｍ、約４０ｎｍ、または約３０ｎｍ以下であってもよい。
図６は、図４の線６−６に沿ったＭＯＳＦＥＴデバイス２０の活性領域１２０の概略断面図を示す。特に、図６は、セル４２のセグメント化された本体領域５２を横切るＭＯＳＦＥＴデバイス２０の断面を示す。領域Ａ、Ｂ、Ｃも示されている。いくつかの実施形態では、セグメント化された本体領域５２は、第２の伝導型（例えば、ｐ型）のドーパントをソース領域４６およびウェル領域４４に注入することにより形成されてもよい。すなわち、各セグメント化された本体領域５２は、ソース領域４６の深さ１９２よりも深い深さ１９０（例えば、厚さ）を有し、ソース領域４６を超えてウェル領域４４内に延びることができる。前述のように、本体領域５２のドーピング濃度は、ソース領域４６およびウェル領域４４のドーピング濃度よりも高い。さらに、特定の実施形態では、セグメント化された本体領域５２の深さ１９０は、アバランシェ降伏下でのＭＯＳＦＥＴデバイス２０の堅牢性を高めるために、ウェル領域４４の深さ１９４より深くてもよい。
加えて、各セグメント化された本体領域５２は、ソース領域ドーピング（例えば、ｎ型）を含む補償された本体領域１９６を含んでもよい。本明細書で使用される「補償領域」という用語は、反対の伝導型（例えば、ＮａおよびＮｄ）の少なくとも２つの異なる注入を使用して注入される半導体デバイス層の領域を指し、したがって、補償領域は正味のドーピング濃度Ｎａ−Ｎｄ、±ｅｐｉ層ドーピング濃度（Ｎｅｐｉ）を有する。特に、正味のドーピング濃度は、各ドーピングプロセスの投与量の合計（Σ）として決定でき、第１の伝導型と第２の伝導型の投与量は反対の符号（すなわち、正、負）が与えられる。例えば、半導体デバイス層３０およびソース領域４６の両方は、第１の伝導型（例えば、ｎ型）を有してもよく、それぞれＮｅｐｉおよびＮｄのドーピング濃度を有してもよい。さらに、セグメント化された本体領域５２は、第２の伝導型（例えば、ｐ型）を有してもよく、Ｎａのドーピング濃度を有してもよい。したがって、セグメント化された補償本体領域１９６は、Ｎａ−Ｎｄ−Ｎｅｐｉの正味ドーピング濃度を有することができる。
特に、本体領域５２のドーピング濃度は、ソース領域４６のドーピング濃度よりも大きいため、ソース領域４６を補償して、補償された本体領域１９６を生成する。いくつかの実施形態では、本体領域５２のドーピング濃度は、約１×１０１９ｃｍ−３以上であってもよい。特定の実施形態では、本体領域５２のドーピング濃度は、約１×１０１８ｃｍ‐３から約１×１０２１ｃｍ‐３の間、または約１×１０１９ｃｍ‐３から約１×１０２１ｃｍ‐３の間であってもよい。特定の実施形態では、ソース領域４６のドーピング濃度は、約１×１０１７ｃｍ‐３から約１×１０１９ｃｍ‐３の間であってもよい。本明細書で使用される「高濃度ドープ」領域（例えば、ソース領域４６および本体領域５２）は、１×１０１７ｃｍ−３から約１×１０２１ｃｍ−３の範囲のドーピング濃度を有する。対照的に、本明細書で使用される場合、「低濃度ドープ」領域（例えば、ドリフト領域３６およびウェル領域４４）は、約１×１０１５ｃｍ−３から１×１０１７ｃｍ−３未満の範囲のドーピング濃度を有する。
加えて、各セグメント化された本体領域５２は幅１９８を有してもよく、隣接（例えば、近隣）セル４２のセグメント化された本体領域５２は、横方向距離または寸法λ（例えば、ｘ方向）だけ互いに離間されてもよい。横方向寸法λは、ＭＯＳＦＥＴデバイス２０の活性領域１２０内のセグメント化されたｐ＋本体領域５２間の最大寸法を示し、本明細書では「横方向本体領域間隔」と呼ばれるか、単に記号「λ」で示される。いくつかの実施形態では、図示されるように、各セグメント化された本体領域５２の幅１９８は、（図４に示される）各ソース接触部４８の幅１５０にほぼ等しくてもよい。
図４と同様に、図７は、図３の領域１４４内で得られるＭＯＳＦＥＴデバイス２０の拡大平面図であり、ゲート金属接触領域１２２、ゲート金属接続領域１２４、および活性領域１２０を示す。図７は、図４から修正されており、本発明の実施形態によるエリア１４４およびデバイス２０の他の特徴を示す。具体的には、図７は、図４に関して前述した領域に加えて、ウェル領域４４およびＪＦＥＴ領域６２を示す。さらに、図７は、上述の寸法λと、長手方向の寸法φ（例えば、ｙ方向）を示す。図９を参照して以下でさらに説明するように、長手方向の寸法φは、最後の活性なセグメント化されたｐ＋本体領域５２からゲートパッド８６およびゲートランナ１３０の下のｐ＋領域までの距離を表す（図７および９に示す）か、または、最後の活性なセグメント化されたｐ＋本体領域５２および活性領域１２０の外縁（ゲートパッド８６から離れた）およびＭＯＳＦＥＴデバイス１２０の縁部の下にある下層の高濃度ドープｐ＋領域からの距離を指す場合がある（図３のイラストの外縁の縁部に見ることができる）。理解されるように、これらの距離は両方とも等しいので、それぞれは長手方向の寸法φとして適切に指定することができる。長手方向の寸法φは、本明細書では「長手方向本体領域から縁部までの間隔」と呼ばれてもよい。最後に、図７はまた、それぞれ図８および９に対応する断面切断線８−８および９−９も含む。
ここで図８および図９を参照すると、本発明の実施形態による、開示されたＭＯＳＦＥＴデバイス２０のレイアウトの様々な特徴が示されている。図８は、図７の線８−８に沿ったＭＯＳＦＥＴデバイス２０の概略断面図である。特に、図８は、ストライプセル４２のＪＦＥＴ領域６２を通る長手方向（例えば、ｙ方向）に沿ったＭＯＳＦＥＴデバイス２０の断面を示す。したがって、ソース接触部４８は、図８に示す断面には存在しない。図９は、図７の線９‐９に沿ったＭＯＳＦＥＴデバイス２０の概略断面図である。特に、図９は、ゲート金属層８０のゲートパッド８６およびストライプセル４２のソース接触部４８を通る長手方向（例えば、ｙ方向）に沿ったＭＯＳＦＥＴデバイス２０の断面を示す。
図４〜図６に関して前述したように、ゲート電極５６を形成するゲート金属層８０は、一般に、比較的薄いゲート誘電体層５８の頂部に直接隣接して配置され（例えば、厚さ１７６ｎｍで約３０ｎｍ〜８０ｎｍ）、ＭＯＳＦＥＴデバイス２０などのＳｉＣ平面チャネルＭＯＳＦＥＴデバイスのｎ＋ソース領域４６、ｐウェル領域４４およびＪＦＥＴ領域６２の上方に部分的に配置される。ストライプセル４２の端部には終端領域があり、活性セルは、ゲート金属接触領域１２２などの他のデバイス機能（不活性または非チャネル伝導）エリア、または電流を分散させるためもしくはＭＯＳＦＥＴデバイス２０全体にわたって電位をより均一に維持するために利用されるゲートランナ１３０などのバス構造と終端／統合される。図８および図９は、これらの終端／統合領域の例を示す。
開示された実施形態に示されるように、ゲートスタック（すなわち、ゲート電極５６およびゲート誘電体５８）は、開示されたＳｉＣ ＭＯＳＦＥＴデバイス２０の任意の部分の高濃度ドープｐ＋本体領域５２（および補償本体領域１９６）の上方に直接隣接して配置されない。すなわち、図８および図９に示すように、ゲートスタックを形成する、ゲート誘電体層５８に隣接しその頂部にあるゲート金属層８０の部分は、高濃度ドープｐ＋本体領域５２および補償された本体領域１９６に直接隣接して形成されない。言い換えれば、ＭＯＳＦＥＴデバイス１２０は、ゲート誘電体層５８と高濃度ドープｐ＋本体領域５２および補償本体領域１９６の両方の上方に形成されるゲート電極５６を含まない。有利なことに、この特定の特徴により、以前の設計よりも優れたゲート信頼性を備えたＭＯＳＦＥＴデバイス２０が提供される。
図８および図９にも示されるように、フィールド酸化物層２００が使用される。理解されるように、ＭＯＳＦＥＴデバイス２０などの半導体デバイスにおけるフィールド酸化物層２００は、通常、ソース金属およびゲート金属を下にある半導体エリアから分離（電気的に分離）するために提供され、終端領域上に不動態化をもたらす。同様に理解されるように、（図８に示される）フィールド酸化物層２００の厚さ２０２は、（図８に示される）ゲート誘電体層５８の厚さ１７６よりも著しく大きく、動作中に、下にある半導体エリア内で寄生チャネルまたは寄生経路の形成を回避し、一方で、より薄いゲート誘電体層５８を通してＭＯＳＦＥＴデバイス２０の適切な制御を保証する。例えば、フィールド酸化物層２００の厚さ２０２は、約０．５μｍを超える範囲、またはいくつかの実施形態では約０．５μｍ〜１μｍであり、この領域の電界は、同じバイアスで、より薄いゲート誘電体層５８における電界に比べて、１／２０〜１／１０に減少する。
ＭＯＳＦＥＴデバイス２０の開示されたレイアウトを達成するために、（ゲート誘電体層５８に隣接してその頂部に形成されたゲート電極５６からなる）ゲートスタックは、高濃度ドープｐ＋本体領域５２および補償本体領域１９６に隣接しておらず（つまり、直接接触していない）、フィールド酸化物層２００のステップ縁部は、ｐウェル領域４４の高濃度ドープ部分および自己整列ｎ＋ソース領域４６（すなわち、高濃度ドープｐ＋本体領域５２および補償本体領域１９６）の上方に配置される。したがって、ｎ＋ソース領域４６およびｐウェル領域４４が高濃度ドープｐ＋本体領域５２および補償本体領域１９６に直接隣接する領域は、ゲート電極５６がフィールド酸化物層２００および薄いゲート誘電体層５８の上に配置される領域の下に生じる。すなわち、フィールド酸化物層２００は、ｐ＋本体領域５２および補償本体領域１９６の端部を越えて長手方向（例えば、ｙ方向）に延びるために、ゲートスタックはこれらの領域に隣接して形成されない。
さらに、前述し、図９に示したように、ＳｉＣ ＭＯＳＦＥＴデバイス２０の堅牢性（例えば、アバランシェ耐性など）を維持するために、活性セルストライプ内の最後のセグメントのｐ＋本体と周辺／終端領域およびパッドエリア（および活性領域の周囲）のｐ＋領域との間の間隔は、活性領域内のｐ＋本体セグメントの間隔以下に維持する必要がある。すなわち、長手方向にセグメント化された本体領域縁部の間隔φは、横方向の本体領域の間隔λ以下である。一実施形態では、長手方向にセグメント化された本体領域縁部の間隔φは、約３μｍ〜５μｍの範囲にある。この設計は、活性セルが終端する非対称性の近くのアバランシェ点の局所化を防ぐ。また、ＳｉＣ ＭＯＳＦＥＴデバイス２０の高速スイッチング速度に関連する高いｄＶ／ｄｔ（例えば、ｄＶ／ｄｔ＞５０〜１００Ｖ／ｎｓ）でデバイスが寄生ラッチアップを受けないようにする。図９には示されていないが、同じ間隔φは、ストライプセル４２の両端にあるゲート金属接触領域１２０から最も遠い縁部（例えば、ゲートランナ１３０）で、図３、４および７に示されているゲート金属１２２に対向する活性領域１２０の縁部に存在することを理解すべきである。この場合も、本実施形態によれば、外側縁部の長手方向にセグメント化された本体領域縁部の間隔φは、横方向の本体領域の間隔λ以下である。
この記述では、例を使用して、最良のモードを含む本発明を開示し、また、任意のデバイスまたはシステムを作製および使用し、組み込まれた方法を実行するなど、当業者が本発明を実施できるようにする。本発明の特許性のある範囲は特許請求の範囲によって定義され、当業者が思い付く他の例を含み得る。そのような他の例は、それらが請求項の文言と異ならない構造要素を有する場合、またはそれらが請求項の文言とは実質的な違いのない同等の構造要素を含む場合、請求項の範囲内にあることが意図される。

Claims (22)

  1. 半導体デバイスであって、
    ソース領域と、前記半導体デバイス層内に形成された高濃度ドープ本体領域とを有する半導体デバイス層と、
    前記半導体デバイス層とゲート電極との間に配置されたゲート誘電体層と、
    前記ゲート電極の上方に配置された誘電体層と、
    ゲートスタックであって、前記ゲート誘電体層の一部と前記ゲート電極の一部を含み、ソース領域に隣接して形成され、前記高濃度ドープ本体領域に隣接して形成されない、ゲートスタックとを
    備える、半導体デバイス。
  2. 前記高濃度ドープ本体領域は、ｐ＋本体領域を含む、請求項１に記載の半導体デバイス。
  3. 前記高濃度ドープ本体領域は、高度に補償されたｐ＋本体領域を含む、請求項２に記載の半導体デバイス。
  4. 前記半導体デバイス層に形成されたウェル領域をさらに備え、前記ソース領域および前記ウェル領域は、横方向において前記高濃度ドープ本体領域に隣接する、請求項１に記載の半導体デバイス。
  5. 前記ソース領域および前記ウェル領域は、前記ゲートスタックに隣接してその下方にある、請求項４に記載の半導体デバイス。
  6. 前記ゲート誘電体層の厚さは約３０ｎｍ〜８０ｎｍの範囲にある、請求項１に記載の半導体デバイス。
  7. 前記高濃度ドープ本体領域に隣接して頂部に、ならびにゲート金属層の下方に隣接して形成されたフィールド酸化物層をさらに含む、請求項１に記載の半導体デバイス。
  8. 前記フィールド酸化物層の厚さは約０．５μｍ〜１μｍの範囲にある、請求項７に記載の半導体デバイス。
  9. 前記高濃度ドープ本体領域に隣接してかつその頂部に形成された本体接触部をさらに備える、請求項１に記載の半導体デバイス。
  10. 半導体デバイスであって、
    半導体デバイス層と、
    前記半導体デバイス層に形成された本体領域と、
    前記半導体層とゲート電極との間に配置された誘電体層であって、前記本体領域の上方に配置された前記誘電体層の一部の厚さは約０．５μｍよりも大きい誘電体層とを
    備える、半導体デバイス。
  11. 前記半導体デバイス層に形成されたウェル領域と、
    前記半導体デバイス層に形成され、前記ウェル領域に隣接するソース領域と、
    前記ソース領域に隣接して形成され、前記本体領域に隣接して形成されないゲート誘電体層とをさらに備え、
    前記誘電体層は、前記ゲート誘電体層、前記本体領域、および前記ソース領域のそれぞれに隣接する、請求項１０に記載の半導体デバイス。
  12. 前記フィールド酸化物層および前記ゲート誘電体層のそれぞれの頂部に隣接して形成されたゲート金属層をさらに備える、請求項１１に記載の半導体デバイス。
  13. 前記本体領域の頂部に隣接して形成されたソース接触部をさらに備える、請求項１０に記載の半導体デバイス。
  14. 前記ソース領域は、第１のドーピング濃度を有する第１の伝導型を備え、前記本体領域の頂部は、第２のドーピング濃度を有する第２の伝導型を備え、前記第１の伝導型は、前記第２の伝導型と同じではなく、前記第１のドーピング濃度は前記第２のドーピング濃度と同じではない、請求項１０に記載の半導体装置。
  15. 前記第１の伝導型はｎ＋であり、前記第２の伝導型はｐ＋である、請求項１４に記載の半導体デバイス。
  16. 前記第１のドーピング濃度は、前記第２のドーピング濃度よりも低い、請求項１４に記載の半導体デバイス。
  17. 前記第２のドーピング濃度は約１×１０１８ｃｍ‐３から約１×１０２１ｃｍ‐３の範囲であり、前記第１のドーピング濃度は約１×１０１６ｃｍ‐３から約１×１０１９ｃｍ‐３の範囲である、請求項１４に記載の半導体デバイス。
  18. 半導体デバイスであって、
    基板と、
    前記基板上に形成された活性領域を介して長手方向に配置された第１のストライプのセルであって、前記第１のストライプのセルの前記各セルは高濃度ドープ本体領域を含む、第１のストライプのセルと、
    前記基板上に形成された前記活性領域を介して前記第１のストライプのセルと平行に形成された第２のストライプのセルであって、前記第２のストライプのセルは、前記第１のストライプのセルから横方向に離間し、前記第２のストライプのセルの各セルは、高濃度ドープ本体領域を含む、第２のストライプのセルと、
    前記第１および第２のストライプのセルのそれぞれの端部に近接して形成され、かつ長手方向の本体領域から縁部までの間隔（φ）で離間して形成された高濃度ドープ領域を有する終端領域とを備え、
    前記第１のストライプのセル内の各セルの高濃度ドープ本体領域は、前記第２のストライプのセル内の各セルのそれぞれの高濃度ドープ本体領域から横方向本体領域の間隔（λ）で離間しており、
    前記長手方向本体領域から縁部までの間隔（φ）は、前記横方向本体領域の間隔（λ）以下である、半導体デバイス。
  19. 前記終端領域は、ゲート金属パッド領域の下に形成される、請求項１８に記載の半導体デバイス。
  20. 前記終端領域は、前記デバイスの大部分を通して低インピーダンス経路を提供するゲートバスの下方に形成される、請求項１８に記載の半導体デバイス。
  21. 前記終端領域は、ゲート金属接触領域とは反対側の前記第１および第２のストライプのセルの端部に形成される、請求項１８に記載の半導体デバイス。
  22. 前記長手方向のセグメント化された本体領域縁部の間隔φは、約３μｍ〜５μｍの範囲にある、請求項１８に記載の半導体デバイス。
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