JP2019110235A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】スーパージャンクション構造を有する半導体装置において、トレンチを囲む壁の倒壊が発生するリスクを低減するとともに、製造ばらつきに伴う耐圧変動を抑制する。【解決手段】半導体装置は、第１の導電型のドリフト層と、ドリフト層に埋め込まれた複数の埋め込み部とを含む。複数の埋め込み部は、それぞれ第１の導電型とは異なる第２の導電型を有し、第１の方向を長手方向とし、第１の方向と交差する第２の方向に沿って互いに間隙を隔てて配置されている。埋め込み部の各々の第２の方向における幅は、第１の方向に沿って連続的に変化している。【選択図】図３

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
高耐圧パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor））では、耐圧を確保するために、ドリフト層を低濃度とし、空乏層を伸ばして電圧を保持する。そのため、高耐圧の素子ほどドリフト層が厚くなり、オン抵抗が高くなる。この耐圧とオン抵抗との間のトレードオフ関係を改善する構造としてスーパージャンクション構造が知られている。スーパージャンクション構造は、縦型パワーＭＯＳＦＥＴのドリフト層内にＰ型領域（Ｐ型カラム）とＮ型領域（Ｎ型カラム）を交互に配置した構造である。
従来構造のパワーＭＯＳＦＥＴでは、逆バイアス時に空乏層がドリフト層内を縦方向に伸びていたのに対して、スーパージャンクション構造では、空乏層は、周期的に配置されたＰ型カラム及びＮ型カラムによって形成されるＰＮ接合から横方向に伸びる。これにより、電流通路であるドリフト層の濃度を高くしても空乏化が促進されるので、高耐圧と低オン抵抗とを両立することが可能となる。
例えば、特許文献１には、半導体基板の主表面側に形成され、一方向を長手方向とする複数のトレンチがストライプ状に形成された第１導電型のドリフト層と、トレンチ内に埋め込まれた第２導電型領域とを有し、ドリフト層のうちトレンチの間に残された部分による第１導電型領域と第２導電型領域とが交互に繰り返し並べられることによりスーパージャンクション構造が形成された半導体装置が記載されている。この半導体装置において、トレンチは、長手方向において複数の部位に分けられており、該複数の部位がトレンチの長手方向に対する垂直方向にずらされた構造とされている。
一方、特許文献２には、不純物量のバランスがＮ型不純物リッチに振れた第１コラム層と、不純物量のバランスがＰ型不純物リッチに振れた第２コラム層とを有するスーパージャンクション構造の半導体装置が記載されている。このように、深さ方向における不純物量のバランスを予め崩しておくことで、形状加工バラツキや不純物濃度バラツキによって生じる不純物量の余剰量をキャンセルできる旨が記載されている。
特開２０１１−２４３６９６号公報 特開２００９−１４７２３４号公報
スーパージャンクション構造を有するパワーＭＯＳＦＥＴは、例えば、以下のように形成される。すなわち、パワーＭＯＳＦＥＴのセル部においてＮ型のエピタキシャル層に一定の周期でストライプ状のトレンチを形成し、トレンチ内にＰ型半導体を埋め込むことで、スーパージャンクション構造が形成される。トレンチは、セル部の一端から一端に対向する他端にまで一直線に伸びた形状で形成され、セル部の一端から他端に向かう長手方向の長さが、幅方向の長さと比較して極端に長い。このため、トレンチを囲む壁が倒壊する場合がある。
また、スーパージャンクション構造では、Ｎ型カラムに空乏層を拡げて最大の耐圧を得るためには、Ｐ型カラムの不純物量とＮ型領域の不純物量とを等しくする必要がある。ここで、Ｐ型カラムにおける不純物量とは、Ｐ型カラムの不純物濃度とＰ型カラムの体積との積に相当し、Ｎ型カラムにおける不純物量とは、Ｎ型カラムの不純物濃度とＮ型カラムの体積との積に相当する。しかし、実際の製造工程においては、製造ばらつきによってＰ型カラム及びＮ型カラムにおいて、体積及び不純物濃度が、目標値からずれる場合があり、その結果、Ｐ型カラムの不純物量とＮ型カラムの不純物量とが等しくならず、所望の耐圧を得ることができない場合がある。また、製造ばらつきに伴う耐圧変動が極めて大きくなるおそれがある。
特許文献１に記載の技術によれば、トレンチは、長手方向において複数の部位に分けられており、該複数の部位がトレンチの長手方向に対する垂直方向にずらされた構造とされているので、トレンチの外周を囲む壁が倒壊するリスクを軽減されるとともに、Ｐ型カラムとＮ型カラムのチャージバランスの崩れが抑制される、とされている。しかしながら、トレンチを垂直方向にずらした構造によれば、Ｎ型領域上に配置されるゲート電極が分断されるため、チャネル領域が減少しオン抵抗が上昇する。また、実際の製造工程では、Ｎ型カラム及びＰ型カラムは、不純物濃度及び寸法にばらつきを持つため、所望の耐圧を得ることができない場合がある。また、製造ばらつきに伴う耐圧変動が大きくなるおそれがある。
一方、特許文献２に記載の技術のように、Ｎ型カラム及びＰ型カラムの各々の幅を、深さによって異ならせ、Ｐ型カラムの不純物量とＮ型カラムの不純物量とをアンバランスとすることで、製造ばらつきに伴う耐圧変動を抑制する効果が期待できる。しかしながら、深さによって幅が異なるＮ型カラムとＰ型カラムを形成するには、ホトリソ工程及びエッチング工程を新たに追加する必要があり、半導体装置の製造コストが上昇する。
本発明は、上記の点に鑑みてなされたものであり、スーパージャンクション構造を有する半導体装置において、トレンチを囲む壁の倒壊が発生するリスクを低減するとともに、製造ばらつきに伴う耐圧変動を抑制することを目的とする。
本発明に係る半導体装置は、第１の導電型を有するドリフト層と、前記ドリフト層に埋め込まれ、前記第１の導電型とは異なる第２の導電型を有し、第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に沿って互いに間隙を隔てて配置された複数の埋め込み部と、を含み、前記埋め込み部の各々の前記第２の方向における幅が、前記第１の方向に沿って連続的に変化している。
本発明に係る他の半導体装置は、第１の導電型を有するドリフト層と、前記ドリフト層に埋め込まれ、前記第１の導電型とは異なる第２の導電型を有し、第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に間隙を隔てて配置された複数の埋め込み部と、を含み、前記埋め込み部の各々は、前記第２の方向における幅が互いに異なる部位を有する。
本発明に係る他の半導体装置は、第１の導電型を有するドリフト層と、前記ドリフト層に埋め込まれ、前記第１の導電型とは異なる第２の導電型を有し、第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に間隙を隔てて配置された複数の埋め込み部と、を含み、前記複数の埋め込み部の各々の前記第２の方向における幅が、前記第１の方向に沿った各部位に応じて同じであり、前記複数の埋め込み部のうちのいずれかの埋め込み部の前記第２の方向における幅が、前記複数の埋め込み部のうちの他のいずれかの埋め込み部の前記第２の方向における幅と異なっている。
本発明に係る半導体装置の製造方法は、第１の導電型のドリフト層を有する半導体基板を用意する工程と、第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に沿って互いに間隙を隔てて配置された複数のトレンチを、前記ドリフト層に形成する工程と、前記第１の導電型とは異なる第２の導電型の半導体を、前記複数のトレンチの各々に埋め込む工程と、を含み、前記トレンチの各々の前記第２の方向における幅が、前記第１の方向に沿って連続的に変化している
本発明に係る半導体装置の他の製造方法は、第１の導電型のドリフト層を有する半導体基板を用意する工程と、第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に沿って互いに間隙を隔てて配置された複数のトレンチを、前記ドリフト層に形成する工程と、前記第１の導電型とは異なる第２の導電型の半導体を、前記複数のトレンチの各々に埋め込む工程と、を含み、前記トレンチの各々は、前記第２の方向における幅が互いに異なる部位を有する。
本発明に係る半導体装置の他の製造方法は、第１の導電型のドリフト層を有する半導体基板を用意する工程と、第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に沿って互いに間隙を隔てて配置された複数のトレンチを、前記ドリフト層に形成する工程と、前記第１の導電型とは異なる第２の導電型の半導体を、前記複数のトレンチの各々に埋め込む工程と、を含み、前記複数のトレンチの各々の前記第２の方向における幅が、前記第１の方向に沿った各部位に応じて同じであり、前記複数のトレンチのうちのいずれかのトレンチの前記第２の方向における幅が、前記複数のトレンチのうちの他のいずれかのトレンチの前記第２の方向における幅と異なっている。
本発明によれば、スーパージャンクション構造を有する半導体装置において、トレンチを囲む壁の倒壊が発生するリスクを低減するとともに、製造ばらつきに伴う耐圧変動を抑制することができる。
本発明の実施形態に係る半導体装置の平面図である。 図１におけるＡ−Ａ線に沿った断面図である。 図２におけるＢ−Ｂ線に沿った断面図であり、本発明の実施形態に係る埋め込み部のＸ−Ｙ断面視におけるパターンを示す図である。 図３におけるＤ−Ｄ線に沿って切断した場合の半導体装置の断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 比較例に係る埋め込み部のＸ−Ｙ断面視におけるパターンを示す図である。 本発明の第２の実施形態に係る埋め込み部のＸ−Ｙ断面視におけるパターンを示す図である。 本発明の第３の実施形態に係る埋め込み部のＸ−Ｙ断面視におけるパターンを示す図である。 本発明の第４の実施形態に係る埋め込み部のＸ−Ｙ断面視におけるパターンを示す図である。 本発明の第５の実施形態に係る埋め込み部のＸ−Ｙ断面視におけるパターンを示す図である。 本発明の第６の実施形態に係る埋め込み部のＸ−Ｙ断面視におけるパターンを示す図である。 本発明の第７の実施形態に係る半導体装置の構成を示す断面図である。
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は省略する。
［第１の実施形態］
図１は、本発明の実施形態に係る半導体装置１の平面図である。半導体装置１は、ゲート構造がプレーナゲート型であり、ドリフト層の構造がスーパージャンクション構造であるＭＯＳＦＥＴを構成するものである。半導体装置１は、平面視における外形が、正方形または長方形であり、セル部２と、セル部２を囲む周辺部３とを有する。半導体装置１において、周辺部３の構造は一般的なＭＯＳＦＥＴと同様の構造であるので、周辺部３の構造について詳細な説明は省略する。以下においては、主にセル部２の構成について説明する。また、以下の説明において、半導体装置１の主面と平行な、互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、半導体装置１の厚さ方向をＺ方向とする。
図２は、図１におけるＡ−Ａ線に沿った断面図である。すなわち、図２には、セル部２のＸ−Ｚ断面が示されている。図２に示すように、半導体装置１は、Ｎ型半導体からなるドリフト層１１と、ドリフト層１１の底部に接続され、ドリフト層１１の不純物濃度よりも高い不純物濃度のＮ型半導体からなるドレイン層１２と、を含む半導体基板１０を有する。
ドリフト層１１の表層部には、それぞれ、Ｐ型半導体からなる複数のボディ部２０が設けられている。複数のボディ部２０は、Ｘ方向に互いに間隙を隔てて配置されている。ボディ部２０の各々の表層部には、互いに離間して配置された、Ｎ型半導体からなる一対のソース２１及び、一対のソース２１の間に配置されたＰ型半導体からなるボディコンタクト２２が設けられている。ボディコンタクト２２の不純物濃度は、ボディ部２０の不純物濃度よりも高くなっている。
ドリフト層１１（半導体基板１０）の表面の、複数のボディ部２０の互いに隣接する各２つを跨ぐ位置には、ゲート絶縁膜３１を介してゲート電極３０が設けられている。ゲート電極３０は、例えばポリシリコンを含んで構成されている。ゲート電極３０の上面及び側面は、絶縁膜３２によって覆われている。
Ａｌ等の導電体で構成されるソース電極４０は、ゲート電極３０を内部に埋め込むようにドリフト層１１（半導体基板１０）の表面を覆っており、ソース２１の各々及びボディコンタクト２２の各々に接続されている。複数の導電体膜を積層して構成されるドレイン電極４１は、半導体基板１０の裏面を覆っており、ドレイン層１２に接続されている。
各ボディ部２０の底部には、ドリフト層１１の内部をＺ方向に伸びるＰ型半導体からなる埋め込み部２３が接続されている。複数の埋め込み部２３は、ドリフト層１１の内部において、互いに間隙を隔ててＸ方向に配置されている。複数の埋め込み部２３の各々は、Ｐ型カラムを構成し、ドリフト層１１の、互いに隣接する埋め込み部２３の間に延在する各部分は、Ｎ型カラム１１Ａを構成する。すなわち、ドリフト層１１の内部において、Ｐ型カラムとＮ型カラム１１ＡとがＸ方向に沿って交互に配置されたスーパージャンクション構造が構成されている。
図３は、図２におけるＢ−Ｂ線に沿った断面図であり、埋め込み部２３のＸ−Ｙ断面視におけるパターンを示す図である。図３に示すように、埋め込み部２３のＸ−Ｙ断面でみた外形は、Ｙ方向を長手方向とする細長形状とされている。複数の埋め込み部２３は、長手方向と直交するＸ方向に沿って互いに間隙を隔てて配置されている。また、Ｘ−Ｙ断面でみたときの各埋め込み部２３の、長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１及びｅ２は、それぞれ、直線状であり且つ仮想線Ｖに対して傾斜している。すなわち、各埋め込み部２３の幅（Ｘ方向における寸法）は、長手方向（Ｙ方向）に沿ってセル部２の一方の辺から一方の辺に対向する他方の辺まで連続的に変化している。ドリフト層１１の、互いに隣接する埋め込み部２３の間に延在する部分（すなわち、Ｎ型カラム１１Ａを構成する部分）も埋め込み部２３と同様の構成を有する。
ここで、図４は、図３におけるＤ−Ｄ線に沿って切断した場合の半導体装置１の断面図である。すなわち、図４には、図２に示された断面と平行な断面（Ｘ−Ｚ断面）が示されている。なお、図２は、図３におけるＣ−Ｃ線に沿って切断した場合の断面図に相当する。図２と図４とを比較して明らかなように、各埋め込み部２３の幅は、各埋め込み部２３の長手方向（Ｙ方向）における位置に応じて異なっている。
各埋め込み部２３において、仮想線Ｖ（図３参照）を間に挟んで互いに対向する２つの外縁ｅ１、ｅ２のうちの一方の外縁ｅ１の仮想線Ｖに対する傾斜角が、上記２つの外縁ｅ１、ｅ２のうちの他方の外縁ｅ２の仮想線Ｖに対する傾斜角と異なっていてもよい。また、複数の埋め込み部２３のうちのいずれかの埋め込み部２３Ａの外縁ｅ１、ｅ２の少なくとも一方の仮想線Ｖに対する傾斜角が、複数の埋め込み部２３のうちの他のいずれかの埋め込み部２３Ｂの外縁ｅ１、ｅ２の各々の仮想線Ｖに対する傾斜角のいずれとも異なっていてもよい。
各埋め込み部２３の幅は、長手方向（Ｙ方向）に沿って、例えば０．０１μｍ〜１０μｍの範囲で変化していてもよい。また、半導体基板１０の表面から各埋め込み部２３の先端までの長さＤ（図２参照）は、例えば５０μｍ程度である。また、各埋め込み部２３の不純物濃度は、例えば５×１０１５ｃｍ−３程度、ドリフト層１１の不純物濃度は、例えば５×１０１５ｃｍ−３程度である。
以下に、半導体装置１の製造方法について説明する。図５Ａ〜図５Ｅは、半導体装置１の製造方法の一例を示す断面図（Ｘ−Ｚ断面図）である。
はじめに、ドレイン層１２として機能するＮ型半導体層及びドリフト層１１として機能するＮ型半導体層が積層された半導体基板１０を用意する（図５Ａ）。
次に、フォトリソグラフィー技術及びエッチング技術を用いてドリフト層１１を部分的にエッチングすることで、ドリフト層１１の、埋め込み部２３の形成予定位置の各々にトレンチ５０を形成する（図５Ｂ）。各トレンチ５０は、埋め込み部２３の形状に応じた形状となるように形成される。すなわち、Ｙ方向を長手方向とし、Ｘ方向に沿って互いに間隙を隔てて配置された複数のトレンチ５０がドリフト層１１に形成される。また、各トレンチ５０の幅（Ｘ方向の寸法）が、長手方向（Ｙ方向）に沿ってセル部２の一方の辺から一方の辺に対向する他方の辺まで連続的に変化するように各トレンチ５０が形成される。
次に、エピタキシャル成長法を用いて、ドリフト層１１の表面にＰ型半導体を形成し、各トレンチ５０にＰ型半導体を埋め込むことで埋め込み部２３を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）技術を用いて、ドリフト層１１の表面に形成された余剰のＰ型半導体を除去する（図５Ｃ）。複数の埋め込み部２３の各々はＰ型カラムを構成し、ドリフト層１１の、互いに隣接する埋め込み部２３の間に延在する各部分は、Ｎ型カラム１１Ａを構成する。ドリフト層１１の内部に、Ｐ型カラムとＮ型カラム１１ＡとがＸ方向に沿って交互に配置されたスーパージャンクション構造が構成される。
次に、熱酸化法を用いて、半導体基板１０の表面にゲート絶縁膜３１を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）によりゲート絶縁膜３１の表面にポリシリコン膜を形成し、このポリシリコン膜をパターニングすることでゲート電極３０を形成する。次に、ゲート電極３０の上面及び側面を覆う絶縁膜３２を形成する。その後、イオン注入技術を用いて、ドリフト層１１の表層部に、ボディ部２０、ボディコンタクト２２及びソース２１を順次形成する。ボディ部２０は、埋め込み部２３の各々に対応して設けられ、対応する埋め込み部２３に接続される（図５Ｄ）。
次に、蒸着法またはスパッタ法を用いて、ソース電極４０及びドレイン電極４１を形成する（図５Ｅ）。
図６は、比較例に係る埋め込み部２３のＸ−Ｙ断面視におけるパターンを示す図である。比較例において、埋め込み部２３の長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２は、それぞれ、仮想線Ｖと平行な直線状である。すなわち、各埋め込み部２３の幅（Ｘ方向の寸法）は、長手方向（Ｙ方向）の各部位において同じであり、且つ他の埋め込み部２３との間でも同じである。
比較例に係る埋め込み部２３のパターンによれば、埋め込み部２３の形成予定位置に形成されるトレンチを囲む壁が倒壊するおそれがある。更に、比較例に係る埋め込み部２３のパターンによれば、製造ばらつきによってＰ型カラムを構成する埋め込み部２３及びＮ型カラム１１Ａを構成するドリフト層１１において、体積及び不純物濃度が目標値からずれる場合があり、その結果、Ｐ型カラムの不純物量とＮ型カラム１１Ａの不純物量とが等しくならず、所望の耐圧を得ることができない場合がある。
一方、本発明の実施形態に係る半導体装置１によれば、各埋め込み部２３の幅は、長手方向（Ｙ方向）に沿って連続的に変化している。これにより、埋め込み部２３の幅が比較的狭い領域において、Ｎ型カラム１１Ａの幅に相当するトレンチを囲む壁の厚さが厚くなり、壁の強度が高くなるので、トレンチを囲む壁が倒壊するリスクを低減することができる。
更に、各埋め込み部２３の幅を長手方向（Ｙ方向）に沿って連続的に変化させることで、Ｐ型カラムを構成する埋め込み部２３の不純物量と、Ｎ型カラム１１Ａを構成するドリフト層１１の不純物量とがアンバランスとなる。これにより、製造ばらつきに伴うチャージバランスの変動が抑制され、その結果、耐圧変動を抑制することができる。
また、各埋め込み部２３において、仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２の仮想線Ｖに対する傾斜角を互いに異ならせることで、製造ばらつきに伴う耐圧変動を抑制する効果を促進することができる。また、複数の埋め込み部２３のうちのいずれかの埋め込み部２３Ａの外縁ｅ１、ｅ２の少なくとも一方の仮想線Ｖに対する傾斜角を、複数の埋め込み部２３のうちの他の埋め込み部２３Ｂの外縁ｅ１、ｅ２の各々の仮想線Ｖに対する傾斜角のいずれとも異ならせることで、製造ばらつきに伴う耐圧変動を抑制する効果を更に促進させることできる。
また、本発明の実施形態に係る半導体装置１によれば、埋め込み部２３の幅は、半導体基板１０の深さ方向（Ｚ方向）で一定であるため、ホトリソ工程及びエッチング工程を新たに追加する必要がなく、Ｐ型カラムの幅を深さによって異ならせる場合と比較して、製造コストを抑えることができる。
［第２の実施形態］
図７は、本発明の第２の実施形態に係る埋め込み部２３のＸ−Ｙ断面視におけるパターンを示す図である。複数の埋め込み部２３の各々は、第１の実施形態と同様、Ｙ方向を長手方向とする細長形状を有し、Ｘ方向に互いに間隙を隔てて配置されている。本実施形態において、各埋め込み部２３の、長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２は、それぞれ、ステップ状とされている。すなわち、各埋め込み部２３の幅（Ｘ方向の寸法）は、埋め込み部２３の長手方向（Ｙ方向）に沿った部位に応じて異なっており、長手方向（Ｙ方向）に沿って段階的に変化している。具体的には、各埋め込み部２３は、幅Ｗａを有する部分２３ａ、幅Ｗｂ（＞幅Ｗａ）を有する部分２３ｂ、幅Ｗｃ（＞幅Ｗｂ）を有する部分２３ｃが、長手方向（Ｙ方向）に連なった構成を有する。幅Ｗａは、例えば２．７μｍ程度であり、幅Ｗｂは、例えば３．０μｍ程度であり、幅Ｗｃは、例えば３．３μｍ程度である。
ドリフト層１１の、互いに隣接する埋め込み部２３の間に延在する部分（すなわち、Ｎ型カラム１１Ａを構成する部分）も埋め込み部２３と同様の構成を有する。埋め込み部２３のパターン以外の構成は、第１の実施形態に係る半導体装置１と同様である。
本発明の第２の実施形態に係る埋め込み部２３のパターンによれば、第１の実施形態と同様、埋め込み部２３の幅が比較的狭い領域において、Ｎ型カラム１１Ａの幅に相当するトレンチを囲む壁の厚さが厚くなり、壁の強度が高くなるので、トレンチを囲む壁が倒壊するリスクを低減することができる。更に、各埋め込み部２３の幅を、埋め込み部２３の長手方向に沿った部位に応じて異ならせることで、Ｐ型カラムを構成する埋め込み部２３の不純物量と、Ｎ型カラム１１Ａを構成するドリフト層１１の不純物量とがアンバランスとなる。これにより、製造ばらつきに伴うチャージバランスの変動が抑制され、その結果、耐圧変動を抑制することができる。
また、埋め込み部２３の幅は、半導体基板１０の深さ方向（Ｚ方向）で一定であるため、ホトリソ工程及びエッチング工程を新たに追加する必要がなく、Ｐ型カラムの幅を、深さによって異ならせる場合と比較して、製造コストを抑えることができる。
［第３の実施形態］
図８は、本発明の第３の実施形態に係る埋め込み部２３のＸ−Ｙ断面視におけるパターンを示す図である。複数の埋め込み部２３の各々は、第１の実施形態と同様、Ｙ方向を長手方向とする細長形状を有し、Ｘ方向に互いに間隙を隔てて配置されている。本実施形態において、各埋め込み部２３の、長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２は、それぞれ、直線状であり且つ仮想線Ｖと平行である。すなわち、各埋め込み部２３の幅（Ｘ方向の寸法）は、長手方向（Ｙ方向）における各部位において同じである。一方、埋め込み部２３の幅は、他の埋め込み部２３との間で異なっている。すなわち、複数の埋め込み部２３のうちのいずれかの埋め込み部２３の幅が、複数の埋め込み部２３のうちの他のいずれかの埋め込み部２３の幅と異なっている。図８に示す例では、埋め込み部２３Ｂの幅ＷＢは、埋め込み部２３ＡのＷＡよりも広く、埋め込み部２３Ｃの幅ＷＣは、埋め込み部２３Ｂの幅ＷＢよりも広く、埋め込み部２３Ｄの幅ＷＤは、埋め込み部２３Ｃの幅ＷＣよりも広くなっている。
ドリフト層１１の、互いに隣接する埋め込み部２３の間に延在する部分（すなわち、Ｎ型カラム１１Ａを構成する部分）も埋め込み部２３と同様の構成を有する。埋め込み部２３のパターン以外の構成は、第１の実施形態に係る半導体装置１と同様である。
本発明の第３の実施形態に係る埋め込み部２３のパターンによれば、第１の実施形態と同様、埋め込み部２３の幅が比較的狭い領域において、Ｎ型カラム１１Ａの幅に相当するトレンチを囲む壁の厚さが厚くなり、壁の強度が高くなるので、トレンチを囲む壁が倒壊するリスクを低減することができる。更に、埋め込み部２３の幅を、他の埋め込み部２３との間で異ならせることで、Ｐ型カラムを構成する埋め込み部２３の不純物量と、Ｎ型カラム１１Ａを構成するドリフト層１１の不純物量とがアンバランスとなる。これにより、製造ばらつきに伴うチャージバランスの変動が抑制され、その結果、耐圧変動を抑制することができる。
また、埋め込み部２３の幅は、半導体基板１０の深さ方向（Ｚ方向）で一定であるため、ホトリソ工程及びエッチング工程を新たに追加する必要がなく、Ｐ型カラムの幅を、深さによって異ならせる場合と比較して、製造コストを抑えることができる。
［第４の実施形態］
図９は、本発明の第４の実施形態に係る埋め込み部２３のＸ−Ｙ断面視におけるパターンを示す図である。複数の埋め込み部２３の各々は、第１の実施形態と同様、Ｙ方向を長手方向とする細長形状を有し、Ｘ方向に互いに間隙を隔てて配置されている。本実施形態において、各埋め込み部２３の、長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２は、それぞれ、凹凸状とされている。すなわち、各埋め込み部２３の幅（Ｘ方向における長さ）は、埋め込み部２３の長手方向（Ｙ方向）に沿った部位に応じて異なっている。また、各埋め込み部２３は、幅が相対的に広い第１の部分２３Ｇと、幅が相対的に狭い第２の部分２３Ｈと、を含み、第１の部分２３Ｇと第２の部分２３Ｈとが長手方向（Ｙ方向）に沿って交互に配置されている。第１の部分２３Ｇと第２の部分２３Ｈとの段差Ｓは、例えば０．２μｍ程度である。
また、各埋め込み部２３は、幅が一定であり且つ長手方向（Ｙ方向）における長さが相対的に長い第１の領域Ｒ１と、幅が互いに異なり且つ長手方向（Ｙ方向）における長さが相対的に短い複数の部分が長手方向（Ｙ方向）に連なった第２の領域Ｒ２と、を含み、第１の領域Ｒ１と第２の領域Ｒ２とが長手方向（Ｙ方向）に沿って交互に配置されている。
ドリフト層１１の、互いに隣接する埋め込み部２３の間に延在する部分（すなわち、Ｎ型カラム１１Ａを構成する部分）も埋め込み部２３と同様の構成を有する。埋め込み部２３のパターン以外の構成は、第１の実施形態に係る半導体装置１と同様である。
本発明の第４の実施形態に係る埋め込み部２３のパターンによれば、第１の実施形態と同様、埋め込み部２３の幅が比較的狭い領域において、Ｎ型カラム１１Ａの幅に相当するトレンチを囲む壁の厚さが厚くなり、壁の強度が高くなるので、トレンチを囲む壁が倒壊するリスクを低減することができる。更に、各埋め込み部２３の幅を、長手方向に沿った部位に応じて異ならせることで、Ｐ型カラムを構成する埋め込み部２３の不純物量と、Ｎ型カラム１１Ａを構成するドリフト層１１の不純物量とがアンバランスとなる。これにより、製造ばらつきに伴うチャージバランスの変動が抑制され、その結果、耐圧変動を抑制することができる。特に、本実施形態に係る埋め込み部２３のパターンによれば、埋め込み部２３の長手方向の寸法ばらつきに伴うチャージバランスの悪化に対して優れた効果を発揮する。また、埋め込み部２３の幅は、半導体基板１０の深さ方向（Ｚ方向）で一定であるため、ホトリソ工程及びエッチング工程を新たに追加する必要がなく、Ｐ型カラムの幅を、深さによって異ならせる場合と比較して、製造コストを抑えることができる。
［第５の実施形態］
図１０は、本発明の第５の実施形態に係る埋め込み部２３のＸ−Ｙ断面視におけるパターンを示す図である。複数の埋め込み部２３の各々は、第１の実施形態と同様、Ｙ方向を長手方向とする細長形状を有し、Ｘ方向に互いに間隙を隔てて配置されている。本実施形態において、各埋め込み部２３の、長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２は、それぞれ、曲線状であり且つ凹凸状とされている。すなわち、各埋め込み部２３の幅（Ｘ方向の寸法）は、埋め込み部２３の長手方向（Ｙ方向）に沿った部位に応じて異なっている。また、各埋め込み部２３は、幅が相対的に広い第１の部分２３Ｇと、幅が相対的に狭い第２の部分２３Ｈと、を含み、第１の部分２３Ｇと第２の部分２３Ｈとが長手方向（Ｙ方向）に沿って交互に配置されている。第１の部分２３Ｇと第２の部分２３Ｈとの段差Ｓは、例えば０．２μｍ程度である。
ドリフト層１１の、互いに隣接する埋め込み部２３の間に延在する部分（すなわち、Ｎ型カラム１１Ａを構成する部分）も埋め込み部２３と同様の構成を有する。埋め込み部２３のパターン以外の構成は、第１の実施形態に係る半導体装置１と同様である。
本発明の第５の実施形態に係る埋め込み部２３のパターンによれば、第１の実施形態と同様、埋め込み部２３の幅が比較的狭い領域において、Ｎ型カラム１１Ａの幅に相当するトレンチを囲む壁の厚さが厚くなり、壁の強度が高くなるので、トレンチを囲む壁が倒壊するリスクを低減することができる。更に、各埋め込み部２３の幅を、埋め込み部２３の長手方向に沿った部位に応じて異ならせることで、Ｐ型カラムを構成する埋め込み部２３の不純物量と、Ｎ型カラム１１Ａを構成するドリフト層１１の不純物量とがアンバランスとなる。これにより、製造ばらつきに伴うチャージバランスの変動が抑制され、その結果、耐圧変動を抑制することができる。
また、埋め込み部２３の幅は、半導体基板１０の深さ方向（Ｚ方向）で一定であるため、ホトリソ工程及びエッチング工程を新たに追加する必要がなく、Ｐ型カラムの幅を、深さによって異ならせる場合と比較して、製造コストを抑えることができる。
［第６の実施形態］
図１１は、本発明の第６の実施形態に係る埋め込み部２３のＸ−Ｙ断面視におけるパターンを示す図である。複数の埋め込み部２３の各々は、第１の実施形態と同様、Ｙ方向を長手方向とする細長形状を有し、Ｘ方向に互いに間隙を隔てて配置されている。本実施形態において、各埋め込み部２３の、長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２は、それぞれ凹凸状とされている。すなわち、各埋め込み部２３の幅（Ｘ方向の寸法）は、埋め込み部２３の長手方向（Ｙ方向）に沿った部位に応じて異なっている。また、各埋め込み部２３は、幅が相対的に広い第１の部分２３Ｇと、幅が相対的に狭い第２の部分２３Ｈと、を含み、第１の部分２３Ｇと第２の部分２３Ｈとが長手方向（Ｙ方向）に沿って交互に配置されている。
各埋め込み部２３は、隣接する他の埋め込み部２３との間で、第１の部分２３Ｇと第２の部分２３Ｈの配置が、埋め込み分２３の長手方向（Ｙ方向）にずれており、そのずれ量は、第１の部分２３Ｇと第２の部分２３Ｈの繰り返し周期の１／４に相当する長さである。
第１の部分２３Ｇの長手方向（Ｙ方向）における長さＬ１は、第２の部分２３Ｈの長手方向（Ｙ方向）における長さＬ２と、同じである。また、埋め込み部２３の第１の部分２３Ｇの幅Ｗ１は、互いに隣接する埋め込み部２３のうちの一方の埋め込み部２３の第２の部分２３Ｈと他方の埋め込み部２３の第２の部分２３ＨとがＸ方向において重なる領域におけるドリフト層１１の幅Ｗ４と同じである。また、埋め込み部２３の第２の部分２３Ｈの幅Ｗ２は、互いに隣接する埋め込み部２３のうちの一方の埋め込み部２３の第１の部分２３Ｇと、他方の埋め込み部２３の第１の部分２３ＧとがＸ方向において重なる領域におけるドリフト層１１の幅Ｗ３と同じである。第１の部分２３Ｇと第２の部分２３Ｈとの段差Ｓは、例えば０．２μｍ程度である。
本発明の第６の実施形態に係る埋め込み部２３のパターンによれば、第１の実施形態と同様、埋め込み部２３の幅が比較的狭い領域において、Ｎ型カラム１１Ａの幅に相当するトレンチを囲む壁の厚さが厚くなり、壁の強度が高くなるので、トレンチを囲む壁が倒壊するリスクを低減することができる。更に、各埋め込み部２３の幅を、埋め込み部２３の長手方向に沿った部位に応じて異ならせることで、Ｐ型カラムを構成する埋め込み部２３の不純物量と、Ｎ型カラム１１Ａを構成するドリフト層１１の不純物量とがアンバランスとなる。これにより、製造ばらつきに伴うチャージバランスの変動が抑制され、その結果、耐圧変動を抑制することができる。
特に、本実施形態に係る埋め込み部２３のパターンによれば、各埋め込み部２３は、隣接する他の埋め込み部２３との間で、第１の部分２３Ｇと第２の部分２３Ｈの配置が埋め込み部２３の長手方向（Ｙ方向）にずれている。これにより、互いに隣接する埋め込み部２３のうちの一方の埋め込み部２３の第１の部分２３Ｇと、他方の埋め込み部２３の第１の部分２３ＧとがＸ方向において重なる領域、互いに隣接する埋め込み部２３のうちの一方の埋め込み部２３の第１の部分２３Ｇと、他方の埋め込み部２３の第２の部分２３ＨとがＸ方向において重なる領域、及び互いに隣接する埋め込み部２３のうちの一方の埋め込み部２３の第２の部分２３Ｈと、他方の埋め込み部２３の第２の部分２３ＧとがＸ方向において重なる領域と、からなる３つの領域が形成される。これにより、製造ばらつきにより埋め込み部２３の寸法が目標からずれた場合でも、上記３つの領域のうちのいずれかの領域でチャージバランスを保つことが可能となる。これにより、製造ばらつきに伴う耐圧変動を抑制する効果が促進される。
また、埋め込み部２３の幅は、深さ方向（Ｚ方向）で一定であるため、ホトリソ工程及びエッチング工程を新たに追加する必要がなく、Ｐ型カラムの幅を、深さによって異ならせる場合と比較して、製造コストを抑えることができる。
［第７の実施形態］
図１２は、本発明の第７の実施形態に係る半導体装置１Ａの構成を示す断面図である。図１２には、セル部２のＸ−Ｚ断面が示されている。半導体装置１Ａは、ゲート構造がトレンチゲート構造である点が、第１の実施形態に係る半導体装置１（図２参照）と異なる。すなわち、半導体装置１Ａにおいて、各ゲート電極３０は、半導体基板１０の表面からボディ部２０を貫通してドリフト層１１（Ｎ型カラム１１Ａ）にまで達している。半導体装置１Ａにおいて、ドリフト層１１の構造がスーパージャンクション構造である点は、第１の実施形態に係る半導体装置１と同様である。
半導体装置１Ａにおいて、埋め込み部２３のＸ−Ｙ断面視におけるパターンとしては、第１〜第６の実施形態に係るパターン（図３、図７〜図１１参照）のいずれのパターンをも適用することが可能である。埋め込み部２３において、これらのパターンを適用することで、ゲート構造をプレーナゲート構造とした場合と同様の効果を得ることができる。
１、１Ａ 半導体装置
２ セル部
１０ 半導体基板
１１ ドリフト層
１２ ドレイン層
２０ ボディ部
２１ ソース
２３ 埋め込み部
２３Ｇ 第１の部分
２３Ｈ 第２の部分
３０ ゲート電極
４０ ソース電極
４１ ドレイン電極
５０ トレンチ
Ｒ１ 第１の領域
Ｒ２ 第２の領域

Claims (15)

  1. 第１の導電型を有するドリフト層と、
    前記ドリフト層に埋め込まれ、前記第１の導電型とは異なる第２の導電型を有し、第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に沿って互いに間隙を隔てて配置された複数の埋め込み部と、を含み、
    前記埋め込み部の各々の前記第２の方向における幅が、前記第１の方向に沿って連続的に変化している
    半導体装置。
  2. 前記第１の方向及び前記第２の方向の各々と平行な断面でみたときの、前記埋め込み部の各々の、前記第１の方向と平行な仮想線を間に挟んで互いに対向する２つの外縁が、それぞれ、前記仮想線に対して傾斜している
    請求項１に記載の半導体装置。
  3. 前記２つの外縁のうちの一方の外縁の前記仮想線に対する傾斜角が、前記２つの外縁のうちの他方の外縁の前記仮想線に対する傾斜角と異なっている
    請求項２に記載の半導体装置。
  4. 前記複数の埋め込み部のうちのいずれかの埋め込み部における前記２つの外縁の少なくとも一方の前記仮想線に対する傾斜角が、前記複数の埋め込み部のうちの他のいずれかの埋め込み部における前記２つの外縁の各々の前記仮想線に対する傾斜角のいずれとも異なっている
    請求項２または請求項３に記載の半導体装置。
  5. 第１の導電型を有するドリフト層と、
    前記ドリフト層に埋め込まれ、前記第１の導電型とは異なる第２の導電型を有し、第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に間隙を隔てて配置された複数の埋め込み部と、を含み、
    前記埋め込み部の各々は、前記第２の方向における幅が互いに異なる部位を有する
    半導体装置。
  6. 前記埋め込み部の各々は、前記第２の方向における幅が、前記第１の方向に沿って段階的に変化している
    請求項５に記載の半導体装置。
  7. 前記埋め込み部の各々は、前記第２の方向における幅が相対的に広い第１の部分と、前記第２の方向における幅が相対的に狭い第２の部分とを含み、前記第１の部分と前記第２の部分とが前記第１の方向に沿って交互に配置されている
    請求項５に記載の半導体装置。
  8. 前記複数の埋め込み部の各々は、前記第２の方向における幅が一定であり且つ前記第１の方向における長さが相対的に長い第１の領域と、前記第２の方向における幅が互いに異なり且つ前記第１の方向における長さが相対的に短い複数の部分が前記第１の方向に連なった第２の領域と、を含み、前記第１の領域と前記第２の領域とが前記第１の方向に沿って交互に配置されている
    請求項７に記載の半導体装置。
  9. 前記第１の方向及び前記第２の方向の各々と平行な断面でみたときの、前記埋め込み部の各々の、前記第２の方向と直交する仮想線を間に挟んで互いに対向する２つの外縁が、それぞれ、曲線状である
    請求項７に記載の半導体装置。
  10. 前記埋め込み部の各々は、隣接する他の埋め込み部との間で、前記第１の部分と前記第２の部分の配置が、前記第１の方向にずれている
    請求項７に記載の半導体装置。
  11. 第１の導電型を有するドリフト層と、
    前記ドリフト層に埋め込まれ、前記第１の導電型とは異なる第２の導電型を有し、第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に間隙を隔てて配置された複数の埋め込み部と、を含み、
    前記複数の埋め込み部の各々の前記第２の方向における幅が、前記第１の方向に沿った各部位に応じて同じであり、
    前記複数の埋め込み部のうちのいずれかの埋め込み部の前記第２の方向における幅が、前記複数の埋め込み部のうちの他のいずれかの埋め込み部の前記第２の方向における幅と異なっている
    半導体装置。
  12. 前記ドリフト層の表層部において前記複数の埋め込み部の各々に対応して設けられ、対応する埋め込み部に接続された前記第２の導電型を有する複数のボディ部と、
    前記複数のボディ部の各々の表層部に設けられ、前記第１の導電型を有するソースと、
    前記ドリフト層の表面の、前記複数のボディ部の互いに隣接する各２つを跨ぐ位置に設けられたゲート電極と、
    前記ドリフト層の底部に接続された前記第１の導電型を有するドレイン層と、
    を更に含む
    請求項１から請求項１１のいずれか１項に記載の半導体装置。
  13. 第１の導電型のドリフト層を有する半導体基板を用意する工程と、
    第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に沿って互いに間隙を隔てて配置された複数のトレンチを、前記ドリフト層に形成する工程と、
    前記第１の導電型とは異なる第２の導電型の半導体を、前記複数のトレンチの各々に埋め込む工程と、
    を含み、
    前記トレンチの各々の前記第２の方向における幅が、前記第１の方向に沿って連続的に変化している
    半導体装置の製造方法。
  14. 第１の導電型のドリフト層を有する半導体基板を用意する工程と、
    第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に沿って互いに間隙を隔てて配置された複数のトレンチを、前記ドリフト層に形成する工程と、
    前記第１の導電型とは異なる第２の導電型の半導体を、前記複数のトレンチの各々に埋め込む工程と、
    を含み、
    前記トレンチの各々は、前記第２の方向における幅が互いに異なる部位を有する
    半導体装置の製造方法。
  15. 第１の導電型のドリフト層を有する半導体基板を用意する工程と、
    第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に沿って互いに間隙を隔てて配置された複数のトレンチを、前記ドリフト層に形成する工程と、
    前記第１の導電型とは異なる第２の導電型の半導体を、前記複数のトレンチの各々に埋め込む工程と、
    を含み、
    前記複数のトレンチの各々の前記第２の方向における幅が、前記第１の方向に沿った各部位に応じて同じであり、
    前記複数のトレンチのうちのいずれかのトレンチの前記第２の方向における幅が、前記複数のトレンチのうちの他のいずれかのトレンチの前記第２の方向における幅と異なっている
    半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111969041B (zh) * 2020-08-26 2022-03-29 电子科技大学 一种超结vdmos

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005203565A (ja) * 2004-01-15 2005-07-28 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP2007235095A (ja) * 2006-01-31 2007-09-13 Denso Corp 半導体装置および半導体基板の製造方法
JP2007266505A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 電力用半導体素子
JP2008305927A (ja) * 2007-06-06 2008-12-18 Denso Corp 半導体装置およびその製造方法
JP2010056154A (ja) * 2008-08-26 2010-03-11 Fuji Electric Systems Co Ltd 半導体装置
JP2010177373A (ja) * 2009-01-28 2010-08-12 Sony Corp 半導体装置及び半導体装置の製造方法
JP2013084912A (ja) * 2011-09-27 2013-05-09 Denso Corp 半導体装置
JP2014110382A (ja) * 2012-12-04 2014-06-12 Denso Corp 半導体装置
JP2017054959A (ja) * 2015-09-10 2017-03-16 株式会社東芝 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007063840B3 (de) * 2006-01-31 2015-07-16 Denso Corporation Halbleitervorrichtungen mit Super-Junction-Struktur
JP4530036B2 (ja) 2007-12-17 2010-08-25 株式会社デンソー 半導体装置
JP5537996B2 (ja) * 2010-03-03 2014-07-02 株式会社東芝 半導体装置
JP5672767B2 (ja) 2010-05-17 2015-02-18 株式会社デンソー 縦型半導体素子を備えた半導体装置
WO2013046544A1 (ja) * 2011-09-27 2013-04-04 株式会社デンソー 半導体装置
US9478621B2 (en) * 2011-09-27 2016-10-25 Denso Corporation Semiconductor device
JP5867606B2 (ja) * 2012-07-19 2016-02-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6164672B1 (ja) * 2016-07-19 2017-07-19 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005203565A (ja) * 2004-01-15 2005-07-28 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP2007235095A (ja) * 2006-01-31 2007-09-13 Denso Corp 半導体装置および半導体基板の製造方法
JP2007266505A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 電力用半導体素子
JP2008305927A (ja) * 2007-06-06 2008-12-18 Denso Corp 半導体装置およびその製造方法
JP2010056154A (ja) * 2008-08-26 2010-03-11 Fuji Electric Systems Co Ltd 半導体装置
JP2010177373A (ja) * 2009-01-28 2010-08-12 Sony Corp 半導体装置及び半導体装置の製造方法
JP2013084912A (ja) * 2011-09-27 2013-05-09 Denso Corp 半導体装置
JP2014110382A (ja) * 2012-12-04 2014-06-12 Denso Corp 半導体装置
JP2017054959A (ja) * 2015-09-10 2017-03-16 株式会社東芝 半導体装置

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