JP4530036B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4530036B2
JP4530036B2 JP2007325175A JP2007325175A JP4530036B2 JP 4530036 B2 JP4530036 B2 JP 4530036B2 JP 2007325175 A JP2007325175 A JP 2007325175A JP 2007325175 A JP2007325175 A JP 2007325175A JP 4530036 B2 JP4530036 B2 JP 4530036B2
Authority
JP
Japan
Prior art keywords
column
layer
column layer
mos
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007325175A
Other languages
English (en)
Other versions
JP2009147234A (ja
Inventor
祐麻 利田
純 榊原
仁 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2007325175A priority Critical patent/JP4530036B2/ja
Priority to DE102008061962.0A priority patent/DE102008061962B4/de
Priority to KR1020080128089A priority patent/KR101066988B1/ko
Priority to US12/314,786 priority patent/US7859048B2/en
Priority to CN2008101856536A priority patent/CN101465370B/zh
Publication of JP2009147234A publication Critical patent/JP2009147234A/ja
Application granted granted Critical
Publication of JP4530036B2 publication Critical patent/JP4530036B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、スーパージャンクションとして機能するＰＮコラム層が形成されてなる半導体装置に関する。
近年、電力用途に用いられる半導体装置の分野では、高耐圧化と低オン抵抗化の両立が可能な半導体装置であって、スーパージャンクション（ＳＪ）として機能するＰＮコラム層をドリフト層として持つ縦型の半導体装置（以下、ＳＪ−ＭＯＳと略記）が知られるようになった。該ＳＪ−ＭＯＳが、例えば、特開２００４−７２０６８号公報（特許文献１）に開示されている。
図２２は従来の代表的なＳＪ−ＭＯＳ９０を模式的に示した断面図で、図２２（ａ）はＳＪ−ＭＯＳ９０の繰り返し単位構造を示した図であり、図２２（ｂ）は図２２（ａ）の単位構造により構成されるＳＪ−ＭＯＳ９０を示した図である。図２２（ａ）に示す単位構造が、一点鎖線で示した対称軸Ａ１−Ａ１，Ａ２−Ａ２で順次反転されて繰り返されることにより、図２２（ｂ）に示すＳＪ−ＭＯＳ９０が構成される。
図２２に示すＳＪ−ＭＯＳ９０は、ＮチャネルのＳＪ−ＭＯＳで、Ｎ型（ｎ＋）半導体層１からなるシリコン基板をドレイン領域としている。Ｎ型半導体層１上には、シリコンからなるエピタキシャル層であって、同じ不純物濃度（Ｘ０ｎ＝Ｘ０ｐ）且つ同じ幅（Ｗ０ｎ＝Ｗ０ｐ）のＮ型（ｎ）コラム２０ｎとＰ型（ｐ）コラム２０ｐが当接して交互に繰り返し配置されてなる、厚さｄのＰＮコラム層１０が形成されている。ＰＮコラム層１０上には、シリコンからなるエピタキシャル層であって、チャネル形成層であるＰ型（ｐ−）半導体層（ベース領域）３が形成されている。言い換えれば、ＳＪ−ＭＯＳ９０は、図２２（ｂ）に示すように、ＰＮコラム層１０の第１界面Ｂ１に当接して、Ｎ型半導体層１が形成され、ＰＮコラム層１０の第２界面Ｂ２に当接して、Ｐ型半導体層３が形成された半導体装置となっている。
また、Ｐ型半導体層３の表層部には、選択的にソース領域であるＮ型（ｎ＋）領域４が形成されている。尚、Ｎ型領域４に隣接してソース電極に共通接続されているＰ型（ｐ＋）領域３ａは、Ｐ型半導体層３の電位を固定するために形成されたコンタクト領域である。また、側壁絶縁膜５と埋込多結晶シリコン６からなるトレンチ構造の絶縁ゲート電極７が、Ｐ型半導体層３を貫通するようにして、Ｎ型領域４に隣接して形成されている。図を省略したが、ＳＪ−ＭＯＳ９０における上記Ｎ型コラム２０ｎ，Ｐ型コラム２０ｐ，Ｎ型領域４，Ｐ型領域３ａおよび絶縁ゲート電極７は、基板面内においては図２２の紙面に垂直なストライプ形状のパターンとなっている。
図２２に示すＳＪ−ＭＯＳ９０は、スーパージャンクションとして機能するＰＮコラム層１０を有している点に特徴があり、ＰＮコラム層を有していない従来の縦型ＭＯＳトランジスタ（ＤＭＯＳ）と比較して、高耐圧と低オン抵抗の両立に優れた半導体素子とすることができる。すなわち、ＳＪ−ＭＯＳ９０において、ＰＮコラム層１０のＮ型コラム２０ｎはトランジスタがオンした時のドリフト層として機能し、Ｐ型コラム２０ｐは、トランジスタのオフ時に電流通路であるＮ型コラム２０ｎに空乏層を拡げる機能を有している。Ｐ型コラムが無いＤＭＯＳでは、ドリフト層であるＮ型層を高濃度にすると、空乏層が拡がらずに耐圧が低下する問題が生じる。一方、図２２のＳＪ−ＭＯＳ９０においては、ドリフト層であるＮ型コラム２０ｎを高不純物濃度で低オン抵抗にした場合であっても、Ｐ型コラム２０ｐの不純物濃度等を適宜設定することにより、トランジスタのオフ時にＮ型コラム２０ｎに空乏層を拡げることができ、高耐圧と低オン抵抗を両立させることができる。
特開２００４−７２０６８号公報
図２２のＳＪ−ＭＯＳ９０において高耐圧を得るためには、上記したように、ドリフト層であるＮ型コラム２０ｎに空乏層を拡げる必要がある。該Ｎ型コラム２０ｎに空乏層を拡げるためには、『Ｎ型コラム２０ｎの不純物量（＝濃度×体積）とＰ型コラム２０ｐの不純物量（＝濃度×体積）を等しくする』という条件が課せられ、ＰＮコラム層１０は、該条件を満たすように設計される。しかしながら、ＰＮコラム層１０を形成する際に形状加工バラツキや不純物濃度バラツキ（以下、形成バラツキと略記）が発生すると、上記条件が崩れるため、Ｎ型コラム２０ｎまたはＰ型コラム２０ｐの不純物量の余剰量によりドリフト層における空乏層の拡がりが妨げられて、ＳＪ−ＭＯＳ９０の耐圧が低下する。上記形成バラツキによる耐圧の低下は、ＳＪ−ＭＯＳ９０を低オン抵抗にするほど顕著に現れる。すなわち、低オン抵抗化のためにＮ型コラム２０ｎの不純物量を多くするため、Ｐ型コラム２０ｐの不純物量も同様に多くする必要があり、形成バラツキによって生じる不純物の余剰量のバラツキも相対的に大きくなる。このため、Ｎ型コラム２０ｎの不純物量を多くしてＳＪ−ＭＯＳ９０を低オン抵抗化させるほど、上記形成バラツキによって耐圧バラツキが大きくなってしまう。
上記ＳＪ−ＭＯＳ固有の問題に対して、特許文献１に開示された半導体素子においては、ＰＮコラム層におけるＮ型コラムとＰ型コラムの接合面にテーパ角をつける、テーパ構造が提案されている。該テーパ構造によれば、ＰＮコラム層において主面側から裏面側にかけて、Ｎ型コラムの幅とＰ型コラムの幅が互いに逆向きに変化することとなり、Ｎ型コラムの不純物量とＰ型コラムの不純物量も互いに逆向きに変化した構造となる。従って、上記形成バラツキが生じた場合であっても、ＰＮコラム層のどこかの深さで上述した不純物量が等しくなる条件の領域が存在することとなり、該領域でＮ型コラムに空乏層を拡げることができる。しかしながら、該テーパ構造であっても、上述した不純物量が等しくなる条件の領域は、ＰＮコラム層における一部の狭い領域にとどまり、形成バラツキよる耐圧バラツキは依然として大きい。
本発明は係る問題を解決するためになされたものであり、スーパージャンクションとして機能するＰＮコラム層が形成されてなる半導体装置であって、形状加工バラツキや不純物濃度バラツキよる耐圧バラツキをより低減させることができる半導体装置を提供することを目的としている。
請求項１に記載の半導体装置は、半導体基板の厚さ方向において、第１導電型コラムと第２導電型コラムが当接して交互に繰り返し配置されてなる所定厚さのＰＮコラム層が形成され、前記ＰＮコラム層の第１界面に当接して、第２導電型半導体層が形成され、前記ＰＮコラム層の第２界面に当接して、第１導電型半導体層が形成されてなる半導体装置であって、前記ＰＮコラム層において、深さの関数としての不純物量差を、（前記第２導電型コラムの不純物量−前記第１導電型コラムの不純物量）と定義したとき、前記第１界面から所定の厚さで、任意深さの前記不純物量差が正の一定値に設定された第１コラム層と、前記第２界面から所定の厚さで、任意深さの前記不純物量差が負の一定値に設定された第２コラム層とが、設けられてなることを特徴としている。
上記半導体装置は、スーパージャンクションとして機能させることのできるＰＮコラム層が形成されており、高耐圧化と低オン抵抗化の両立が可能な半導体装置とすることができる。
上記半導体装置においては、第２導電型半導体層に当接するＰＮコラム層の第１界面から所定の厚さで第１コラム層が形成され、第１導電型半導体層に当接するＰＮコラム層の第２界面から所定の厚さで第２コラム層が形成されている。第１コラム層は、任意深さの上記不純物量差が正の一定値に設定された層であり、第２コラム層は、任意深さの上記不純物量差が負の一定値に設定された層である。言い換えれば、上記半導体装置におけるＰＮコラム層は、第２導電型半導体層に当接する不純物量のバランスが第２導電型不純物リッチに一定に振れた第１コラム層と、第１導電型半導体層に当接する不純物量のバランスが第１導電型不純物リッチに一定に振れた第２コラム層とを有した構造となっている。該ＰＮコラム層における第１コラム層と第２コラム層の厚さおよび不純物量差は、適宜設定することが可能である。記半導体装置においては、ＰＮコラム層に第１コラム層と第２コラム層を形成し、深さ方向における不純物量のバランスを予め崩しておくことで、形状加工バラツキや不純物濃度バラツキ（以下、形成バラツキと略記）によって生じる不純物量の余剰量をキャンセルするものである。これにより、上記半導体装置においては、従来のＰＮコラム層の厚さ方向全体に亘って不純物量差をゼロとする半導体装置やＮ型コラムとＰ型コラムの接合面をテーパ構造にして一部の狭い領域で不純物量差をゼロとする半導体装置に較べて、上記形成バラツキよる耐圧バラツキをより低減させることができる。従って、上記半導体装置は、従来の半導体装置に較べて、耐圧の良品率を向上させることができる。
上記半導体装置においては、請求項２に記載のように、前記第１コラム層の不純物量差と前記第２コラム層の不純物量差の絶対値が、等しく設定されてなることが好ましい。
当該半導体装置では、第１コラム層の不純物量差の値と第２コラム層の不純物量差の値がゼロに対して対称となっている。当該半導体装置のシミュレーション結果によれば、不純物量の値と耐圧の関係を示すグラフにおいて、第１コラム層に係る第１グラフの耐圧が最大となる不純物量差の値（当該値に対して第１グラフは対称的となる）と第２コラム層に係る第２グラフの耐圧が最大となる不純物量差の値（当該値に対して第２グラフは対称的となる）も、ゼロに対して対称となる。このため、第１コラム層と第２コラム層からなるＰＮコラム層の耐圧設計において、上記形成バラツキが発生しても十分な耐圧を確保できる不純物量差の値設計が容易となり、製造においては安定した良品率得ることができる。
また、上記半導体装置においては、請求項３に記載のように、前記第１コラム層と前記第２コラム層の厚さが、等しく設定されてなることが好ましい。
当該半導体装置のシミュレーション結果では、不純物量の値と耐圧の関係を示すグラフにおいて、第１コラム層に係る第１グラフの耐圧の最大値と第２コラム層に係る第２グラフの耐圧の最大値が等しくなる。従って、これによっても、第１コラム層と第２コラム層からなるＰＮコラム層の耐圧設計において、上記形成バラツキが発生しても十分な耐圧を確保できる不純物量差の値設計が容易となり、製造においては安定した良品率得ることができる。
この場合、例えば請求項４に記載のように、前記第１コラム層と前記第２コラム層の厚さが、前記ＰＮコラム層の厚さの１／２であるように構成することができる。
これによれば、ＰＮコラム層の構造が単純化されるため、上記耐圧設計も簡略化されて容易となる。
上記半導体装置は、請求項５に記載のように、前記ＰＮコラム層において、前記第１コラム層と前記第２コラム層の間に所定の厚さで、任意深さの前記不純物量差が前記第１コラム層における不純物量差と前記第２コラム層における不純物量差の間の値に設定された第３コラム層が、設けられてなるように構成することも可能である。
当該半導体装置のＰＮコラム層では、第１コラム層と第２コラム層の中間の不純物量差を持った第３コラム層が形成されている。当該半導体装置のシミュレーション結果によれば、不純物量の値と耐圧の関係を示すグラフにおいて、第１コラム層に係る第１グラフの耐圧が最大となる不純物量差の値と第２コラム層に係る第２グラフの耐圧が最大となる不純物量差の値の中間位置に、耐圧が最大となる不純物量差の値を持った第３コラム層に係る第３グラフが挿入されることとなる。従って、第３グラフが挿入されることにより、ＰＮコラム層の耐圧設計において上記形成バラツキが発生した場合に十分な耐圧を確保できる不純物量差のより精密な値設計が容易となり、製造においてはより安定した良品率得ることができる。
この場合、請求項６に記載のように、前記第３コラム層の厚さが、前記第１コラム層の厚さおよび前記第２コラム層の厚さのいずれよりも小さく設定されてなることが好ましい。この第３コラム層によって、第１コラム層と第２コラム層からなる上記ＰＮコラム層の耐圧設計の微調整が可能となる。
上記半導体装置は、例えば請求項７に記載のように、前記第１導電型コラムと前記第２導電型コラムが、それぞれ、一定の不純物濃度に設定されてなり、前記第１コラム層と前記第２コラム層の不純物量差の違いが、前記第１導電型コラムと前記第２導電型コラムの幅の違いで設定されてなるように構成することができる。
当該半導体装置においては、第１導電型コラムと第２導電型コラムの不純物濃度を一定とし、上記第１コラム層と第２コラム層の不純物量差の違いを各コラム層における第１導電型コラムと第２導電型コラムの幅の違いで設定するようにしている。これによれば、第１導電型コラムおよび第２導電型コラムを形成する際に不純物濃度の設定を一定することができるため、安定した成膜が可能となる。
また、上記半導体装置は、請求項８に記載のように、前記第１導電型コラムと前記第２導電型コラムが、それぞれ、一定の幅に設定されてなり、前記第１コラム層と前記第２コラム層の不純物量差の違いが、前記第１導電型コラムと前記第２導電型コラムの不純物濃度の違いで設定されてなるように構成してもよい。
当該半導体装置においては、第１導電型コラムと第２導電型コラムの幅を一定とし、上記第１コラム層と第２コラム層の不純物量差の違いを各コラム層における第１導電型コラムと第２導電型コラムの不純物濃度の違いで設定するようにしている。これによれば、第１導電型コラムまたは第２導電型コラムを形成する際のトレンチ形成工程を単純化できるため、製造コストの増大を抑制することができる。
以上のようにして、上記半導体装置は、スーパージャンクションとして機能するＰＮコラム層が形成されてなる半導体装置であって、形状加工バラツキや不純物濃度バラツキよる耐圧バラツキをより低減させることができる半導体装置とすることができる。
従って、例えば請求項９に記載のように、前記半導体装置が、前記第１導電型半導体層をチャネル形成層とし、該第１導電型半導体層を貫通して前記ＰＮコラム層の第２導電型コラムに達するトレンチ構造の絶縁ゲート電極を有する、縦型の絶縁ゲートトランジスタ素子である場合に好適である。
本発明は、スーパージャンクション（ＳＪ）として機能するＰＮコラム層をドリフト層として持つ縦型の半導体装置（以下、ＳＪ−ＭＯＳと略記）に関するものである。ＰＮコラム層が形成されてなる本発明の半導体装置は、高耐圧化と低オン抵抗化の両立が可能な半導体装置とすることができる。以下、本発明を実施するための最良の形態を、図に基づいて説明する。
（第１の実施形態）
図１は本実施形態の一例である半導体装置（以下、ＳＪ−ＭＯＳと略記）１００を模式的に示した断面図で、図１（ａ）はＳＪ−ＭＯＳ１００の繰り返し単位構造を示した図であり、図１（ｂ）は図１（ａ）の単位構造により構成されるＳＪ−ＭＯＳ１００を示した図である。尚、図１に示すＳＪ−ＭＯＳ１００において、図２２に示したＳＪ−ＭＯＳ９０と同様の部分については、同じ符号を付した。図１（ａ）に示す単位構造が、一点鎖線で示した対称軸Ａ１−Ａ１，Ａ２−Ａ２で順次反転されて繰り返されることにより、図１（ｂ）に示すＳＪ−ＭＯＳ１００が構成される。
図１に示すＳＪ−ＭＯＳ１００は、図２２に示したＳＪ−ＭＯＳ９０と同様のＮチャネルのＳＪ−ＭＯＳである。図１のＳＪ−ＭＯＳ１００は、Ｎ型（ｎ＋）半導体層１からなるシリコン基板をドレイン領域としており、裏面側の全面に亘って黒く塗りつぶして示したドレイン電極（Ｄ）が設けられている。一方、Ｎ型半導体層１上には、シリコンからなるエピタキシャル層であって、不純物濃度ＸａｎのＮ型（ｎ）コラム２１ｎと不純物濃度ＸａｐのＰ型（ｐ）コラム２１ｐが当接して交互に繰り返し配置されてなる、厚さｄのＰＮコラム層１１が形成されている。ＰＮコラム層１１上には、シリコンからなるエピタキシャル層であって、チャネル形成層であるＰ型（ｐ−）半導体層（ベース領域）３が形成されている。言い換えれば、ＳＪ−ＭＯＳ１００は、図１（ｂ）に示すように、ＰＮコラム層１１の第１界面Ｂ１に当接して、Ｎ型半導体層１が形成され、ＰＮコラム層１１の第２界面Ｂ２に当接して、Ｐ型半導体層３が形成された半導体装置となっている。また、Ｐ型半導体層３の表層部には、選択的にソース領域であるＮ型（ｎ＋）領域４が形成されている。尚、Ｎ型領域４に隣接して黒く塗りつぶして示したソース電極（Ｓ）に共通接続されているＰ型（ｐ＋）領域３ａは、Ｐ型半導体層３の電位を固定するために形成されたコンタクト領域である。また、側壁絶縁膜５と埋込多結晶シリコン６からなるトレンチ構造の絶縁ゲート（Ｇ）電極７が、Ｐ型半導体層３を貫通するようにして、Ｎ型領域４に隣接して形成されている。図を省略したが、ＳＪ−ＭＯＳ１００における上記Ｎ型コラム２１ｎ，Ｐ型コラム２１ｐ，Ｎ型領域４，Ｐ型領域３ａおよび絶縁ゲート電極７は、基板面内においては図１の紙面に垂直なストライプ形状のパターンとなっている。
一方、図２２に示したＳＪ−ＭＯＳ９０のＰＮコラム層１０においては、Ｎ型コラム２０ｎとＰ型コラム２０ｐが、同じ不純物濃度（Ｘ０ｎ＝Ｘ０ｐ）且つ同じ幅（Ｗ０ｎ＝Ｗ０ｐ）に形成されていた。これに対して、図１に示すＳＪ−ＭＯＳ１００のＰＮコラム層１１においては、第１界面Ｂ１から所定の厚さｄ１で形成された第１コラム層１１ａと、第２界面Ｂ２から所定の厚さｄ２で形成された第２コラム層１１ｂとが設けられている。ＰＮコラム層１１において深さの関数としての不純物量差Ｄを（Ｎ型コラム２１ｎの不純物量−Ｐ型コラム２１ｐの不純物量）と定義したとき、第１コラム層１１ａは、任意深さの不純物量差Ｄが正の一定値Ｄａ（＞０）に設定された層であり、第２コラム層１１ｂは、任意深さの不純物量差Ｄが負の一定値Ｄｂ（＜０）に設定された層である。言い換えれば、図１のＳＪ−ＭＯＳ１００におけるＰＮコラム層１１は、Ｎ型半導体層１に当接する不純物量のバランスがＮ型不純物リッチに一定に振れた第１コラム層１１ａと、Ｐ型半導体層３に当接する不純物量のバランスがＰ型不純物リッチに一定に振れた第２コラム層１１ｂとを有した構造となっている。該ＰＮコラム層１１における第１コラム層１１ａと第２コラム層１１ｂの厚さｄ１、ｄ２および不純物量差Ｄａ，Ｄｂは、適宜設定することが可能である。図１のＳＪ−ＭＯＳ１００においては、以下に示すように、ＰＮコラム層１１に第１コラム層１１ａと第２コラム層１１ｂを形成し、深さ方向における不純物量のバランスを予め崩しておくことで、形状加工バラツキや不純物濃度バラツキ（以下、形成バラツキと略記）によって生じる不純物量の余剰量をキャンセルするものである。これにより、図１のＳＪ−ＭＯＳ１００においては、図２２に示した従来のＰＮコラム層１０の厚さ方向全体に亘って不純物量差をゼロとしたＳＪ−ＭＯＳ９０や特許文献１に開示されたＮ型コラムとＰ型コラムの接合面をテーパ構造にして一部の狭い領域で不純物量差をゼロとするＳＪ−ＭＯＳに較べて、上記形成バラツキよる耐圧バラツキをより低減させることができる。従って、図１のＳＪ−ＭＯＳ１００は、従来のＳＪ−ＭＯＳに較べて、以下に詳述するように耐圧の良品率を向上させることができる。
尚、上記ＳＪ−ＭＯＳのＰＮコラム層における不純物量差Ｄは、深さの関数として、Ｎ型コラムとＰ型コラムの幅Ｗおよび不純物濃度Ｘを設定することにより、任意の値に設定することが可能である。本実施形態においては、Ｎ型コラムとＰ型コラムの不純物濃度をそれぞれ一定とし、不純物量差ＤをＮ型コラムとＰ型コラムの幅Ｗで設定する場合の例について説明する。
図１のＳＪ−ＭＯＳ１００においては、前述したように、Ｐ型コラム２１ｐとＮ型コラム２１ｎが、それぞれ、一定の不純物濃度Ｘａｐ，Ｘａｎに設定されている。一方、Ｐ型コラム２１ｐとＮ型コラム２１ｎの幅は、ＰＮコラム層１０の深さ方向の全体で一定ではなく、第１コラム層１１ａにおいてはそれぞれＷ１ｐ，Ｗ１ｎに設定され、第２コラム層１１ｂにおいてはそれぞれＷ２ｐ（＞Ｗ１ｐ），Ｗ２ｎ（＜Ｗ１ｎ）に設定されている。従って、図１のＳＪ−ＭＯＳ１００では、上記した第１コラム層１１ａにおける不純物量差Ｄａと第２コラム層１１ｂにおける不純物量差Ｄｂの違いが、深さの関数としてのＰ型コラム２１ｐとＮ型コラム２１ｎの幅Ｗ１ｐ，Ｗ２ｐおよびＷ１ｎ，Ｗ２ｎの違いで設定された構成となっている。すなわち、図１（ａ）において数式で示したように、第１コラム層１１ａにおいては、Ｄａ∝（Ｘａｎ・Ｗ１ｎ−Ｘａｐ・Ｗ１ｐ）＞０の関係があり、第２コラム層１１ｂにおいては、Ｄｂ∝（Ｘａｎ・Ｗ２ｎ−Ｘａｐ・Ｗ２ｐ）＜０の関係がある。
より具体的な例で、図２２のＳＪ−ＭＯＳ９０と図１のＳＪ−ＭＯＳ１００を比較して示す。ＳＪ−ＭＯＳ９０のＰＮコラム層１０における不純物濃度Ｘ０ｐ，Ｘ０ｎとＳＪ−ＭＯＳ１００のＰＮコラム層１１における不純物濃度Ｘａｐ，Ｘａｎを全て等しく設定（Ｘ０ｐ＝Ｘ０ｎ＝Ｘａｐ＝Ｘａｎ）する。この場合、上記不純物量差Ｄは、各ＰＮコラム層１０，１１におけるＰ型コラム２０ｐ，２１ｐとＮ型コラム２０ｎ，２１ｎの幅の関係だけで決まり、図２２のＳＪ−ＭＯＳ９０においてはＷ０ｎ＝Ｗ０ｐに設定されているため、ＰＮコラム層１０の任意の深さで０である。次に、図１のＳＪ−ＭＯＳ１００において、第１コラム層１１ａと第２コラム層１１ｂの厚さと幅を、それぞれ、ｄ１＝ｄ２＝ｄ／２と｜Ｗ１ｎ−Ｗ１ｐ｜＝｜Ｗ２ｎ−Ｗ２ｐ｜に設定する。第１コラム層１１ａと第２コラム層１１ｂにおける上記不純物量差Ｄの値Ｄａ，Ｄｂは、絶対値が等しく正負の符号だけが異なり、主面側の第２コラム層１１ｂではＰ型不純物量がＮ型不純物量より多く、裏面側の第１コラム層１１ａではＮ型不純物量がＰ型不純物量より多くなっている。例えば耐圧６００Ｖクラスの素子では、ドリフト領域の長さに相当するＰＮコラム層１０，１１の厚さｄは、５０μｍ程度であり、Ｐ型コラム２０ｐ，２１ｐとＮ型コラム２０ｎ，２１ｎの不純物濃度は、５．０×１０１５〜１．０×１０１７ｃｍ−３である。
図２は、上記具体例に係るＳＪ−ＭＯＳ９０とＳＪ−ＭＯＳ１００のシミュレーション結果で、耐圧の不純物量バランス依存性を比較して示した図である。尚、ＳＪ−ＭＯＳ１００の（Ｄａ−Ｗ２ｎ）／（Ｗ１ｎ＋Ｗ２ｎ）は、７％に設定している。また、横軸の不純物量バランスは、Ｎ型コラム２０ｎ，２１ｎの不純物濃度を一定としＰ型コラム２０ｐ，２１ｐの不純物濃度を変化させて、不純物濃度にバラツキが発生した状態を想定したものである。
図２に示されるように、従来のＳＪ−ＭＯＳ９０では、不純物量バランスがとれた状態（０％）では約９００Ｖの高い耐圧が得られるものの、０％から不純物量バランスがずれると急激に耐圧が減少する。これに対してＳＪ−ＭＯＳ１００では、ＳＪ−ＭＯＳ９０に較べて、不純物量バランスがとれた状態（０％）での最大耐圧は低下するものの、不純物量バランスが崩れたより広い−７％〜＋７％の不純物量バランスの範囲で必要とする６００Ｖ以上の耐圧を得ることができる。言い換えれば、ＳＪ−ＭＯＳ１００は、従来のＳＪ−ＭＯＳ９０に較べて不純物濃度に製造バラツキがあっても耐圧バラツキが小さく、良品率の向上に有利な素子となっている。
図３は、ＳＪ−ＭＯＳ１００の耐圧の不純物量バランス依存性と特許文献１と同様のＰＮコラム層をテーパ構造にしたＳＪ−ＭＯＳの不純物量バランス依存性を比較して示した図である。図３に示すように、ＳＪ−ＭＯＳ１００は、ＰＮコラム層をテーパ構造にしたＳＪ−ＭＯＳに較べても、より広い不純物量バランスの範囲で必要とする６００Ｖ以上の耐圧を得ることができ、不純物濃度に製造バラツキがあっても耐圧バラツキが小さく、良品率の向上に有利な素子とすることができる。
次に、図２に示したＳＪ−ＭＯＳ１００の耐圧バラツキがＳＪ−ＭＯＳ９０に較べて小さくなる理由について説明する。
図４（ａ），（ｂ）は、それぞれ、図１のＳＪ−ＭＯＳ１００における第１コラム層１１ａと第２コラム層１１ｂをそれぞれのＰＮコラム層としたＳＪ−ＭＯＳ１００ａ，１００ｂの繰り返し単位構造を模式的に示した図である。従って、前述したようにＳＪ−ＭＯＳ１００ａ，１００ｂの各ドリフト領域の長さは等しく、ｄ／２＝２５μｍである。
また、図５は、図４（ａ），（ｂ）のＳＪ−ＭＯＳ１００ａ，１００ｂのシミュレーション結果で、耐圧の不純物濃度バランス依存性を比較して示した図である。図５においては、図２と異なり、横軸をＮ型不純物濃度とＰ型不純物濃度が等しい場合からのズレを表す不純物濃度バランスとしている。尚、図５には、図１のＳＪ−ＭＯＳ１００についてのシミュレーション結果も同時に示してある。
図４（ａ）に示すＳＪ−ＭＯＳ１００ａの耐圧は、不純物濃度バランスがプラス側にずれ、Ｐ型不純物濃度がＮ型不純物濃度より約７％高い場合に最大値をとる。これは、あらかじめＮ型コラム２１ｎの幅Ｗ１ｎがＰ型コラム２１ｐの幅Ｗ１ｐより広く設計されているために、不純物濃度バランスが０％では前述した空乏層を拡げる条件である『Ｎ型コラム２１ｎとＰ型コラム２１ｐの不純物量（＝濃度×体積）を等しくする』という条件が成り立たず、不純物濃度バランスがプラス側に約７％ずれたところで上記条件が満たされるためである。同様の理由で、図４（ｂ）に示すＳＪ−ＭＯＳ１００ｂの耐圧は、不純物濃度バランスがマイナス側にずれ、Ｎ型不純物量がＰ型不純物量より約７％高い場合に最大値をとる。
図１に示したＳＪ−ＭＯＳ１００のドリフト領域であるＰＮコラム層１１は、図４（ａ）に示したＳＪ−ＭＯＳ１００ａのドリフト領域である第１コラム層１１ａと図４（ｂ）に示したＳＪ−ＭＯＳ１００ｂのドリフト領域である第２コラム層１１ｂを電圧が印加される方向、すなわち深さ方向に直列に接合した構造となっている。このため、図５に示すように、ＳＪ−ＭＯＳ１００についての耐圧の不純物濃度バランス依存性は、点線で示した各ＳＪ−ＭＯＳ１００ａ，１００ｂについての耐圧の不純物濃度バランス依存性を合成したものに近い特性を示すようになる。
これからわかるように、図１のＳＪ−ＭＯＳ１００のＰＮコラム層１１は、あらかじめ不純物量バランスが崩れた２つの第１コラム層１１ａと第２コラム層１１ｂからなる構造を有するために、形状加工バラツキや不純物濃度バラツキ（以下、形成バラツキと略記）によって生じる不純物量の余剰量をキャンセルすることができ、図２２に示した従来のＳＪ−ＭＯＳ９０に較べて、より広い形成バラツキの範囲において必要とする耐圧６００Ｖを確保することができる。
次に、ＳＪ−ＭＯＳ１００のＰＮコラム層１１に関する各構造パラメータと耐圧の不純物量バランス依存性との関係について説明する。尚、以下の各図に示すＳＪ−ＭＯＳにおいて、図１のＳＪ−ＭＯＳ１００と同様の部分については、同じ符号を付している。
図６は、図１に示したＳＪ−ＭＯＳ１００の変形例で、ＳＪ−ＭＯＳ１０１の繰り返し単位構造を模式的に示した図である。また、図７（ａ），（ｂ）は、それぞれ、図６のＳＪ−ＭＯＳ１０１における第１コラム層１２ａと第２コラム層１２ｂをそれぞれのＰＮコラム層としたＳＪ−ＭＯＳ１０１ａ，１０１ｂの繰り返し単位構造を模式的に示した図である。
図６に示すＳＪ−ＭＯＳ１０１は、図１のＳＪ−ＭＯＳ１００と比較して、第１コラム層１２ａと第２コラム層１２ｂの厚さｄ３，ｄ４のみが異なっており、他の構造パラメータは同じである。図１のＳＪ−ＭＯＳ１００では、第１コラム層１１ａの厚さｄ１と第２コラム層１１ｂの厚さｄ２が等しい厚さに設定されていた（ｄ１＝ｄ２＝ｄ／２）。これに対して、図６のＳＪ−ＭＯＳ１０１では、第１コラム層１２ａの厚さｄ３が第２コラム層１２ｂの厚さｄ４より小さく設定されている（ｄ３＜ｄ４）。
図８は、上記図６と図７（ａ），（ｂ）に示すＳＪ−ＭＯＳ１０１，１０１ａ，１０１ｂのシミュレーション結果で、耐圧の不純物濃度バランス依存性を比較して示した図である。
図７（ａ）に示すＳＪ−ＭＯＳ１０１ａの耐圧は、第１コラム層１１ａの厚さｄ３が薄いことから、図５に示すＳＪ−ＭＯＳ１００ａの特性に較べて、同じ不純物濃度バランスが７％の位置を中心として、耐圧が全体的に低くなる。一方、図７（ｂ）に示すＳＪ−ＭＯＳ１０１ｂの耐圧は、第１コラム層１１ａの厚さｄ４が厚いことから、図５に示すＳＪ−ＭＯＳ１００ｂの特性に較べて、同じ不純物濃度バランスが−７％の位置を中心として、耐圧が全体的に高くなる。このため、ＳＪ−ＭＯＳ１０１ａの第１コラム層１２ａとＳＪ−ＭＯＳ１０１ｂの第２コラム層１２ｂとで構成されるＰＮコラム層１２を持ったＳＪ−ＭＯＳ１０１の耐圧の不純物濃度バランス依存性は、図７に示すように、厚い第１コラム層１１ａ（を持ったＳＪ−ＭＯＳ１００ｂ）の特性が顕著になる。このように、第１コラム層１１ａ，１２ａの厚さｄ１，ｄ３と第２コラム層１１ｂ，１２ｂの厚さｄ２，ｄ４は、それぞれ、耐圧の不純物量バランス依存性において、最大耐圧のピーク高さ影響を与える。
また、図５のＳＪ−ＭＯＳ１００に関する特性と図６のＳＪ−ＭＯＳ１０１に関する特性を比較してわかるように、ＳＪ−ＭＯＳ１０１における耐圧６００Ｖを確保できる範囲は、ＳＪ−ＭＯＳ１００における耐圧６００Ｖを確保できる範囲に較べて狭くなる。従って、第１コラム層と第２コラム層の厚さは、図１のＳＪ−ＭＯＳ１００のように、等しく設定されてなることが好ましい。これによって、 第１コラム層に係る耐圧の最大値と第２コラム層に係る耐圧の最大値が等しくなり、第１コラム層と第２コラム層からなるＰＮコラム層の耐圧設計が容易となり、製造においては安定した良品率得ることができる。特に、第１コラム層と第２コラム層の厚さを図１のＳＪ−ＭＯＳ１００のようにＰＮコラム層の厚さの１／２として、ＰＮコラム層を第１コラム層と第２コラム層で２分割することで、ＰＮコラム層の構造が単純化されるため、上記耐圧設計も簡略化されて容易となる。
図９は、図１に示したＳＪ−ＭＯＳ１００の別の変形例で、ＳＪ−ＭＯＳ１０２の繰り返し単位構造を模式的に示した図である。また、図１０（ａ），（ｂ）は、それぞれ、図９のＳＪ−ＭＯＳ１０２における第１コラム層１３ａと第２コラム層１３ｂをそれぞれのＰＮコラム層としたＳＪ−ＭＯＳ１０２ａ，１０２ｂの繰り返し単位構造を模式的に示した図である。
図９に示すＳＪ−ＭＯＳ１０２は、図１のＳＪ−ＭＯＳ１００と比較して、第１コラム層１３ａと第２コラム層１３ｂの幅Ｗ３ｎ，Ｗ３ｐおよびＷ４ｎ，Ｗ４ｐのみが異なっており、他の構造パラメータは同じである。図９のＳＪ−ＭＯＳ１０２では、第１コラム層１３ａにおけるＮ型コラム２１ｎの幅Ｗ３ｎがＳＪ−ＭＯＳ１００のそれに較べて広く設定されており（Ｗ３ｎ＞Ｗ１ｎ）、第２コラム層１３ｂにおけるＮ型コラム２１ｎの幅Ｗ４ｎがＳＪ−ＭＯＳ１００のそれに較べて狭く設定されている（Ｗ４ｎ＜Ｗ２ｎ）。尚、図９のＳＪ−ＭＯＳ１０２においても、｜Ｗ３ｎ−Ｗ３ｐ｜＝｜Ｗ４ｎ−Ｗ４ｐ｜の関係が成り立つように設定している。
図１１は、上記図９と図１０（ａ），（ｂ）に示すＳＪ−ＭＯＳ１０２，１０２ａ，１０２ｂのシミュレーション結果で、耐圧の不純物濃度バランス依存性を比較して示した図である。
図１１に示すように、図１０（ａ）のＳＪ−ＭＯＳ１０２ａの耐圧は、不純物濃度バランスが約１５％で最大値となっている。ＳＪ−ＭＯＳ１０２の第１コラム層１３ａにおけるＮ型コラム２１ｎの幅Ｗ３ｎは、図４（ａ）のＳＪ−ＭＯＳ１００ａのそれに較べて広く設定（Ｗ３ｎ＞Ｗ１ｎ）されているため、『Ｎ型コラム２１ｎとＰ型コラム２１ｐの不純物量（＝濃度×体積）を等しくする』条件を満たす不純物濃度バランスも、よりプラス側にずれたためである。同様に、図１０（ｂ）のＳＪ−ＭＯＳ１０２ｂの耐圧は、よりマイナス側にずれて、不純物濃度バランスが約−１５％で最大値となっている。このように、第１コラム層１１ａ，１３ａおよび第２コラム層１１ｂ，１３ｂにおけるのＮ型コラム２１ｎの幅Ｗ１ｎ〜Ｗ４ｎとＰ型コラム２１ｐの幅Ｗ１ｐ〜Ｗ４ｐを変えることで、耐圧の不純物量バランス依存性において、最大耐圧のピーク位置を変えることができる。
図５と図１１からわかるように、上記したＳＪ−ＭＯＳにおいては、第１コラム層の不純物量差と第２コラム層の不純物量差の絶対値が、等しく設定されてなることが好ましい。当該ＳＪ−ＭＯＳでは、第１コラム層の不純物量差の値と第２コラム層の不純物量差の値がゼロに対して対称となっている。当該半導体装置のシミュレーション結果によれば、不純物量の値と耐圧の関係を示すグラフにおいて、第１コラム層に係る第１グラフの耐圧が最大となる不純物量差の値（当該値に対して第１グラフは対称的となる）と第２コラム層に係る第２グラフの耐圧が最大となる不純物量差の値（当該値に対して第２グラフは対称的となる）も、ゼロに対して対称となる。図５および図１１に示すＳＪ−ＭＯＳ１００，１０２の例では、第１コラム層１１ａの不純物量差の値Ｄａと第２コラム層１１ｂの不純物量差の値Ｄｂおよび第１コラム層１３ａの不純物量差の値Ｄｃと第２コラム層１３ｂの不純物量差の値Ｄｄが、それぞれ、ゼロに対して対称となっている。このため、ＳＪ−ＭＯＳ１００ａのグラフとＳＪ−ＭＯＳ１００ｂのグラフおよびＳＪ−ＭＯＳ１０２ａのグラフとＳＪ−ＭＯＳ１０２ｂのグラフも、それぞれ、ゼロに対して対称となっている。このため、第１コラム層と第２コラム層からなるＰＮコラム層の耐圧設計において、上記形成バラツキが発生しても十分な耐圧を確保できる不純物量差の値設計が容易となり、製造においては安定した良品率得ることができる。
尚、上記した第１コラム層の不純物量差と第２コラム層の不純物量差の絶対値が大きすぎると、図１１に示すように、ＳＪ−ＭＯＳ１０２ａの第１コラム層１３ａとＳＪ−ＭＯＳ１０２ｂの第２コラム層１３ｂとで構成されるＰＮコラム層１３を持ったＳＪ−ＭＯＳ１０２の耐圧の不純物濃度バランス依存性は、不純物濃度バランス０％の位置で局所的に低下するようになる。この不純物濃度バランス０％での低下を補う構造を、次に説明する。
図１２は、図１に示したＳＪ−ＭＯＳ１００の別の変形例で、ＳＪ−ＭＯＳ１０３の繰り返し単位構造を模式的に示した図である。また、図１３（ａ）〜（ｃ）は、それぞれ、図１２のＳＪ−ＭＯＳ１０３における第１コラム層１４ａ，第２コラム層１４ｂおよび第３コラム層１４ｃをそれぞれのＰＮコラム層としたＳＪ−ＭＯＳ１０３ａ〜１０３ｃの繰り返し単位構造を模式的に示した図である。
図１のＳＪ−ＭＯＳ１００では、ＰＮコラム層１１が、Ｎ型半導体層１に当接する第１コラム層１１ａとＰ型半導体層３に当接する第２コラム層１１ｂとで構成されていた。これに対して、図１２のＳＪ−ＭＯＳ１０３では、ＰＮコラム層１４が、Ｎ型半導体層１に当接する第１コラム層１４ａとＰ型半導体層３に当接する第２コラム層１４ｂに加えて、中央部に第３コラム層１４ｃが設けられている。第３コラム層１４ｃの前述した任意深さの不純物量差の値Ｄｇは、第１コラム層１４ａにおける不純物量差の値Ｄｅと第２コラム層１４ｂにおける不純物量差の値Ｄｆの間に設定されている（Ｄｆ＜Ｄｇ＜Ｄｅ）。より具体的な例として、例えば第１コラム層１４ａにおける不純物量差の値Ｄｅと第２コラム層１４ｂにおける不純物量差の値Ｄｆの絶対値を等しく設定し、第３コラム層１４ｃの不純物量差の値Ｄｇをゼロに設定する
図１４は、上記具体例に係るＳＪ−ＭＯＳ１０３，１０３ａ〜１０３ｃのシミュレーション結果で、耐圧の不純物濃度バランス依存性を比較して示した図である。
図１４に示すように、ＳＪ−ＭＯＳ１０３の耐圧は、ＳＪ−ＭＯＳ１０３ａとＳＪ−ＭＯＳ１０３ｂの間にＳＪ−ＭＯＳ１０３ｃが挿入されたことにより、耐圧の不純物濃度バランス依存性についても不純物濃度バランス０％を中心としたＳＪ−ＭＯＳ１０３ｃの特性が付加される。これによって、図１４に示すＳＪ−ＭＯＳ１０３の耐圧特性では、図１１のＳＪ−ＭＯＳ１０２の耐圧特性に見られた不純物濃度バランス０％の位置での局所的な耐圧低下が現れず、不純物濃度バランス−１５％〜１５％の広範囲で、必要とする６００Ｖの耐圧を確保することができる。
以上のように、第３コラム層１４ｃが挿入されることにより、ＰＮコラム層１４の耐圧設計において上記形成バラツキが発生した場合に十分な耐圧を確保できる不純物量差のより精密な値設計が容易となり、製造においてはより安定した良品率得ることができる。
尚、図１２に示すＳＪ−ＭＯＳ１０３の第３コラム層１４ｃの厚さｄ７は、第１コラム層１４ａの厚さｄ５および第２コラム層１４ｂの厚さｄ６のいずれよりも小さく設定されてなることが好ましい。この第３コラム層１４ｃによって、第１コラム層１４ａと第２コラム層１４ｂからなる上記ＰＮコラム層１４の耐圧設計の微調整が可能となる。また、第１コラム層１４ａと第２コラム層１４ｂの間に挿入される第３コラム層は、ＳＪ−ＭＯＳ１０３のような一層の第３コラム層１４ｃに限らず、複数に分割された互いに幅や厚さの異なる層であってもよい。
尚、上記のようにＰＮコラム層をより細かく分割していくと、特許文献１と同様のＰＮコラム層をテーパ構造にしたＳＪ−ＭＯＳの特性に近づくこととなる。従って、図３に示したように、ＰＮコラム層を細かく分割しすぎると、必要とする耐圧を確保できる不純物量差の範囲が図１のＳＪ−ＭＯＳ１００より減少することとなる。これは、ＰＮコラム層をテーパ構造にしたＳＪ−ＭＯＳでは、不純物量バランス０％を中心として特性値の傾斜を緩やかにすることで耐圧バラツキを低減しているのに対し、図１のＳＪ−ＭＯＳ１００では、第１コラム層１１ａと第２コラム層１１ｂで２つの耐圧ピークを形成して耐圧バラツキを低減しているためである。これによって、本発明のＳＪ−ＭＯＳは、ＰＮコラム層をテーパ構造にしたＳＪ−ＭＯＳに較べても、より広い不純物量バランスの範囲で必要とする耐圧を得ることができ、不純物濃度に製造バラツキがあっても耐圧バラツキが小さく、良品率の向上に有利な素子とすることができる。
図１５（ａ）は、図１に示したＳＪ−ＭＯＳ１００の変形例で、ＳＪ−ＭＯＳ１０４の繰り返し単位構造を模式的に示した図である。また、図１５（ｂ）は、図１２に示したＳＪ−ＭＯＳ１０３の変形例で、ＳＪ−ＭＯＳ１０５の繰り返し単位構造を模式的に示した図である。
図１のＳＪ−ＭＯＳ１００では、ＰＮコラム層１１がＮ型半導体層１に当接する第１コラム層１１ａとＰ型半導体層３に当接する第２コラム層１１ｂとからなり、ＰＮコラム層１１が第１コラム層１１ａと第２コラム層１１ｂで２つに分割されていた。これに対して、図１５（ａ）に示すＳＪ−ＭＯＳ１０４のＰＮコラム層１５では、Ｎ型半導体層１に当接する第１コラム層１５ａとＰ型半導体層３に当接する第２コラム層１５ｂの間に、Ｎ型コラム２１ｎとＰ型コラム２１ｐの幅が連続的に変化する中間層がある。同様に、図１２のＳＪ−ＭＯＳ１０３では、ＰＮコラム層１１が第１コラム層１４ａ，第３コラム層１４ｃおよび第２コラム層１４ｂで３つに分割されていた。これに対して、図１５（ｂ）に示すＳＪ−ＭＯＳ１０５のＰＮコラム層１５では、第１コラム層１６ａ，第３コラム層１６ｃおよび第２コラム層１６ｂの間に、Ｎ型コラム２１ｎとＰ型コラム２１ｐの幅が連続的に変化する中間層がある。
上記ＳＪ−ＭＯＳ１００〜１０３で示した第１コラム層１１ａ〜１４ａ、第２コラム層１１ｂ〜１４ｂおよび第３コラム層１４ｃによって得られる形状加工バラツキや不純物濃度バラツキよる耐圧バラツキの低減効果は、中間層がある図１５（ａ），（ｂ）のＳＪ−ＭＯＳ１０４，１０５においても同様に得られることは言うまでもない。
以上示したように、上記ＳＪ−ＭＯＳ１００〜１０５においては、第１コラム層１１ａ〜１６ａ、第２コラム層１１ｂ〜１６ｂおよび第３コラム層１４ｃ，１６ｃの上記した各構造パラメータを適宜設定することにより、所望する耐圧の不純物量バランス依存性を持ったＳＪ−ＭＯＳの詳細設計が可能である。
次に、図１のＳＪ−ＭＯＳ１００の製造方法を簡単に説明する。
図１６（ａ）〜（ｄ）と図１７（ａ）〜（ｃ）は、ＳＪ−ＭＯＳ１００の製造方法の一例を示す図で、要部であるＰＮコラム層１１の製造工程別の断面図である。
最初に、ＳＪ−ＭＯＳ１００のＮ型（ｎ＋）半導体層１となるシリコン基板１上の全面に、Ｎ型コラム２１ｎとなるＮ型（ｎ）層２ａをエピタキシャル成長させる。次に、図１６（ａ）に示すように、フォトリソグラフィ法により、Ｎ型層２ａ上に所定の開口部を有するトレンチ形成マスクＭ１を形成する。続いて、該トレンチ形成マスクＭ１をマスクとして、反応性イオンエッチング（ＲＩＥ）法によりエッチングし、Ｐ型コラム２１ｐを形成するためのトレンチ２ｂを形成する。次に、トレンチ形成マスクＭ１を剥離させた後、図１６（ｂ）に示すように、エピタキシャル成長によりＰ型（ｐ）層２ｃを形成し、トレンチ２ｂを埋め込む。次に、化学機械研磨（ＣＭＰ）を用いて、図１６（ｃ）に示すように、トレンチ２ｂの外に形成されたＰ型層２ｃを除去して平坦化させる。これにより、ＳＪ−ＭＯＳ１００の第１コラム層１１ａが形成される。
次に、図１６（ｄ）に示すように、第１コラム層１１ａ上の全面に、Ｎ型コラム２１ｎとなるＮ型（ｎ）層２ｄを図１６（ａ）のＮ型層２ａと同じ不純物濃度でエピタキシャル成長させる。次に、図１７（ａ）に示すように、フォトリソグラフィ法により、Ｎ型層２ｄ上に所定の開口部を有するトレンチ形成マスクＭ２を形成する。続いて、該トレンチ形成マスクＭ２をマスクとして、反応性イオンエッチング（ＲＩＥ）法によりエッチングし、Ｐ型コラム２１ｐを形成するためのトレンチ２ｅを形成する。次に、トレンチ形成マスクＭ２を剥離させた後、図１７（ｂ）に示すように、エピタキシャル成長によりＰ型（ｐ）層２ｆを図１６（ｂ）のＰ型層２ｃと同じ不純物濃度で形成し、トレンチ２ｅを埋め込む。次に、化学機械研磨（ＣＭＰ）を用いて、図１７（ｃ）に示すように、トレンチ２ｅの外に形成されたＰ型層２ｆを除去して平坦化させる。これによって、第２コラム層１１ｂが形成され、ＳＪ−ＭＯＳ１００のＰＮコラム層１１ができあがる。
最後に、周知のＭＯＳＦＥＴ製造工程を行うことで、図１のＳＪ−ＭＯＳ１００が完成する。
図１８（ａ）〜（ｃ）は、ＳＪ−ＭＯＳ１００の要部であるＰＮコラム層１１の別の製造方法を示す工程別の断面図である。
図１８（ａ）〜（ｃ）の製造方法では、最初に図１６（ａ）に示した工程から出発し、トレンチ形成マスクＭ１を剥離させた後、図１８（ａ）に示すように、エピタキシャル成長によりＰ型層２ｃを厚く形成し、トレンチ２ｂを埋め込んでＳＪ−ＭＯＳ１００の第１コラム層１１ａを形成すると共に、Ｎ型層２ａ上にもＰ型層２ｃを残す。次に、図１８（ｂ）に示すように、フォトリソグラフィ法により、Ｐ型層２ｃ上に所定の開口部を有するトレンチ形成マスクＭ３を形成する。続いて、該トレンチ形成マスクＭ３をマスクとして、反応性イオンエッチング（ＲＩＥ）によりエッチングし、Ｎ型層２ａに達するトレンチ２ｇを形成する。次に、トレンチ形成マスクＭ３を剥離させた後、図１８（ｃ）に示すように、エピタキシャル成長によりＮ型（ｎ）層２ｈをＮ型層２ａと同じ不純物濃度で形成し、トレンチ２ｇを埋め込む。その後、化学機械研磨（ＣＭＰ）を用いて、トレンチ２ｇの外に形成されたＮ型層２ｈを除去して平坦化させる。これによって、図１７（ｃ）に示したＳＪ−ＭＯＳ１００のＰＮコラム層１１ができあがる。
図１８に示した製造方法によれば、図１６と図１７に示した製造方法に較べて、化学機械研磨（ＣＭＰ）工程とエピタキシャル成長工程をそれぞれ一工程省くことができる。
以上示したように、本実施形態の図１〜図１５に例示するＳＪ−ＭＯＳ１００〜１０５においては、Ｐ型コラム２１ｐとＮ型コラム２１ｎの不純物濃度を一定とし、上記第１コラム層、第２コラム層および第３コラム層の不純物量差の違いを各コラム層における第１導電型コラムと第２導電型コラムの幅の違いで設定するようにしている。これによって、図１６〜図１８の製造方法にあるように、Ｎ型コラム２１ｎおよびＰ型コラム２１ｐを形成する際に不純物濃度の設定を一定することができるため、安定した成膜が可能となる。
（第２の実施形態）
第１実施形態のＳＪ−ＭＯＳにおいては、Ｎ型コラム２１ｎとＰ型コラム２１ｐの不純物濃度をそれぞれ一定とし、前述した不純物量差Ｄを、Ｎ型コラム２１ｎとＰ型コラム２１ｐの幅で設定していた。本実施形態のＳＪ−ＭＯＳにおいては、Ｎ型コラムとＰ型コラムの幅をそれぞれ一定とし、Ｎ型コラムとＰ型コラムの不純物濃度で不純物量差Ｄを設定する場合の例を説明する。
図１９は、図１のＳＪ−ＭＯＳ１００に対応した本実施形態の一例であるＳＪ−ＭＯＳ１１０の繰り返し単位構造を模式的に示した断面図である。
図１に示すＳＪ−ＭＯＳ１００のＰＮコラム層１１においては、Ｐ型コラム２１ｐとＮ型コラム２１ｎがそれぞれ一定の不純物濃度Ｘａｐ，Ｘａｎに設定されており、Ｐ型コラム２１ｐとＮ型コラム２１ｎの幅がそれぞれ第１コラム層１１ａと第２コラム層１１ｂで異なる値に設定されていた。これによって、図１のＳＪ−ＭＯＳ１００では、第１コラム層１１ａにおける不純物量差Ｄａ∝（Ｘａｎ・Ｗ１ｎ−Ｘａｐ・Ｗ１ｐ）＞０と第２コラム層１１ｂにおける不純物量差Ｄｂ∝（Ｘａｎ・Ｗ２ｎ−Ｘａｐ・Ｗ２ｐ）＜０の関係が構成されていた。
これに対して、図１９に示すＳＪ−ＭＯＳ１１０のＰＮコラム層１７においては、Ｐ型コラム２１ｐとＮ型コラム２１ｎがそれぞれ一定の幅Ｗ８ｐ，Ｗ８ｎに設定されており、Ｐ型コラム２１ｐの不純物濃度がそれぞれ第１コラム層１７ａと第２コラム層１７ｂで異なる値に設定されている。これによって、図１９のＳＪ−ＭＯＳ１１０では、第１コラム層１７ａにおける不純物量差Ｄｈ∝（Ｘｂｎ・Ｗ８ｎ−Ｘｂｐ・Ｗ８ｐ）＞０と第２コラム層１７ｂにおける不純物量差Ｄｉ∝（Ｘｂｎ・Ｗ８ｎ−Ｘｃｐ・Ｗ８ｐ）＜０の関係が構成されるようにしている。
図２に示したＳＪ−ＭＯＳ１００のシミュレーション結果は、上記不純物量差Ｄａ，Ｄｂの関係によって規定されている。このため、図１９のＳＪ−ＭＯＳ１１０においても、上記不純物量差Ｄｈ，Ｄｉの関係をＳＪ−ＭＯＳ１００の不純物量差Ｄａ，Ｄｂの関係と同じに設定することで、図２に示したＳＪ−ＭＯＳ１００と同様の特性を得ることができる。より具体的には、第１コラム層１７ａと第２コラム層１７ｂの幅と厚さを、それぞれ、Ｗ８ｎ＝Ｗ８ｐとｄ１＝ｄ２＝ｄ／２に設定する。また、第１コラム層１７ａにおける不純物濃度差（Ｘｂｎ−Ｘｂｐ）と第２コラム層１７ｂにおける不純物濃度差（Ｘｂｎ−Ｘｃｐ）の絶対値が等しくなるように設定する（｜Ｗ１ｎ−Ｗ１ｐ｜＝｜Ｗ２ｎ−Ｗ２ｐ｜）。これによって、第１コラム層１７ａと第２コラム層１７ｂにおける上記不純物量差Ｄの値Ｄｈ，Ｄｉは、絶対値が等しく正負の符号だけが異なり、ＳＪ−ＭＯＳ１００の不純物量差Ｄａ，Ｄｂと同じ関係が得られ、図２に示したＳＪ−ＭＯＳ１００と同様の特性となる。従って、図１９のＳＪ−ＭＯＳ１１０についても、図１のＳＪ−ＭＯＳ１００と同様に、従来の図２２に示したＳＪ−ＭＯＳ９０や特許文献１と同様のＰＮコラム層をテーパ構造にしたＳＪ−ＭＯＳに較べて、不純物濃度に製造バラツキがあっても耐圧バラツキが小さく、良品率の向上に有利な素子とすることができる。
以上、第１実施形態の図１のＳＪ−ＭＯＳ１００に対応して、図１９のＳＪ−ＭＯＳ１１０の例を示した。同様に、第１実施形態の他の図６〜図１５に示したＳＪ−ＭＯＳ１０１〜１０５についても、Ｎ型コラムとＰ型コラムの幅それぞれ一定とし、Ｎ型コラムとＰ型コラムの不純物濃度で不純物量差Ｄを設定する本実施形態のＳＪ−ＭＯＳを対応させることが可能である。
図２０はその一例で、図１２のＳＪ−ＭＯＳ１０３に対応したＳＪ−ＭＯＳ１１１の繰り返し単位構造を模式的に示した断面図である。
図２０のＳＪ−ＭＯＳ１１１では、ＰＮコラム層１８が、Ｎ型半導体層１に当接する第１コラム層１８ａとＰ型半導体層３に当接する第２コラム層１８ｂに加えて、中央部に第３コラム層１８ｃが設けられている。第３コラム層１８ｃの任意深さにおける不純物量差の値Ｄｌは、第１コラム層１８ａにおける不純物量差の値Ｄｊと第２コラム層１８ｂにおける不純物量差の値Ｄｋの間に設定されている（Ｄｋ＜Ｄｌ＜Ｄｊ）。より具体的な例として、例えば第１コラム層１８ａにおける不純物量差の値Ｄｊと第２コラム層１４ｂにおける不純物量差の値Ｄｋの絶対値を等しく設定し、第３コラム層１８ｃの不純物量差の値Ｄｈをゼロに設定する。これによって、図２０のＳＪ−ＭＯＳ１１１についても、図１４に示したＳＪ−ＭＯＳ１０３と同様の特性を得ることができる。
次に、図１９のＳＪ−ＭＯＳ１１０の製造方法を簡単に説明する。
図２１（ａ）〜（ｃ）は、ＳＪ−ＭＯＳ１１０の製造方法の一例を示す図で、要部であるＰＮコラム層１７の製造工程別の断面図である。
最初に、ＳＪ−ＭＯＳ１１０のＮ型（ｎ＋）半導体層１となるシリコン基板１上の全面に、Ｐ型コラム２１ｐとなるＰ型（ｐ）層２ｉを所定の不純物濃度でエピタキシャル成長させ、続いてＰ型層２ｉ上に、より不純物濃度の高いＰ型（ｐ）層２ｊをエピタキシャル成長させる。次に、図２１（ａ）に示すように、フォトリソグラフィ法により、Ｐ型層２ｊ上に所定の開口部を有するトレンチ形成マスクＭ４を形成する。続いて、該トレンチ形成マスクＭ４をマスクとして、反応性イオンエッチング（ＲＩＥ）法によりエッチングし、Ｎ型コラム２１ｎを形成するためのトレンチ２ｋを形成する。次に、トレンチ形成マスクＭ４を剥離させた後、図２１（ｂ）に示すように、エピタキシャル成長によりＮ型（ｎ）層２ｌを形成し、トレンチ２ｋを埋め込む。次に、化学機械研磨（ＣＭＰ）を用いて、図２１（ｃ）に示すように、トレンチ２ｋの外に形成されたＮ型層２ｌを除去して平坦化させる。これによって、図１９に示したＳＪ−ＭＯＳ１１０のＰＮコラム層１７ができあがる。
最後に、周知のＭＯＳＦＥＴ製造工程を行うことで、図１９のＳＪ−ＭＯＳ１１０が完成する。
以上示した本実施形態の図１９，２０に例示するＳＪ−ＭＯＳ１１０，１１１においては、Ｐ型コラム２１ｐとＮ型コラム２１ｎが、それぞれ、一定の幅に設定されており、第１コラム層、第２コラム層および第３コラム層の前述した不純物量差の違いを、深さの関数としてのＰ型コラム２１ｐとＮ型コラム２１ｎの不純物濃度の違いで設定するようにしている。これによって、図２１の製造方法にあるように、Ｎ型コラムまたはＰ型コラムを形成する際のトレンチ形成工程を単純化できるため、製造コストの増大を抑制することができる。
（その他の実施形態）
第１実施形態では、Ｎ型コラム２１ｎとＰ型コラム２１ｐの不純物濃度をそれぞれ一定とし、前述した第１コラム層と第２コラム層の不純物量差ＤをＮ型コラム２１ｎとＰ型コラム２１ｐの幅で設定するＳＪ−ＭＯＳを例示した。また、第２実施形態では、Ｎ型コラム２１ｎとＰ型コラム２１ｐの幅をそれぞれ一定とし、前述した第１コラム層と第２コラム層の不純物量差ＤをＮ型コラムとＰ型コラムの不純物濃度で設定するＳＪ−ＭＯＳを例示した。しかしながら、本発明の半導体装置はこれに限らず、Ｎ型コラム２１ｎとＰ型コラム２１ｐの幅と不純物濃度のどちらも異なる値にして、前述した第１コラム層と第２コラム層の不純物量差Ｄを設定するようにしてもよい。
また、第１実施形態と第２実施形態では、いずれもＮチャネルのＳＪ−ＭＯＳ１００〜１０５，１１０，１１１を例として本発明の半導体装置を説明したが、上記したＳＪ−ＭＯＳ１００〜１０５，１１０，１１１の各部の導電型を全て逆転したＰチャネルのＳＪ−ＭＯＳについても、同様の効果を得ることができる。
以上のようにして、本発明の半導体装置は、スーパージャンクションとして機能するＰＮコラム層が形成されてなる半導体装置であって、形状加工バラツキや不純物濃度バラツキよる耐圧バラツキをより低減させることができる半導体装置とすることができる。
特に、本発明の半導体装置は、第１実施形態と第２実施形態で例示したように、Ｐ型半導体層をチャネル形成層とし、該Ｐ型半導体層を貫通してＰＮコラム層のＮ型コラムに達するトレンチ構造の絶縁ゲート電極を有する、縦型の絶縁ゲートトランジスタ素子とする場合に好適である。
第１実施形態の一例であるＳＪ−ＭＯＳ１００を模式的に示した断面図で、（ａ）はＳＪ−ＭＯＳ１００の繰り返し単位構造を示した図であり、（ｂ）は（ａ）の単位構造により構成されるＳＪ−ＭＯＳ１００を示した図である。 ＳＪ−ＭＯＳ９０とＳＪ−ＭＯＳ１００のシミュレーション結果で、耐圧の不純物量バランス依存性を比較して示した図である。 ＳＪ−ＭＯＳ１００の耐圧の不純物量バランス依存性とＰＮコラム層をテーパ構造にしたＳＪ−ＭＯＳの不純物量バランス依存性を比較して示した図である。 （ａ），（ｂ）は、それぞれ、図１のＳＪ−ＭＯＳ１００における第１コラム層１１ａと第２コラム層１１ｂをそれぞれのＰＮコラム層としたＳＪ−ＭＯＳ１００ａ，１００ｂの繰り返し単位構造を模式的に示した図である。 図４（ａ），（ｂ）のＳＪ−ＭＯＳ１００ａ，１００ｂおよび図１のＳＪ−ＭＯＳ１００のシミュレーション結果で、耐圧の不純物濃度バランス依存性を比較して示した図である。 図１に示したＳＪ−ＭＯＳ１００の変形例で、ＳＪ−ＭＯＳ１０１の繰り返し単位構造を模式的に示した図である。 （ａ），（ｂ）は、それぞれ、図６のＳＪ−ＭＯＳ１０１における第１コラム層１２ａと第２コラム層１２ｂをそれぞれのＰＮコラム層としたＳＪ−ＭＯＳ１０１ａ，１０１ｂの繰り返し単位構造を模式的に示した図である。 図６と図７（ａ），（ｂ）に示すＳＪ−ＭＯＳ１０１，１０１ａ，１０１ｂのシミュレーション結果で、耐圧の不純物濃度バランス依存性を比較して示した図である。 図１に示したＳＪ−ＭＯＳ１００の別の変形例で、ＳＪ−ＭＯＳ１０２の繰り返し単位構造を模式的に示した図である。 （ａ），（ｂ）は、それぞれ、図９のＳＪ−ＭＯＳ１０２における第１コラム層１３ａと第２コラム層１３ｂをそれぞれのＰＮコラム層としたＳＪ−ＭＯＳ１０２ａ，１０２ｂの繰り返し単位構造を模式的に示した図である。 図９と図１０（ａ），（ｂ）に示すＳＪ−ＭＯＳ１０２，１０２ａ，１０２ｂのシミュレーション結果で、耐圧の不純物濃度バランス依存性を比較して示した図である。 図１に示したＳＪ−ＭＯＳ１００の別の変形例で、ＳＪ−ＭＯＳ１０３の繰り返し単位構造を模式的に示した図である。 （ａ）〜（ｃ）は、それぞれ、図１２のＳＪ−ＭＯＳ１０３における第１コラム層１４ａ，第２コラム層１４ｂおよび第３コラム層１４ｃをそれぞれのＰＮコラム層としたＳＪ−ＭＯＳ１０３ａ〜１０３ｃの繰り返し単位構造を模式的に示した図である。 ＳＪ−ＭＯＳ１０３，１０３ａ〜１０３ｃのシミュレーション結果で、耐圧の不純物濃度バランス依存性を比較して示した図である。 （ａ）は、図１に示したＳＪ−ＭＯＳ１００の変形例で、ＳＪ−ＭＯＳ１０４の繰り返し単位構造を模式的に示した図である。また、（ｂ）は、図１２に示したＳＪ−ＭＯＳ１０３の変形例で、ＳＪ−ＭＯＳ１０５の繰り返し単位構造を模式的に示した図である。 （ａ）〜（ｄ）は、ＳＪ−ＭＯＳ１００の製造方法の一例を示す図で、要部であるＰＮコラム層１１の製造工程別の断面図である。 （ａ）〜（ｃ）は、ＳＪ−ＭＯＳ１００の製造方法の一例を示す図で、要部であるＰＮコラム層１１の製造工程別の断面図である。 （ａ）〜（ｃ）は、ＳＪ−ＭＯＳ１００の要部であるＰＮコラム層１１の別の製造方法を示す工程別の断面図である。 図１のＳＪ−ＭＯＳ１００に対応した第２実施形態の一例であるＳＪ−ＭＯＳ１１０の繰り返し単位構造を模式的に示した断面図である。 図１２のＳＪ−ＭＯＳ１０３に対応したＳＪ−ＭＯＳ１１１の繰り返し単位構造を模式的に示した断面図である。 （ａ）〜（ｃ）は、ＳＪ−ＭＯＳ１１０の製造方法の一例を示す図で、要部であるＰＮコラム層１７の製造工程別の断面図である。 従来の代表的なＳＪ−ＭＯＳ９０を模式的に示した断面図で、（ａ）はＳＪ−ＭＯＳ９０の繰り返し単位構造を示した図であり、（ｂ）は（ａ）の単位構造により構成されるＳＪ−ＭＯＳ９０を示した図である。
符号の説明
９０，１００〜１０５，１１０，１１１ 半導体装置（ＳＪ−ＭＯＳ）
１ Ｎ型（ｎ＋）半導体層（シリコン基板）
１０〜１８ ＰＮコラム層
１１ａ〜１８ａ 第１コラム層
１１ｂ〜１８ｂ 第２コラム層
１４ｃ，１６ｃ，１８ｃ 第３コラム層
２０ｎ，２１ｎ Ｎ型（ｎ）コラム
２０ｐ，２１ｐ Ｐ型（ｐ）コラム
３ Ｐ型（ｐ−）半導体層
３ａ Ｐ型（ｐ＋）領域
４ Ｎ型（ｎ＋）領域
５ 側壁絶縁膜
６ 埋込多結晶シリコン
７ 絶縁ゲート電極

Claims (9)

  1. 半導体基板の厚さ方向において、
    第１導電型コラムと第２導電型コラムが当接して交互に繰り返し配置されてなる所定厚さのＰＮコラム層が形成され、
    前記ＰＮコラム層の第１界面に当接して、第２導電型半導体層が形成され、
    前記ＰＮコラム層の第２界面に当接して、第１導電型半導体層が形成されてなる半導体装置であって、
    前記ＰＮコラム層において、
    深さの関数としての不純物量差を、（前記第２導電型コラムの不純物量−前記第１導電型コラムの不純物量）と定義したとき、
    前記第１界面から所定の厚さで、任意深さの前記不純物量差が正の一定値に設定された第１コラム層と、
    前記第２界面から所定の厚さで、任意深さの前記不純物量差が負の一定値に設定された第２コラム層とが、設けられてなることを特徴とする半導体装置。
  2. 前記第１コラム層の不純物量差と前記第２コラム層の不純物量差の絶対値が、等しく設定されてなることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１コラム層と前記第２コラム層の厚さが、等しく設定されてなることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１コラム層と前記第２コラム層の厚さが、前記ＰＮコラム層の厚さの１／２であることを特徴とする請求項３に記載の半導体装置。
  5. 前記ＰＮコラム層において、
    前記第１コラム層と前記第２コラム層の間に所定の厚さで、任意深さの前記不純物量差が前記第１コラム層における不純物量差と前記第２コラム層における不純物量差の間の値に設定された第３コラム層が、設けられてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  6. 前記第３コラム層の厚さが、前記第１コラム層の厚さおよび前記第２コラム層の厚さのいずれよりも小さく設定されてなることを特徴とする請求項５に記載の半導体装置。
  7. 前記第１導電型コラムと前記第２導電型コラムが、それぞれ、一定の不純物濃度に設定されてなり、
    前記第１コラム層と前記第２コラム層の不純物量差の違いが、前記第１導電型コラムと前記第２導電型コラムの幅の違いで設定されてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記第１導電型コラムと前記第２導電型コラムが、それぞれ、一定の幅に設定されてなり、
    前記第１コラム層と前記第２コラム層の不純物量差の違いが、前記第１導電型コラムと前記第２導電型コラムの不純物濃度の違いで設定されてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  9. 前記半導体装置が、
    前記第１導電型半導体層をチャネル形成層とし、該第１導電型半導体層を貫通して前記ＰＮコラム層の第２導電型コラムに達するトレンチ構造の絶縁ゲート電極を有する、
    縦型の絶縁ゲートトランジスタ素子であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
JP2007325175A 2007-12-17 2007-12-17 半導体装置 Expired - Fee Related JP4530036B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007325175A JP4530036B2 (ja) 2007-12-17 2007-12-17 半導体装置
DE102008061962.0A DE102008061962B4 (de) 2007-12-17 2008-12-12 Halbleitervorrichtung mit Super Junction
KR1020080128089A KR101066988B1 (ko) 2007-12-17 2008-12-16 수퍼 정션을 가지는 반도체 장치
US12/314,786 US7859048B2 (en) 2007-12-17 2008-12-16 Semiconductor device having super junction
CN2008101856536A CN101465370B (zh) 2007-12-17 2008-12-17 具有超级结的半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007325175A JP4530036B2 (ja) 2007-12-17 2007-12-17 半導体装置

Publications (2)

Publication Number Publication Date
JP2009147234A JP2009147234A (ja) 2009-07-02
JP4530036B2 true JP4530036B2 (ja) 2010-08-25

Family

ID=40690248

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007325175A Expired - Fee Related JP4530036B2 (ja) 2007-12-17 2007-12-17 半導体装置

Country Status (5)

Country Link
US (1) US7859048B2 (ja)
JP (1) JP4530036B2 (ja)
KR (1) KR101066988B1 (ja)
CN (1) CN101465370B (ja)
DE (1) DE102008061962B4 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8438269B1 (en) * 2008-09-12 2013-05-07 At&T Intellectual Property I, Lp Method and apparatus for measuring the end-to-end performance and capacity of complex network service
JP5543758B2 (ja) * 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
CN102456715B (zh) * 2010-10-25 2015-06-03 上海华虹宏力半导体制造有限公司 一种半导体器件结构及其制作方法
CN102738207B (zh) * 2011-04-07 2014-12-10 上海华虹宏力半导体制造有限公司 超级结器件的终端保护结构及制造方法
TW201310641A (zh) * 2011-08-19 2013-03-01 Anpec Electronics Corp 功率電晶體元件及其製作方法
CN103035677B (zh) * 2011-09-30 2015-08-19 上海华虹宏力半导体制造有限公司 超级结结构、超级结mos晶体管及其制造方法
TWI469351B (zh) * 2011-11-29 2015-01-11 Anpec Electronics Corp 具有超級介面之功率電晶體元件及其製作方法
JP2013175655A (ja) * 2012-02-27 2013-09-05 Toshiba Corp 電力用半導体装置及びその製造方法
CN103681321B (zh) * 2012-09-17 2016-05-18 中国科学院微电子研究所 一种高压超结igbt的制作方法
JP2014060299A (ja) * 2012-09-18 2014-04-03 Toshiba Corp 半導体装置
US9496331B2 (en) * 2012-12-07 2016-11-15 Denso Corporation Semiconductor device having vertical MOSFET with super junction structure, and method for manufacturing the same
JP6253885B2 (ja) * 2013-01-07 2017-12-27 ルネサスエレクトロニクス株式会社 縦型パワーｍｏｓｆｅｔ
KR101795828B1 (ko) * 2013-09-17 2017-11-10 매그나칩 반도체 유한회사 초접합 반도체 소자 및 제조 방법
CN103730372B (zh) * 2013-12-27 2016-06-08 西安龙腾新能源科技发展有限公司 一种可提高器件耐压的超结制造方法
CN103904120B (zh) * 2014-03-28 2017-01-11 北京中科新微特科技开发股份有限公司 一种具有网状外延结构的超结mosfet
JP6782529B2 (ja) * 2015-01-29 2020-11-11 富士電機株式会社 半導体装置
JP6510280B2 (ja) * 2015-03-11 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102016115559B4 (de) * 2016-08-22 2020-06-04 Infineon Technologies Austria Ag Transistorbauelement mit verbesserter leckstromcharakteristik
DE102016115805B4 (de) 2016-08-25 2020-07-09 Infineon Technologies Austria Ag Transistorbauelement mit hoher lawinen-festigkeit
JP6850659B2 (ja) * 2017-03-31 2021-03-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2019069416A1 (ja) * 2017-10-05 2019-04-11 三菱電機株式会社 半導体装置
JP7081876B2 (ja) 2017-12-19 2022-06-07 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
CN111200007B (zh) * 2018-11-20 2023-01-06 深圳尚阳通科技有限公司 超结器件及其制造方法
CN111341829B (zh) * 2018-12-18 2022-08-30 深圳尚阳通科技有限公司 超结结构及其制造方法
CN111341830B (zh) * 2018-12-18 2022-08-30 深圳尚阳通科技有限公司 超结结构及其制造方法
CN110212018B (zh) * 2019-05-20 2022-08-16 上海华虹宏力半导体制造有限公司 超结结构及超结器件
CN113488388A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种沟槽栅超结vdmosfet半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004072068A (ja) * 2002-06-14 2004-03-04 Fuji Electric Holdings Co Ltd 半導体素子
JP2007300034A (ja) * 2006-05-02 2007-11-15 Toshiba Corp 半導体装置及び半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080017897A1 (en) * 2006-01-30 2008-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing same
US8106453B2 (en) * 2006-01-31 2012-01-31 Denso Corporation Semiconductor device having super junction structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004072068A (ja) * 2002-06-14 2004-03-04 Fuji Electric Holdings Co Ltd 半導体素子
JP2007300034A (ja) * 2006-05-02 2007-11-15 Toshiba Corp 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US7859048B2 (en) 2010-12-28
CN101465370B (zh) 2010-08-18
US20090321819A1 (en) 2009-12-31
DE102008061962B4 (de) 2017-02-09
CN101465370A (zh) 2009-06-24
KR20090065459A (ko) 2009-06-22
JP2009147234A (ja) 2009-07-02
DE102008061962A1 (de) 2009-06-25
KR101066988B1 (ko) 2011-09-23
DE102008061962A8 (de) 2009-11-19

Similar Documents

Publication Publication Date Title
JP4530036B2 (ja) 半導体装置
KR100676385B1 (ko) 전계 효과 트랜지스터를 포함한 반도체 장치
US8647947B2 (en) Semiconductor device including a MOS transistor and production method therefor
TWI615976B (zh) 鰭式場效電晶體及其製造方法
US8022439B2 (en) Semiconductor device comprising gate electrode surrounding entire circumference of channel region and method for manufacturing the same
US9064799B2 (en) Method of forming edge devices for improved performance
JP2005340810A (ja) マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
US9276107B2 (en) Semiconductor device having buried gate electrode structures
KR20080035659A (ko) 스트레스형 ｍｏｓ 디바이스 제조방법
US20060189081A1 (en) LDMOS device and method of fabrication of LDMOS device
US20050112826A1 (en) Method of fabricating high voltage transistor
TWI394262B (zh) 半導體裝置及其製造方法
US20070241400A1 (en) Semiconductor device
JP2006351745A (ja) 半導体装置の製造方法
JP2006196617A (ja) 半導体装置の製造方法とその方法で製造した半導体装置
JP4426996B2 (ja) 半導体装置および半導体装置の製造方法
US10777680B2 (en) Integrated circuit chip with strained NMOS and PMOS transistors
JP5544715B2 (ja) 半導体装置及びその製造方法
TW201535738A (zh) 半導體裝置及其製造方法
JP2006140539A (ja) 半導体集積回路装置の製造方法
US8698240B2 (en) Double diffused drain metal-oxide-simiconductor devices with floating poly thereon and methods of manufacturing the same
US9419076B1 (en) Bipolar junction transistor
JPH11298000A (ja) パワーｍｏｓｆｅｔおよびその製造方法
JP2005175135A (ja) 半導体装置およびその製造方法
KR20060002481A (ko) 리세스 채널 ｃｍｏｓ 소자 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100302

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100518

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100531

R151 Written notification of patent or utility model registration

Ref document number: 4530036

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130618

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140618

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees