TW201535738A - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置，包括：相堆疊之複數個半導體層；複數個複合摻雜區，沿一第一方向而平行且分隔地設置於該些半導體層之一部中；一閘極結構，沿一第二方向而設置於該些半導體層之一部上，其中該閘極結構覆蓋該些複合摻雜區之一部；一第一摻雜區，沿該第二方向而設置於該些半導體層內之一最上層並鄰近該閘極結構之一第一側；以及一第二摻雜區，沿該第二方向而設置於相對於該閘極結構第一側之一第二側之該些半導體層內之一最上層內並鄰近該些複合摻雜區。

Description

半導體裝置及其製造方法

本發明係關於積體電路裝置，且特別是關於一種具有超接面結構(super junction structure)之半導體裝置及其製造方法。

近年來，隨著如功率半導體裝置(power semiconductor device)之高電壓裝置(high voltage device)的需求增加，對於高電壓裝置中使用之高電壓金氧半導體場效電晶體(high voltage MOSFETs)技術的研究亦逐漸增加。

於傳統功率半導體裝置中使用之高電壓金氧半導體場效電晶體通常採用一超接面結構(super junction structure)，以達成如降低導通電阻(on-resistance)及維持高崩潰電壓(high breakdown volgate)等功效。

然而，隨著半導體製造技術的微縮趨勢，所製造出的功率半導體裝置中之高電壓金氧半導體場效電晶體的元件尺寸亦逐漸縮減，因此便需要思量如何隨著功率半導體裝置的尺寸微縮而維持與改善其內高電壓金氧半導體場效電晶體之如驅動電流、導通電阻、崩潰電壓等元件表現。

有鑑於此，本發明提供了一種半導體裝置及其製造方法，以於其尺寸微縮下仍可維持半導體裝置之如驅動電流、導通電阻、崩潰電壓等元件表現。

依據一實施例，本發明提供了一種半導體裝置，包括：相堆疊之複數個半導體層，其中該些半導體層具有一第一導電類型；複數個複合摻雜區，沿一第一方向而平行且分隔地設置於該些半導體層之一部中，其中該些複合摻雜區具有相反於該第一導電類型之一第二導電類型；一閘極結構，沿一第二方向而設置於該些半導體層之一部上，其中該閘極結構覆蓋該些複合摻雜區之一部；一第一摻雜區，沿該第二方向而設置於該些半導體層內之一最上層並鄰近該閘極結構之一第一側，其中該第一摻雜區具有該第二導電類型；以及一第二摻雜區，沿該第二方向而設置於相對於該閘極結構第一側之一第二側之該些半導體層內之一最上層內並鄰近該些複合摻雜區，其中該第二摻雜區具有該第二導電類型。

依據又一實施例，本發明提供了一種半導體裝置之製造方法，包括下列步驟：a.提供一絕緣層上覆半導體基板，包括一主體半導體層、位於該主體半導體層上之一埋設絕緣層以及位於該埋設絕緣層上之一第一半導體層，該第一半導體層具有一第一導電類型；b.沿一第一方向分別形成一第一佈植區於該第一半導體層內之平行且分隔之數個部分內，其中該第一佈植區具有相反於該第一導電類型之一第二導電類型；c.形成一第二半導體層於該第一半導體層上；以及d.沿該第一方向以分別形成一第二佈植區於該第二半導體層內之平行且 分隔之數個部分內，其中該第二佈植區係分別位於該些第一佈植區之一之上且具有該第二導電類型；e.施行一熱擴散製程，以分別將該第一半導體層內之該第一佈植區以及該第二半導體層內之該第二佈植區分別擴散成一第一摻雜區與一第二摻雜區；以及f：形成一閘極結構於該第二半導體層之一部上、一第三摻雜區於該閘極結構之一第一側之該第二半導體層之一部內、以及一第四摻雜區於相對於該閘極結構之該第一側之一第二側之該第二半導體層之一部內，其中該閘極結構沿一第二方向延伸於該第二半導體層上，而該第三摻雜區與該第四摻雜區具有該第二導電類型。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

10‧‧‧半導體裝置

12‧‧‧絕緣層上覆半導體基板

14‧‧‧主體半導體層

16‧‧‧埋設絕緣層

18‧‧‧半導體層

20‧‧‧超接面結構

22‧‧‧摻雜區

24‧‧‧摻雜區

26‧‧‧閘極結構

28‧‧‧摻雜區

30‧‧‧摻雜區

32‧‧‧井區

34‧‧‧摻雜區

102‧‧‧半導體基板

104‧‧‧主體半導體層

106‧‧‧埋設絕緣層

108‧‧‧埋設絕緣層

110‧‧‧圖案化罩幕層

112‧‧‧開口

114‧‧‧離子佈植製程

115‧‧‧摻質

116‧‧‧佈植區

118‧‧‧半導體層

120‧‧‧圖案化罩幕層

122‧‧‧開口

124‧‧‧離子佈植製程

125‧‧‧摻質

126‧‧‧佈植區

128‧‧‧半導體層

129‧‧‧摻質

130‧‧‧佈植區

132‧‧‧熱擴散製程

134、136、138‧‧‧摻雜區

140‧‧‧閘極介電層

142‧‧‧閘極電極層

144、146、148‧‧‧摻雜區

300‧‧‧半導體裝置

310‧‧‧複合摻雜區

320‧‧‧複合摻雜區

330‧‧‧超接面結構

H1、H2、H3‧‧‧深度

G‧‧‧閘極結構

第1圖為一立體示意圖，顯示了依據本發明之一實施例之半導體裝置。

第2圖為一剖面示意圖，顯示了沿第1圖內線段2-2之一剖面情形。

第3、5、8、11、14、18圖為一系列上視示意圖，顯示了依據本發明之一實施例之半導體裝置之製造方法。

第4圖為一剖面示意圖，分別為沿第3圖內之線段4-4之半導體裝置之製作情形。

第6圖為一剖面示意圖，分別為沿第5圖內之線段6-6之半 導體裝置之製作情形。

第7圖為一剖面示意圖，分別為沿第5圖內之線段7-7之半導體裝置之製作情形。

第9圖為一剖面示意圖，分別為沿第8圖內之線段9-9之半導體裝置之製作情形。

第10圖為一剖面示意圖，分別為沿第8圖內之線段10-10之半導體裝置之製作情形。

第12圖為一剖面示意圖，分別為沿第11圖內之線段12-12之半導體裝置之製作情形。

第13圖為一剖面示意圖，分別為沿第11圖內之線段13-13之半導體裝置之製作情形。

第15圖為一剖面示意圖，分別為沿第14圖內之線段15-15之半導體裝置之製作情形。

第16圖為一剖面示意圖，分別為沿第14圖內之線段16-16之半導體裝置之製作情形。

第17圖為一剖面示意圖，分別為沿第14圖內之線段17-17之半導體裝置之製作情形。

第19圖為一剖面示意圖，分別為沿第18圖內之線段19-19之半導體裝置之製作情形。

第20圖為一剖面示意圖，分別為沿第18圖內之線段20-20之半導體裝置之製作情形。

第21圖為一立體示意圖，顯示了依據本發明之另一實施例之半導體裝置。

請參照第1圖，顯示了依據本發明之一實施例之一種具有橫向超接面結構(lateral super junction structure)之半導體裝置10之一立體示意圖。

在此，半導體裝置10為本案發明人所知悉之一半導體裝置且係作為一比較例之用，其繪示為一金氧半導體場效電晶體(MOSFET)，以說明本案發明人所發現之半導體裝置10隨著其尺寸微縮時所遭遇之驅動電流降低問題，且此處之半導體裝置10的實施情形並非用於限定本發明之範疇。

如第1圖所示，半導體裝置10包括一絕緣層上覆半導體(semiconductor on insulator，SOI)基板12，其包括一主體半導體層(bulk semiconductor layer)14以及依序形成於主體半導體層14上之一埋設絕緣層(buried insulating layer)16與一半導體層(semiconductor layer)18。主體半導體層14與半導體層18可包括如矽之半導體材料，埋設絕緣層16可包括如二氧化矽之絕緣材料，而半導體層18內則可包括如P型導電類型之第一導電類型之摻質。於半導體裝置10中，半導體層18之一部內形成有一超接面結構(super junction structure)20，其包括相鄰且橫向地交錯設置之數個摻雜區22與24。此些摻雜區24係為半導體層18之一部，因而具有相同於半導體層18之第一導電特性，而此些摻雜區22則為包括相反於半導體層18之第一導電類型之第二導電類型(例如為N型導電類型)之摻質所形成之一摻雜區，其可採用如離子佈值方式而形成於半導體層18之數個部分中。此些摻雜區22係作為半導體裝置10之漂移區(drift-region)之用。另外，於半導體層18之一部上形成有一 閘極結構(gate structure)26，以及於閘極結構26的相對側之半導體層18之一部內則分別形成有相鄰之兩摻雜區28與34以及一摻雜區30。摻雜區34為包括於相同於半導體層18之第一導電類型之一摻雜區，而摻雜區28與30為包括相反於半導體層18之第一導電類型之第二導電類型之摻雜區，以分別作為一源極區/汲極區之用。閘極結構26則係沿第1圖上Y方向而延伸於半導體層18之一部上且部分地覆蓋了超接面結構20之此些摻雜區22與24。摻雜區30係設置於摻雜區22與24之一部內且為摻雜區22與24所環繞，而摻雜區28與34則係設置於一井區32之內且為井區32所環繞。此井區32為鄰近摻雜區28與34之半導體層18之一部且其為閘極結構26所部分覆蓋。井區32具有相同於半導體層18之第一導電類型之摻質，且其底部係接觸了埋設絕緣層16之頂部，而設置於井區32內之摻雜區28與34則為井區32所環繞。

請參照第2圖，顯示了沿第1圖內線段2-2之剖面示意圖。如第2圖所示，基於包括交錯設置之數個摻雜區22與24所形成之超接面結構20的使用，此半導體裝置10可適用於如功率半導體裝置之高電壓操作應用。

然而，由於此些摻雜區22係針對所在區域之半導體層18之數個部分施行如離子佈植與熱擴散製程等製程所形成。因此，隨著半導體裝置10的尺寸微縮，半導體裝置10之如表面積之元件尺寸亦隨之微縮，因此用於形成此些摻雜區22的區域也將隨之微縮。由於半導體裝置10之驅動電流係正比於位於半導體層18內之此些摻雜區22之截面積的總和，因此 此些摻雜區22的區域的微縮恐將降低半導體裝置10之驅動電流並增大半導體裝置10之導通電阻。因此，若欲維持或提升半導體裝置10之驅動電流以及維持或減少半導體裝置10之導通電阻，則需要增大此些摻雜區22所占區域的表面積，此點需求則與半導體裝置10的尺寸微縮情形相牴觸。

因此，本發明提供了一種半導體裝置及其製造方法，其內包括一超接面結構，且此半導體裝置可隨著元件尺寸微縮而維持或提高半導體裝置之驅動電流以及維持或降低半導體裝置之導通電阻。

請參照第3-20圖之一系列示意圖，以顯示了依據本發明之一實施例之半導體裝置之製造方法，其中第3、5、8、11、14、18圖為一上視示意圖，而第4、6-7、9-10、12-13、19-20等圖則分別顯示了沿第3、5、8、11、14、18圖內特定線段之一剖面示意圖，藉以分別顯示於半導體裝置之製造方法之一中間階段的製作情形。

請參照第3-4圖，首先提供一半導體基板102，而第3圖顯示了此半導體基板102之上視示意圖，而第4圖則顯示沿第1圖內之線段4-4之剖面示意圖。

如第4圖所示，半導體基板102例如為一絕緣層上覆半導體(semiconductor on insulator，SOI)基板，其包括一主體半導體層104以及依序形成於主體半導體層104上之一埋設絕緣層(buried insulating layer)106與一半導體層108。主體半導體層104與半導體層108可包括如矽之半導體材料，埋設絕緣層106可包括如二氧化矽之絕緣材料，而半導體層108內 則可包括如P型導電類型或N型導電類型之第一導電類型的摻質。

請參照第5-7圖，接著於半導體層108內形成平行且分隔之數個佈植區116。第5圖顯示了形成有數個佈植區116之半導體基板102之一上視示意圖，而第6-7圖則分別顯示了沿第5圖內之線段6-6與線段7-7之一剖面示意圖。

如第5-6圖所示，首先形成一圖案化罩幕層110於半導體層108之上，而此圖案化罩幕層110內形成有平行且分隔之數個開口112，此些開口112係沿第5圖上之X方向延伸並分別露出半導體層108之一部。圖案化罩幕層110可包括如阻劑之罩幕材料，故此些開口112可藉由如微影與蝕刻等製程(未顯示)並搭配一適當光罩(未顯示)的使用而形成於圖案化罩幕層110之內。接著，採用圖案化罩幕層110作為一佈植遮罩以施行一離子佈植製程114，以佈植具有相反於半導體層108之第一導電類型之第二導電類型的摻質115至為此些開口112所露出之半導體層108之一部內，例如為第6圖所示之一深度H1之處。此深度H1例如為半導體層108厚度之1/2之處，且可依照所實施製程而調整，而非以上述實施情形為限。另外，如第7圖所示，鄰近於佈植區116之半導體層108的一部則因仍受到圖案化罩幕層110的保護，因而不會受到離子佈植製程114內第二導電類型之摻質115的佈植，因而仍具有原來之第一導電類型。

請參照第8-10圖，接著於半導體層108上形成一半導體層118以及於此半導體層118內形成平行且分隔之數個 佈植區126。第8圖顯示了形成有數個佈植區126之半導體層118之一上視示意圖，而第9-10圖則分別顯示了沿第8圖內線段9-9與線段10-10之一剖面示意圖。

如第8-9圖所示，於去除第5-7圖內形成於半導體層108上之圖案化罩幕層110之後，接著於半導體基板102之半導體層108之上採用如磊晶成長之一方法以形成一半導體層118。在此，半導體層118之厚度、材質與所含摻質之導電類型可相同於半導體層108之厚度、材質與所含摻質之導電類型，例如為矽材質與第一導電類型。接著於半導體層118上形成一圖案化罩幕層120，而此圖案化罩幕層120內形成有平行且分隔之數個開口122，此些開口122係沿第8圖之X方向延伸並分別露出半導體層118之一部。圖案化罩幕層120可包括如阻劑之罩幕材料，故此些開口122可藉由如微影與蝕刻等製程(未顯示)並搭配一適當光罩(未顯示)的使用而形成。此外，亦可採用用於形成開口112之光罩以形成此些開口122，如此各開口122所露出之半導體層118之一部係大體位於半導體層108之佈植區116之上並與之對準。接著，採用圖案化罩幕層120作為一佈植遮罩施行一離子佈植製程124，以佈植具有相反於半導體層118之第一導電類型之第二導電類型的摻質125至為各開口122所露出之半導體層118之一部內，例如為第9圖所示之一深度H2之處。此深度H2例如為半導體層118厚度之1/2之處，且可依照所實施製程而略作調整，而非以上述實施情形為限。另外，如第10圖所示，鄰近於佈植區126之半導體層108的一部則因仍受到圖案化罩幕層120的保護，因 而不會受到離子佈植製程124內第二導電類型之摻質125的佈植，因而仍具有原來之第一導電類型。

請參照第11-13圖，於去除圖案化罩幕層120後，接著於半導體層118上形成一半導體層128以及於此半導體層128內形成平行且分隔之數個佈植區130。第11圖顯示了形成有數個佈植區130之半導體層128之一上視示意圖，而第12-13圖則分別顯示了沿第10圖內之線段12-12與線段13-13之一剖面示意圖。

如第11-12圖所示，可採用相同於如第8-10圖內之半導體層118及佈植區126之形成方法以形成此半導體層128及形成其內之包括有摻質129之數個佈植區130，故於此不再次敘述其製作情形。而所形成之半導體層128及數個佈植區130的實施情形亦相同於半導體層118及佈植區126之實施情形。如第12圖所示，佈植區130係大體位於佈植區126之上並與之對準，而形成於半導體層128內之第一導電類型之第二導電類型的摻質129係位於佈植區130內之半導體層128之一部之一深度H3之處。此深度H3例如為半導體層128厚度之1/2之處，且可依照所實施製程而略作調整，而非以上述實施情形為限。如第13圖所示，鄰近於佈植區130之半導體層128之數個部份內則並未形成有佈植區130。

接著，針對如第11-13圖所示結構施行一熱擴散製程132，例如一回火製程，以分別將於半導體層108、118與128內之佈植區116、126、130內的摻質115、125與129分別擴散成為一摻雜區134、136與138，如第14-17圖所示情形。

請參照第14-17圖，於熱擴散製程132施行之後，原先位於半導體層108、118與128內之佈植區116、126、130之摻質115、125與129便分別擴散成為一摻雜區134、136與138，其具有相反於半導體層108、118與128之第一導電類型之第二導電類型。

如第14圖所示，顯示了半導體層128以及形成於其內之數個摻雜區138之一上視示意圖，而第15-17圖則分別顯示了沿第14圖內之線段15-15、線段16-16與線段17-17之一剖面示意圖。

如第14圖所示，從上視觀之，摻雜區138、136、134為沿第14圖之X方向延伸之大體長條狀(strip-like)之一區域。另外，如第15、17圖所示，分別位於半導體層108、118與128內之摻雜區134、136與138係由下往上地堆疊於埋設絕緣層106上且分別具有大體類橢圓形(oval-like)之一輪廓，而摻雜區134係接觸埋設絕緣層106，摻雜區136係接觸擴散區134與138，以及摻雜區138係接觸摻雜區136。如第16圖所示，位於相鄰之摻雜區134、136、138之間的區域內之半導體層108、118與128則並未形成有此些摻雜區134、136與138。

請參照第18-20圖，接著於半導體層128內上形成一閘極結構G，以及於閘極結構G之一側內之半導體層128之一部內分別形成一摻雜區146與148，以及於閘極結構G之另一側內之半導體層128之一部內形成一摻雜區144。第18圖為一上視示意圖，而第19-20圖則分別顯示了沿第18圖內之線段19-19與線段20-20之一剖面示意圖。

如第18圖所示，閘極結構G以及摻雜區144、146與148係沿著第18圖上垂直於X方向之Y方向延伸而分別形成於半導體層128之上與之內。閘極結構G係部分覆蓋了此些摻雜區138及其鄰近之半導體層128之一部，而摻雜區146與148係設置於鄰近閘極結構G之一側的半導體層128之一部內，而摻雜區144係形成於閘極結構G之另一側的半導體層128之一部內，並設置於摻雜區138之一部內，如第19圖所示。另外，如第19-20圖所示，閘極結構G則包括依序設置於半導體層128上之閘極介電層140與閘極電極層142。

在此，如第18-20圖中所示之閘極結構G內閘極介電層140與閘極電極層142以及摻雜區144、146與148的製作可採用傳統高電壓金氧半導體(high voltage MOS)製程所形成，且閘極介電層140與閘極電極層142可採用傳統高電壓金氧半導體場效電晶體(MOSFET)之材料，故不在此詳述其製作及其應用材料，而摻雜區144、146內可包括相反於半導體層128之第一導電類型之第二導電類型之摻質並可作為源極區/汲極區之用，而摻雜區148則可包括相同於半導體層128之第一導電類型之摻質。

製程至此，便大體完成了依據本發明之一實施例之半導體裝置300的製作，其為包括一超接面結構330之一金氧半導體電晶體(MOS transistor)。此超接面結構330包括了由數個摻雜區138、136、134組合而成之分隔的第二導電類型之一複合摻雜區310以及由其鄰近之半導體層128、118、108之一部所組合而成之數個第一導電類型之複合摻雜區320。而由 數個摻雜區138、136、134組合而成之數個分隔的第二導電類型之此些複合摻雜區310可做為半導體裝置300之一漂移區(shift region)之用，因而使得半導體裝置300具有可承受高崩潰電壓之電性表現。

於一實施例中，當18-21圖所示半導體裝置300內之半導體層108、118、128具有如P型之第一導電類型時，則相關摻雜區中所包括之第二導電類型的摻質為N型摻質，因此所形成之半導體裝置300係為一P型金氧半導體電晶體(PMOS)。相反地，於另一實施例中，當18-21圖所示之半導體層108、118、128具有如N型之第一導電類型，則相關摻雜區中所包括之第二導電類型的摻質為P型摻質，因此所形成之金氧半導體裝置300係為一N型金氧半導體電晶體(NMOS)。

相較於第1-2圖所示之半導體裝置10，於如第18-21圖所示半導體裝置300中，則可依照半導體裝置300之驅動電流、導通電阻、崩潰電壓等元件設計需求而適度減少或增加一或多個相同於如半導體層118之中間半導體層的設置，且所增設之半導體層(未顯示)及其內摻雜區之實施情形可與半導體層118之相關實施情形相同，並可採用相同於第8-10圖所示之關於半導體層118及其內摻雜區126之相關製作情形以及第11-13圖所示之熱擴散製程132的實施所形成。如此，藉由半導體層118及形成於其內之摻雜區136的增設，便可於不增大半導體裝置300內之超接面結構310內相分隔之數個第二導電類型的複合摻雜區310之表面積前提之下，透過增加其內整體半導體層的膜層以及額外增加形成之摻雜區136而增大此 複合摻雜區310於整體半導體層內的截面積，從而可增加半導體裝置300之驅動電流並降低半導體裝置300之導通電阻。另外，於半導體裝置300之外側之半導體層(例如為半導體層108、118與128)之一部內亦可設置有環繞此半導體裝置300之一深溝槽隔離元件(deep trench isolation，未顯示)。此深溝槽隔離元件係由設置並穿透半導體層128、118、108之一部且接觸埋設絕緣層106之一絕緣材料所形成，例如為二氧化矽之絕緣材料。藉由此深溝槽隔離元件(未顯示)的設置，可降低外部雜訊對於半導體裝置300之干擾並可避免半導體裝置300之閉鎖(latch-up)效應的發生。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧半導體基板

104‧‧‧主體半導體層

106‧‧‧埋設絕緣層

108‧‧‧半導體層

118‧‧‧半導體層

128‧‧‧半導體層

134、136、138‧‧‧摻雜區

140‧‧‧閘極介電層

142‧‧‧閘極電極層

144、146、148‧‧‧摻雜區

300‧‧‧半導體裝置

310‧‧‧複合摻雜區

330‧‧‧超接面結構

G‧‧‧閘極結構

Claims (22)

1. 一種半導體裝置，包括：相堆疊之複數個半導體層，其中該些半導體層具有一第一導電類型；複數個複合摻雜區，沿一第一方向而平行且分隔地設置於該些半導體層之一部中，其中該些複合摻雜區具有相反於該第一導電類型之一第二導電類型；一閘極結構，沿一第二方向而設置於該些半導體層之一部上，其中該閘極結構覆蓋該些複合摻雜區之一部；一第一摻雜區，沿該第二方向而設置於該些半導體層內之一最上層並鄰近該閘極結構之一第一側，其中該第一摻雜區具有該第二導電類型；以及一第二摻雜區，沿該第二方向而設置於相對於該閘極結構第一側之一第二側之該些半導體層內之一最上層內並鄰近該些複合摻雜區，其中該第二摻雜區具有該第二導電類型。
2. 如申請專利範圍第1項所述之半導體裝置，更包括：一主體半導體層；以及一埋設絕緣層，位於該主體半導體層上，其中相堆疊之該些半導體層係設置於該埋設絕緣層上。
3. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為P型而該第二導電類型為N型。
4. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為N型而該第二導電類型為P型。
5. 如申請專利範圍第1項所述之半導體裝置，其中該些複合摻 雜區分別包括由上至下堆疊且設置於該些半導體層之一中之一摻雜區。
6. 如申請專利範圍第5項所述之半導體裝置，其中該摻雜區具有大體橢圓形之一剖面輪廓。
7. 如申請專利範圍第1項所述之半導體裝置，其中該些半導體層為一磊晶半導體層。
8. 如申請專利範圍第1項所述之半導體裝置，其中該第一方向垂直於該第二方向。
9. 如申請專利範圍第1項所述之半導體裝置，其中該些複合摻雜區與其相鄰之該些半導體層之一部形成了一超接面結構。
10. 一種半導體裝置之製造方法，包括下列步驟：a.提供一絕緣層上覆半導體基板，包括一主體半導體層、位於該主體半導體層上之一埋設絕緣層以及位於該埋設絕緣層上之一第一半導體層，該第一半導體層具有一第一導電類型；b.沿一第一方向分別形成一第一佈植區於該第一半導體層內之平行且分隔之數個部分內，其中該第一佈植區具有相反於該第一導電類型之一第二導電類型；c.形成一第二半導體層於該第一半導體層上；以及d.沿該第一方向以分別形成一第二佈植區於該第二半導體層內之平行且分隔之數個部分內，其中該第二佈植區係分別位於該些第一佈植區之一之上且具有該第二導電類型；e.施行一熱擴散製程，以分別將該第一半導體層內之該第一佈植區以及該第二半導體層內之該第二佈植區分別擴散 成一第一摻雜區與一第二摻雜區；以及f：形成一閘極結構於該第二半導體層之一部上、一第三摻雜區於該閘極結構之一第一側之該第二半導體層之一部內、以及一第四摻雜區於相對於該閘極結構之該第一側之一第二側之該第二半導體層之一部內，其中該閘極結構沿一第二方向延伸於該第二半導體層上，而該第三摻雜區與該第四摻雜區具有該第二導電類型。
11. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第一導電類型為P型而該第二導電類型為N型。
12. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第一導電類型為N型而該第二導電類型為P型。
13. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中形成於該第一半導體層與該第二半導體層內之平行且分隔之數個部分內之該第一摻雜區與該第二摻雜區形成了由下至上堆疊且設置於該第一半導體層與該第二半導體層中之數個複合摻雜區。
14. 如申請專利範圍第13項所述之半導體裝置之製造方法，其中該些複合摻雜區與其相鄰之該第一半導體層與該第二半導體層之一部形成了一超接面結構。
15. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第一半導體層與該第二半導體層內之該摻雜區具有大體橢圓形之一剖面輪廓。
16. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第二半導體層係由磊晶成長方法所形成。
17. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第一方向垂直於該第二方向。
18. 如申請專利範圍第10項所述之半導體裝置之製造方法，於該步驟(e)施行之前，更包括施行下列步驟：f.形成一第三半導體層於該第二半導體層上；以及g.沿該第一方向以分別形成一第三佈植區於該第三半導體內之平行且分隔之數個部分內。
19. 如申請專利範圍第18項所述之半導體裝置之製造方法，該步驟e與f包括：e.施行一熱擴散製程，以分別將該第一半導體層內之該第一佈植區、該第二半導體層內之該第二佈植區以及該第三半導體層內之該第三佈植區擴散成一第一摻雜區、一第二摻雜區與一第三摻雜區；f：形成一閘極結構於該第三半導體層之一部上、一第四摻雜區於該閘極結構之一第一側之該第三半導體層之一部內、以及一第五摻雜區於相對於該閘極結構之該第一側之一第二側之該第三半導體層之一部內，其中該閘極結構沿一第二方向延伸於該第三半導體層上，而該第四摻雜區與該第五摻雜區具有該第二導電類型。
20. 如申請專利範圍第19項所述之半導體裝置之製造方法，其中形成於該第一半導體層、該第二半導體層及該第三半導體層內之平行且分隔之數個部分內之該第一摻雜區、該第二摻雜區與該第三摻雜區形成了由下至上堆疊且設置於該第一半導體層與該第二半導體層中之數個複合摻雜區。
21. 如申請專利範圍第18項所述之半導體裝置之製造方法，其中該第三半導體層係由磊晶成長方法所形成。
22. 如申請專利範圍第18項所述之半導體裝置之製造方法，其中該第一半導體層、該第二半導體層與該第三半導體層內之該第一摻雜區、該第二摻雜區與該第三摻雜區具有大體橢圓形之一剖面輪廓。