CN103904120B - 一种具有网状外延结构的超结mosfet - Google Patents

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Abstract

本发明属于半导体技术领域，公开了一种具有网状外延结构的超结MOSFET，包括：衬底、网状外延层、阱区、结型场效应管JFET区、栅介质层、多晶硅栅极、隔离介质层、金属源电极以及金属漏电极；在网状外延层生长在衬底上；阱区与结型场效应管JFET区相间生长在网状外延层顶部；栅介质层覆盖在阱区与结型场效应管JFET区顶部；多晶硅栅极覆盖在栅介质层上；隔离介质层覆盖多晶硅栅极顶部；金属源电极覆盖所述隔离介质层；金属漏电极位于衬底底部。本发明通过网状外延层，使得器件处于阻断状态时，不存在由外延层底部直接指向表面栅极附近的电场，从而避免器件处于阻断状态并受到重离子轰击时，由外延层底部流向表面栅极附近的电流通路，提高器件抗单粒子能力。

Description

一种具有网状外延结构的超结MOSFET
技术领域
本发明涉及半导体技术领域，特别涉及一种具有网状外延结构的超结MOSFET。
背景技术
半导体领域内，以垂直双扩散工艺形成的纵向MOSFET（Metal-Oxide-SemiconductorField-EffectTransistor，金氧半场效晶体管）称为VDMOSFET，简称VDMOS。对于传统的VDMOS，一般通过增大外延层厚度和降低外延层掺杂浓度的方式提高击穿电压。然而，随着击穿电压的增加，这种方式会使外延层电阻显著的提高。如图1所示,超结MOSFET(SJ-MOSFET)通过在外延层内加入交替的P-N结构，使器件处于阻断状态时，外延层内的纵向电场几乎为恒值，这使器件的导通电阻对击穿电压的依赖关系大大降低，从而降低器件的通态损耗。因此，该结构在高击穿电压的器件中得到广泛的应用。
然而在空间环境中存在持续不断的重离子辐射，当重离子轰击到硅片表面后，在其运动路径上会产生大量的电子空穴对。以N沟道SJ-MOSFET为例，当处于阻断状态时，其体内电场如图2所示，硅片受到轰击后，电子空穴对中的电子会从漏极流出，而空穴会在空间电场的作用下向阱区及栅介质层表面下方流动。一方面，当流入阱区的空穴电流过大，使阱区与源掺杂区结表面压降超过0.7V时，源掺杂区-阱区-外延层组成的寄生三极管将开启，在外部条件允许的前提下，该寄生三极管会发生二次击穿，使电流密度过度集中导致器件发生单粒子烧毁（SEB）。另一方面，若过多的空穴堆积在Si/SiO2界面处，则等效于在栅介质层上附加一个瞬态电场，导致栅介质层内电场超过临界击穿电场，发生栅介质层击穿，即发生单粒子栅穿（SEGR）。这两种现象都会使SJ-MOSFET失效，统称为器件的单粒子效应。如图2所示，基本SJ-MOSFET电场分布图，可以看出漂移区内PN结处水平电场最强，越靠近N柱中心，水平电场越弱，N柱中心处水平电场为0。当电子空穴对产生在PN结附近时，空穴电流会沿着横向电场迅速的流入P柱，随后从P柱中心区域向表面流动，直至流出源极，这个过程不会引起单粒子效应的发生。如图3所示，当电子空穴对产生在N柱中线附近时，空穴受到的横向电场大大减弱，空穴电流将直接从N柱中心区域流至栅介质层下方，使器件发生单粒子效应。
传统的抑制VDMOS单粒子效应的方法在SJ-MOSFET上效果并不理想，尤其是应用于航天环境中，其对单粒子效应的抑制能力明显较弱。
发明内容
本发明所要解决的技术问题是提供一种提高超结MOSFET抗单粒子效应的能力的超结MOSFET结构。
为解决上述技术问题，本发明提供了一种具有网状外延结构的超结MOSFET，包括：衬底、网状外延层、阱区、结型场效应管JFET区、栅介质层、多晶硅栅极、隔离介质层、金属源电极以及金属漏电极；所述网状外延层生长在所述衬底上；所述阱区与所述结型场效应管JFET区相间生长在所述网状外延层顶部；所述栅介质层覆盖在所述阱区与所述结型场效应管JFET区顶部；所述多晶硅栅极覆盖在所述栅介质层上；所述隔离介质层覆盖所述多晶硅栅极顶部；所述金属源电极覆盖所述隔离介质层；所述金属漏电极位于所述衬底底部。
进一步地，所述网状外延层包括：交叠层；所述网状外延层由多层交叠层堆叠而成；所述交叠层包括：第一导电类型条形结构与第二导电类型条形结构；多个所述第一导电类型条形结构与多个所述第二导电类型条型结构相间排列。
进一步地，所述相邻两层交叠层的第一导电类型条型结构或第二导电类型条型结构的夹角α范围为：0°～90°。
进一步地，第n层交叠层与第n+（180/α）层交叠层中相同导电类型的条型结构平行；其中n与n+（180/α）为大于等于1的自然数。
进一步地，第n层交叠层与第n+（180/α）层交叠层中相同导电类型的条型结构的中心轴线在水平方向上的距离范围是0到二分之一个元胞宽度；其中n与n+（180/α）为大于等于1的自然数。
进一步地，每层交叠层的厚度范围是0.5um～20um。
进一步地，每层交叠层的第一导电类型条型结构和第二导电类型条型结构的宽度范围是0.2um～20um。
进一步地，所述交叠层的层数至少为三层。
进一步地，所述第一导电类型条型结构和所述第二导电类型条型结构的掺杂浓度范围是：1×1014～1×1018。
进一步地，所述第一导电类型条型结构为N型，所述第二导电类型条型结构为P型的N沟道VDMOS；或者所述第一导电类型条型结构为P型，所述第二导电类型条型结构为N型的P沟道VDMOS。
本发明提供的具有网状外延结构的超结MOSFET通过由网状外延层在漂移区内形成连续变化的电场，使器件处于阻断状态时不存在由外延层底部直接指向表面栅极附近的电场；从而避免了器件在处于阻断状态并受到重离子轰击时，由外延层底部流向表面栅极附近的电流通路；进而提高了器件抗单粒子效应的能力。
附图说明
图1为传统SJ-MOSFET的结构示意图；
图2为传统SJ-MOSFET的电场分布图；
图3为传统SJ-MOSFET的单粒子效应示意图；
图4为本发明实施例提供的SJ-MOSFET的结构示意图；
图5为本发明实施例提供的SJ-MOSFET的电场分布示意图；
其中，201-栅介质层，202-阱区，203-源掺杂区，204-源第二掺杂区，205-源极接触孔，206-JIFET区，207-隔离介质层，208-网状外延层，210-衬底，211-多晶硅栅极，212-金属源电极，213-金属漏电极。
具体实施方式
参见图4，本发明实施例提供的一种具有网状外延结构的超结MOSFET，包括：衬底210、网状外延层208、阱区202、结型场效应管JFET区206、栅介质层201、多晶硅栅极211、隔离介质层207、金属源电极212以及金属漏电极213；以衬底210为载体依次向上生长各结构，网状外延层208生长在衬底210上；阱区202与结型场效应管JFET区206相间生长在网状外延层208顶部；栅介质层201覆盖在阱区202与结型场效应管JFET区206顶部；多晶硅栅极211覆盖在栅介质层201上；隔离介质层207覆盖多晶硅栅极211顶部；金属源电极212覆盖隔离介质层207；金属漏电极213位于衬底210底部。从而形成完整的超结MOSFET。
本是实例中，通过由网状外延层208在漂移区内形成连续变化的电场，使器件处于阻断状态时不存在由外延层底部直接指向表面栅极附近的电场；从而避免了器件在处于阻断状态并受到重离子轰击时，由外延层底部流向表面栅极附近的电流通路；进而提高了器件抗单粒子效应的能力.
鉴于此，包括：阱区202、结型场效应管JFET区206、源掺杂区203、源第二掺杂区204、源极接触孔205、栅介质层201、隔离介质层207等均为传统VD-MOSFET、SJ-MOSFET表面结构，可具有多种多样的掺杂、尺寸、制作方式，本实施例由网状外延层208结构与其中任意一种结构共同组成网状超结SJ-MOSFET。
网状外延层208包括：交叠层；网状外延层208由多层交叠层堆叠而成；从而形成连续变化的多个电场，避免衬底210形成直接指向表面栅极附近的电场，从而避免由外延层底部流向表面栅极附近的电流通路。交叠层作为基本的外延层结构单元，包括：第一导电类型条形结构与第二导电类型条形结构；多个第一导电类型条形结构与多个第二导电类型条型结构相间排列，形成稳定的交叠层结构，电场方向在第一导电类型条形结构与第二导电类型条型结构间形成。根据第一导电类型条形结构与第二导电类型条型具体掺杂情况，由第一导电类型条形结构指向第二导电类型条型结构或者由第二导电类型条形结构指向第一导电类型条型结构。从而避免形成由衬底210直接指向表面栅极附近的电场，避免了空穴集中的流向表面栅极，从而提高了单粒子效应发生的阈值，提升抗单粒子效应的能力。
相邻两层交叠层的第一导电类型条型结构或第二导电类型条型结构的夹角α范围为：0°～90°。当多个交叠层堆叠时，相邻两层交叠层的电场方向不在一个平面内，两个电场的夹角与第一导电类型条型结构或第二导电类型条型结构的夹角相同。当多个交叠层叠加时，形成了一个螺旋上升的立体电场，从而最大限度的扭曲粒子移动路径，从而使过大的空穴电流流入阱区202，进而降低器件发生单粒子烧毁SEB的风险。同时避免了过多的空穴堆积在Si/SiO2界面处，降低了在栅介质层形成瞬态电场，避免栅介质层内电场超过临界击穿电场，发生栅介质层击穿，即发生单粒子栅穿SEGR的可能。从而整体上提升了器件，的抗单粒子效应的能力。
参见图5，为了实现网状结构中N型区连通，以满足正向工作状态下器件存在电流通路，相邻两层的水平方向应偏移一定角度。本实施例提供的结构，相邻两层交叠层的第一导电类型条型结构或第二导电类型条型结构的夹角为90°，因此，第n层交叠层与第n+（180/α）层交叠层中相同导电类型的条型结构平行；第n层交叠层与第n+（180/α）层交叠层中相同导电类型的条型结构的中心轴线在水平方向上的距离范围是0到二分之一个元胞宽度；其中n与n+（180/α）为大于等于1的自然数。当180/α无法取整时，即不存在相互平行的两个相同导电类型的条型结构。本实例提供的结构偏移量为四分之一元胞宽度。本实例第2层、第4层与第1层、第3层旋转了90°。因此，本实施例中第1、2层产生的空穴会以螺旋式的运动轨迹向表面运动，最终进入源第二掺杂区204。
在本发明实施例中，以4层交叠层的网状SJ-MOSFET结构作为实例，其电场在正向截面上分布如图5所示。可以看到，由于第2层与第4层的条状结构偏移了四分之一元胞宽度，此截面上不存在由第1层、第2层内直接指向器件表面N掺杂区的电场，而是均通过几次改变方向指向了表面的P掺杂区204。因此，任何在这两层附近产生的空穴电流将顺着电场线，最终流入表面结构中源第二掺杂区204，并通过源极接触孔流出金属源极212。这将大大减小器件受到重离子轰击后流经器件表面的电流，从而抑制单粒子效应的发生。
对于表面附近的第3层、第4层，由于仍存在直接指向硅片表面的电场，本结构的影响并不显著。表面附近两层，本实例为第3层、第4层，越薄，层数越多，器件在不改变其它工艺参数的前提下，抑制单粒子效应的能力越明显。因此，交叠层的数量最少为3层。
每层交叠层的厚度范围是0.5um～20um。每层交叠层的第一导电类型条型结构和第二导电类型条型结构的宽度范围是0.2um～20um。
第一导电类型条型结构和所述第二导电类型条型结构的掺杂浓度范围是：1×1014～1×1018。
本实施例提供了两种优选方案，第一导电类型条型结构为N型，第二导电类型条型结构为P型的N沟道VDMOS；或者第一导电类型条型结构为P型，第二导电类型条型结构为N型的P沟道VDMOS。
本发明提供的具有网状外延结构的超结MOSFET通过由网状外延层在漂移区内形成连续变化的电场，使器件处于阻断状态时不存在由外延层底部直接指向表面栅极附近的电场；从而避免了器件在处于阻断状态并受到重离子轰击时，由外延层底部流向表面栅极附近的电流通路；进而提高了器件抗单粒子效应的能力。通过相互成夹角并且存在一定偏移的交叠层，形成连续变化，螺旋上升的电场，大大降低了空穴粒子集中流向栅极的情况，从根本上降低了单粒子效应发生的可能性，提升了抗单粒子能力。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (6)

1.一种具有网状外延结构的超结MOSFET，其特征在于，包括：衬底、网状外延层、阱区、结型场效应管JFET区、栅介质层、多晶硅栅极、隔离介质层、金属源电极以及金属漏电极；所述网状外延层生长在所述衬底上；所述阱区与所述结型场效应管JFET区相间生长在所述网状外延层顶部；所述栅介质层覆盖在所述阱区与所述结型场效应管JFET区顶部；所述多晶硅栅极覆盖在所述栅介质层上；所述隔离介质层覆盖所述多晶硅栅极顶部；所述金属源电极覆盖所述隔离介质层；所述金属漏电极位于所述衬底底部；
所述网状外延层由多层交叠层堆叠而成；所述交叠层包括：第一导电类型条形结构与第二导电类型条形结构；多个所述第一导电类型条形结构与多个所述第二导电类型条型结构相间排列；
相邻的两层所述交叠层的第一导电类型条型结构或第二导电类型条型结构的夹角α范围为：0°＜α≤90°；
第n层交叠层与第n+(180/α)层交叠层中相同导电类型的条型结构平行；其中n与n+(180/α)为大于等于1的自然数；
第n层交叠层与第n+(180/α)层交叠层中相同导电类型的条型结构的中心轴线在水平方向上的距离范围是大于0且小于或等于二分之一个元胞宽度；其中n与n+(180/α)为大于等于1的自然数。
2.如权利要求1所述的具有网状外延结构的超结MOSFET，其特征在于：每层交叠层的厚度范围是0.5μm～20μm。
3.如权利要求2所述的具有网状外延结构的超结MOSFET，其特征在于：每层交叠层的第一导电类型条型结构和第二导电类型条型结构的宽度范围是0.2μm～20μm。
4.如权利要求3所述的具有网状外延结构的超结MOSFET，其特征在于：所述交叠层的层数至少为三层。
5.如权利要求1所述的具有网状外延结构的超结MOSFET，其特征在于：所述第一导电类型条型结构和所述第二导电类型条型结构的掺杂浓度范围是：1×1014～1×1018。
6.如权利要求1所述的具有网状外延结构的超结MOSFET，其特征在于：所述第一导电类型条型结构为N型的N沟道VDMOS，所述第二导电类型条型结构为P型的N沟道VDMOS；或者所述第一导电类型条型结构为P型的P沟道VDMOS，所述第二导电类型条型结构为N型的P沟道VDMOS。
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Publication number Priority date Publication date Assignee Title
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
DE102006034678B3 (de) * 2006-07-24 2007-11-29 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
DE102007044209A1 (de) * 2007-09-17 2009-03-19 Infineon Technologies Austria Ag Kompensationsbauelement mit versetzt angeordneten Kompensationszonen
JP4530036B2 (ja) * 2007-12-17 2010-08-25 株式会社デンソー 半導体装置

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