CN106098779A - 一种槽栅vdmos - Google Patents
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Abstract
本发明公开了一种槽栅VDMOS，包括：衬底、外延层、第一阱区、第二阱区、位于所述第二阱区表面的第一源极、槽型栅极、包围所述槽型栅极的栅氧化层、第二源极纵向场板和包围所述第二源极纵向场板的二氧化硅层；其中，所述衬底、所述外延层和所述第二阱区的掺杂类型均为第一掺杂类型；所述第一阱区的掺杂类型为第二掺杂类型；其中，所述栅氧化层和所述二氧化硅层被所述第一阱区和所述第二阱区隔离。本发明提供的槽栅VDMOS，用以解决现有技术中应用电荷耦合技术的槽栅VDMOS，存在的在空间辐射时，易发生SEB和SEGR的技术问题。实现了减少SEB和SEGR出现的风险，提高可靠性的技术效果。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种槽栅VDMOS。
背景技术
在半导体领域内，栅极利用挖槽工艺制作的MOSFET器件称作槽栅VDMOS，因槽栅VDMOS在中低压应用领域具有比传统VDMOS更高的功率密度，更低的导通电阻等优势，得到了广泛的应用。而在中压领域，如图1所示，通常在槽栅101的基础上，引入了电荷耦合技术，即利用深入硅外延层的被称为第二源极102的纵向场板与硅内载流子的耦合作用形成的横向电场，降低击穿电压与导通电阻的依赖关系，提升器件性能。
但是，当其应用在航空航天领域时，由于空间环境中存在持续不断的重离子辐射，极易诱发其发生单粒子效应，从而使空间系统发生灾难性事故。当重离子轰击到硅片表面后，在其运动路径上会产生大量的电子空穴对。以应用电荷耦合技术的N沟道槽栅VDMOS为例，如图2中虚线箭头所示，当处于阻断状态时，其体内的电场均指向第二源极102。因此，硅片受到轰击后，电子空穴对中的电子会从漏极流出，而空穴将顺着第二源极102边界流向表面，如图2中粗箭头所示。一方面，流入P阱区的空穴电流过大，使P阱区压降超过0.7V时，源掺杂区-阱区-外延层组成的寄生三极管将开启，使电流密度过度集中导致器件发生单粒子烧毁(Singer Event Burnout，SEB)。另一方面，过多的空穴堆积在栅氧Si/SiO2界面处，则等效于在栅介质层上附加一个瞬态电场，导致栅介质层内电场超过临界击穿电场，发生栅介质层击穿，即发生单粒子栅穿(Single Event Gate Rupture SEGR)。由于耦合电场的作用，这两种现象在应用电荷耦合技术的槽栅VDMOS中会比传统槽栅VDMOS更严重。
也就是说，现有技术中应用电荷耦合技术的槽栅VDMOS，存在易发生SEB和SEGR的技术问题。
发明内容
本发明通过提供一种槽栅VDMOS，解决了现有技术中应用电荷耦合技术的槽栅VDMOS，存在的易发生SEB和SEGR的技术问题。
为解决上述技术问题，本发明提供了如下技术方案：
一种槽栅VDMOS，包括：
衬底、外延层、位于所述外延层表面的第一阱区、位于所述第一阱区表面的第二阱区、位于所述第二阱区表面的第一源极、槽型栅极、包围所述槽型栅极的栅氧化层、第二源极纵向场板和包围所述第二源极纵向场板的二氧化硅层；其中，所述衬底、所述外延层和所述第二阱区的掺杂类型均为第一掺杂类型；所述第一阱区的掺杂类型为第二掺杂类型；
其中，所述栅氧化层和所述二氧化硅层被所述第一阱区和所述第二阱区隔离。
可选的，所述第一阱区中靠近所述第二源极纵向场板的一侧为重掺杂区；所述重掺杂区的掺杂浓度高于所述第一阱区中除所述重掺杂区外其他区域的掺杂浓度。
可选的，所述第一源极通过接触孔沿所述二氧化硅层的表面延伸至与所述重掺杂区接触。
可选的，所述第一源极包括：位于所述VDMOS表面的金属层和所述接触孔中的孔内金属。
可选的，所述第一掺杂类型为N型，所述第二掺杂类型为P型；或所述第一掺杂类型为P型，所述第二掺杂类型为N型。
可选的，所述第二源极为多晶硅。
可选的，所述衬底为漏极。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
1、本申请实施例提供的槽栅VDMOS，将现有技术中在同一槽内形成的第二源极和栅极分离至两个隔离的槽内，将单粒子激发空穴电流汇聚的位置与栅氧界面等表面敏感区域分离，实现了将器件轰击时产生的电流与器件导通时的电流路径分离的，从而实现单粒子加固，减少了SEB和SEGR发生的风险，提高了可靠性。
2、本申请实施例提供的槽栅VDMOS，将高掺杂区及第一源极接触孔均设计在第二源极场板附近，从而调整了敏感区域的电场分布，通过将轰击产生的电荷引到高掺杂区，再从第一源极的接触孔处导出电荷，以避免电荷扩散，将器件受到重离子轰击时产生的电流引导至器件的非敏感区域，并流出器件外，进一步减少了SEB和SEGR发生的风险，提高了可靠性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为背景技术中槽栅VDMOS的结构图；
图2为背景技术中槽栅VDMOS的电场分布图；
图3为本申请实施例中槽栅VDMOS的结构图；
图4为本申请实施例中槽栅VDMOS的电场分布图。
具体实施方式
本申请实施例通过提供槽栅VDMOS，解决了现有技术中应用电荷耦合技术的槽栅VDMOS，存在的易发生SEB和SEGR的技术问题。实现了减少SEB和SEGR发生的风险，提高可靠性的技术效果。
为解决上述技术问题，本申请实施例提供技术方案的总体思路如下：
本申请提供一种槽栅VDMOS，包括：
衬底、外延层、位于所述外延层表面的第一阱区、位于所述第一阱区表面的第二阱区、位于所述第二阱区表面的第一源极、槽型栅极、包围所述槽型栅极的栅氧化层、第二源极纵向场板和包围所述第二源极纵向场板的二氧化硅层；其中，所述衬底、所述外延层和所述第二阱区的掺杂类型均为第一掺杂类型；所述第一阱区的掺杂类型为第二掺杂类型；
其中，所述栅氧化层和所述二氧化硅层被所述第一阱区和所述第二阱区隔离。
本申请实施例提供的槽栅VDMOS，将现有技术中在同一槽内形成的第二源极和栅极分离至两个隔离的槽内，将单粒子激发空穴电流汇聚的位置与栅氧界面等表面敏感区域分离，实现了将器件轰击时产生的电流与器件导通时的电流路径分离的，从而实现单粒子加固，减少了SEB和SEGR发生的风险，提高了可靠性。
为了更好的理解上述技术方案，下面将结合具体的实施方式对上述技术方案进行详细说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
在本实施例中，提供了一种槽栅VDMOS，请参考图3，图3为本申请实施例中槽栅VDMOS的结构图，如图3所示，包括：
衬底1、外延层2、位于所述外延层2表面的第一阱区3、位于所述第一阱区3表面的第二阱区4、位于所述第二阱区4表面的第一源极5、槽型栅极6、包围所述槽型栅极6的栅氧化层7、第二源极纵向场板8和包围所述第二源极纵向场板8的二氧化硅层9；其中，所述衬底1、所述外延层2和所述第二阱区4的掺杂类型均为第一掺杂类型；所述第一阱区3的掺杂类型为第二掺杂类型；
其中，所述栅氧化层7和所述二氧化硅层8被所述第一阱区3和所述第二阱区4隔离。
在本申请实施例中，所述第一掺杂类型为N型，所述第二掺杂类型为P型；或所述第一掺杂类型为P型，所述第二掺杂类型为N型，在此不作限制。
下面，结合图3和图4，以所述第一掺杂类型为N型，所述第二掺杂类型为P型来详细介绍所述槽栅VDMOS的结构。
所述槽栅VDMOS，包括：
N+型Si衬底1，该衬底1作为所述VDMOS器件的漏极；
N-型Si外延层2，该N-外延层2与所述N+衬底1连接；
第二源极槽，深入外延层2中，所述第二源极槽包括第二源极纵向场板8和包围所述第二源极纵向场板8的二氧化硅层9，其中，所述第二源极纵向场板8可以为多晶硅，当然，所述第二源极纵向场板8也可以为金属，在此不作限制；
栅极槽，深入外延层2中，所述栅极槽包括槽型栅极6和包围所述槽型栅极6的栅氧化层7，其中，所述槽型栅极6为多晶硅，所述栅氧化层7为二氧化硅；其中，第二源极及多晶硅栅极上方设置有隔离介质层；
P型第一阱区3，形成在Si表面，在本申请实施例中，所述第一阱区3中靠近所述第二源极纵向场板8的一侧为重掺杂区；所述重掺杂区的掺杂浓度高于所述第一阱区3中除所述重掺杂区外其他区域的掺杂浓度。具体来讲，如图3所示，第一阱区3为P阱时，所述P阱靠近第二源极纵向场板8附近的区域为P+掺杂；
N型第二阱区4，形成在第一阱区3上；
需要说明的是，所述第二源极槽与所述栅极槽被所述第一阱区3和所述第二阱区4隔离，以将单粒子激发空穴电流汇聚的位置与表面敏感区域发生分离；所述表面敏感区域为:图2和图4中虚线椭圆划出的区域，包括栅氧化层7与Si的界面。
第一源极5，设置在Si表面，与N型第二阱区4接触；所述第一源极5通过接触孔10沿所述二氧化硅层9的表面延伸至与第一阱区3的所述重掺杂区接触。在本申请实施例中，所述第一源极5可以为金属也可以为多晶硅，在此不作限制，当所述第一源极5为金属时，包括：位于所述VDMOS表面的金属层和所述接触孔10中的孔内金属。
具体来讲，如图4所示，一方面，栅极槽和第二源极槽分离后，单粒子激发空穴电流汇聚的位置与表面敏感区域发生分离，再通过对分离后的位置进行提高掺杂浓度、增加局部电导等方式进行加固，改变电场如图4中虚线箭头所示，可实现导流的作用，即将单粒子效应产生的电子/空穴电流如图4中粗箭头所示，沿器件源极槽一侧的非敏感路径，引导其流出，从而达到单粒子加固的目的。
本方案突破了电荷耦合结构的槽栅VDMOS器件，应用电场导流技术进行单粒子加固的结构缺陷，可提高该类器件的抗单粒子辐射能力。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
1、本申请实施例提供的槽栅VDMOS，将现有技术中在同一槽内形成的第二源极和栅极分离至两个隔离的槽内，将单粒子激发空穴电流汇聚的位置与栅氧界面等表面敏感区域分离，实现了将器件轰击时产生的电流与器件导通时的电流路径分离的，从而实现单粒子加固，减少了SEB和SEGR发生的风险，提高了可靠性。
2、本申请实施例提供的槽栅VDMOS，将高掺杂区及第一源极接触孔均设计在第二源极场板附近，从而调整了敏感区域的电场分布，通过将轰击产生的电荷引到高掺杂区，再从第一源极的接触孔处导出电荷，以避免电荷扩散，将器件受到重离子轰击时产生的电流引导至器件的非敏感区域，并流出器件外，进一步减少了SEB和SEGR发生的风险，提高了可靠性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (5)
1.一种槽栅VDMOS，其特征在于，包括：
衬底、外延层、位于所述外延层表面的第一阱区、位于所述第一阱区表面的第二阱区、位于所述第二阱区表面的第一源极、槽型栅极、包围所述槽型栅极的栅氧化层、第二源极纵向场板和包围所述第二源极纵向场板的二氧化硅层；其中，所述衬底、所述外延层和所述第二阱区的掺杂类型均为第一掺杂类型；所述第一阱区的掺杂类型为第二掺杂类型；
其中，所述栅氧化层和所述二氧化硅层被所述第一阱区和所述第二阱区隔离。
2.如权利要求1所述的槽栅VDMOS，其特征在于：
所述第一阱区中靠近所述第二源极纵向场板的一侧为重掺杂区；所述重掺杂区的掺杂浓度高于所述第一阱区中除所述重掺杂区外其他区域的掺杂浓度。
3.如权利要求2所述的槽栅VDMOS，其特征在于：
所述第一源极通过接触孔沿所述二氧化硅层的表面延伸至与所述重掺杂区接触。
4.如权利要求3所述的槽栅VDMOS，其特征在于，所述第一源极包括：位于所述VDMOS表面的金属层和所述接触孔中的孔内金属。
5.如权利要求1所述的槽栅VDMOS，其特征在于：
所述第一掺杂类型为N型，所述第二掺杂类型为P型；或
所述第一掺杂类型为P型，所述第二掺杂类型为N型。
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| CN106098779B (zh) | 2019-10-29 |
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