CN117410346A - 一种沟槽栅碳化硅mosfet及制作方法 - Google Patents
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Abstract
本发明涉及功率半导体技术领域，尤其涉及一种沟槽栅碳化硅MOSFET，该方法包括：正面金属层、背面金属层、晶圆和设置在晶圆上的多个元胞结构，每个元胞结构包括沟槽栅、掺杂区、指定沟槽区和介质层；在每个元胞结构中，沟槽栅在掺杂区的一端，指定沟槽区在掺杂区的另一端，介质层位于晶圆之上，且介质层覆盖沟槽栅和掺杂区的一部分区域；正面金属层位于晶圆的上表面之上，且覆盖每个元胞结构的介质层；背面金属层位于晶圆之下；每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅相邻设置，且每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅之间存在指定间距。该器件有效遏制双极退化，避免栅氧容易击穿，提高栅氧寿命，降低损耗。
Description
技术领域
本发明涉及功率半导体技术领域，尤其涉及一种沟槽栅碳化硅MOSFET及制作方法。
背景技术
碳化硅SiC作为第三代半导体材料的典型代表，也是目前晶体生产技术和器件制造水平最成熟，应用最广泛的宽禁带半导体材料之一。目前，SiC已经形成了全球的材料、器件和应用产业链。
碳化硅MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金氧半场效晶体管，简称MOS）属于新型的功率半导体器件，由于碳化硅材料高击穿电场，高饱和漂移速度，碳化硅MOSFET具有高击穿电压和高频特性。碳化硅MOSFET常见的结构是平面栅结构，由于其沟槽底部电场很高，此种结构的沟槽栅碳化硅MOSFET通常存在碳化硅MOSFET双极退化的问题。
发明内容
本申请实施例通过提供一种沟槽栅碳化硅MOSFET及制作方法，解决了现有技术中碳化硅MOSFET双极退化的技术问题，实现了有效遏制碳化硅MOSFET双极退化，避免栅氧容易击穿，提高栅氧寿命，降低损耗等技术效果。
第一方面，本发明实施例提供一种沟槽栅碳化硅MOSFET，包括：正面金属层、背面金属层、晶圆和设置在所述晶圆上的多个元胞结构，每个元胞结构包括沟槽栅、掺杂区、指定沟槽区和介质层；
在所述每个元胞结构中，所述沟槽栅位于所述掺杂区的一端，所述指定沟槽区位于所述掺杂区的另一端，所述介质层位于所述晶圆的上表面之上，且所述介质层覆盖所述沟槽栅和所述掺杂区的一部分区域；
所述正面金属层位于所述晶圆的上表面之上，且覆盖所述每个元胞结构的介质层；所述背面金属层位于所述晶圆之下；
所述每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅相邻设置，且所述每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅之间存在指定间距。
优选的，在所述每个元胞结构中，所述指定沟槽区的深度大于所述沟槽栅的深度。
优选的，所述指定间距的范围为0.4um-0.6um。
优选的，所述指定沟槽区包括：指定重掺杂区、指定栅氧层和指定多晶硅区；
所述指定重掺杂区位于所述指定沟槽区内的底部；
所述指定栅氧层位于所述指定沟槽区内，且位于所述指定重掺杂区的上侧，及位于所述指定重掺杂区之上的所述指定沟槽区的内壁上；
所述指定多晶硅区位于所述指定栅氧层形成的区域内。
优选的，所述指定多晶硅区的深度大于所述指定重掺杂区的深度，所述指定重掺杂区的深度范围为0.25um-0.5um。
优选的，所述掺杂区包括：第一重掺杂区和掺杂阱区；
所述第一重掺杂区位于所述掺杂阱区内，所述第一重掺杂区邻接所述沟槽栅；
所述介质层覆盖所述沟槽栅和所述第一重掺杂区的一部分区域；
其中，所述第一重掺杂区的上表面、所述掺杂阱区的上表面、所述沟槽栅的上表面和所述指定沟槽区的上表面均位于同一水平面。
优选的，所述沟槽栅包括：沟槽、沟槽栅栅氧层和沟槽栅多晶硅区；
所述沟槽栅栅氧层位于所述沟槽内的底部和内壁上；
所述沟槽栅多晶硅区位于所述沟槽栅栅氧层形成的区域内。
基于同一发明构思，第二方面，本发明还提供一种沟槽栅碳化硅MOSFET的制作方法，包括：
在晶圆上形成多个元胞结构，其中，每个元胞结构包括沟槽栅、掺杂区、指定沟槽区和介质层；
在形成所述每个元胞结构的过程中，在所述掺杂区的一端形成所述沟槽栅，在所述掺杂区的另一端形成所述指定沟槽区，在所述晶圆的上表面之上形成所述介质层，且所述介质层覆盖所述沟槽栅和所述掺杂区的一部分区域；
将所述每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅相邻设置，且所述每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅之间存在指定间距；
在形成所述多个元胞结构之后，在所述晶圆的上表面之上形成正面金属层，所述正面金属层覆盖所述每个元胞结构的介质层；在所述晶圆之下形成背面金属层。
优选的，在所述每个元胞结构中，所述指定沟槽区的深度大于所述沟槽栅的深度。
优选的，所述指定间距的范围为0.4um-0.6um。
本发明实施例中的一个或多个技术方案，至少具有如下技术效果或优点：
本发明实施例提供一种沟槽栅碳化硅MOSFET，包括：正面金属层、背面金属层、晶圆和设置在晶圆上的多个元胞结构，每个元胞结构包括沟槽栅、掺杂区、指定沟槽区和介质层。在每个元胞结构中，沟槽栅位于掺杂区的一端，指定沟槽区位于掺杂区的另一端，介质层位于晶圆的上表面之上，且介质层覆盖沟槽栅和掺杂区的一部分区域。正面金属层位于晶圆的上表面之上，且覆盖每个元胞结构的介质层；背面金属层位于晶圆之下。
本发明实施例的指定沟槽区为Dummy沟槽区，Dummy沟槽区的作用是在承受反向电压时向晶圆的外延层耗尽，形成空间电荷区，降低沟槽栅底部的电场强度，保护沟槽栅的栅极氧化层。
其中，每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅相邻设置，且每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅之间存在指定间距。在Dummy沟槽区和沟槽栅之间存在指定间距是为：在正面金属层与晶圆直接接触时，二者形成肖特基接触，表示集成肖特基二极管的作用。当整个MOSFET器件在第三象限导通时，肖特基二极管开启，可以有效的遏制碳化硅MOSFET双极退化。如此，本发明实施例的MOSFET器件能避免栅氧容易击穿，提高栅氧寿命，降低损耗，遏制碳化硅MOSFET双极退化。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考图形表示相同的部件。在附图中：
图1示出了本发明实施例中的沟槽栅碳化硅MOSFET的结构示意图；
图2示出了本发明实施例中的沟槽栅碳化硅MOSFET的肖基特二极管的结构示意图；
图3示出了本发明实施例中的沟槽栅碳化硅MOSFET在第一象限导通时的电流流向的结构示意图；
图4示出了本发明实施例中的沟槽栅碳化硅MOSFET在第三象限导通时的电流流向的结构示意图；
图5示出了本发明实施例中的在MOSFET中不集成肖特基二极管的电流流向的结构示意图；
图6示出了本发明实施例中的晶圆的结构示意图；
图7示出了本发明实施例中的在晶圆上沉积硬研磨层的结构示意图；
图8示出了本发明实施例中的在外延中刻蚀出指定沟槽区的沟槽的结构示意图；
图9示出了本发明实施例中的在指定沟槽区的沟槽的底部形成Pplus区的结构示意图；
图10示出了本发明实施例中的刻蚀出沟槽栅的沟槽的结构示意图；
图11示出了本发明实施例中的去除硬研磨层的结构示意图；
图12示出了本发明实施例中的生长的栅氧层的结构示意图；
图13示出了本发明实施例中的得到沟槽栅的多晶硅区和指定沟槽区的指定多晶硅区的结构示意图；
图14示出了本发明实施例中的形成掺杂阱区和第一重掺杂区的结构示意图；
图15示出了本发明实施例中的得到介质层的结构示意图；
图16示出了本发明实施例中的沟槽栅碳化硅MOSFET的制作方法的步骤示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例一：本发明第一实施例提供了一种沟槽栅碳化硅MOSFET，如图1所示，包括：正面金属层170、背面金属层180、晶圆110和设置在晶圆110上的多个元胞结构，每个元胞结构包括沟槽栅120、掺杂区130、指定沟槽区140和介质层150。在每个元胞结构中，沟槽栅120位于掺杂区130的一端，指定沟槽区140位于掺杂区130的另一端，介质层150位于晶圆110的上表面之上，且介质层150覆盖沟槽栅120和掺杂区130的一部分区域。正面金属层170位于晶圆110的上表面之上，且覆盖每个元胞结构的介质层150；背面金属层180位于晶圆110之下。
其中，每个元胞结构的指定沟槽区140与相邻的元胞结构的沟槽栅120相邻设置，且每个元胞结构的指定沟槽区140与相邻的元胞结构的沟槽栅120之间存在指定间距。
如图1所示，斜条纹图案的区域表示正面金属层170，正面金属层170的材质包括镍Ni和铜铝合金AlCu。竖条纹图案的区域表示背面金属层180，背面金属层180的材质包括钛Ti/镍Ni/银Ag。本实施例的指定沟槽区140为Dummy沟槽区，Dummy沟槽区的作用是在承受反向电压时向晶圆110的外延层耗尽，形成空间电荷区，降低沟槽栅120底部的电场强度，保护沟槽栅120的栅极氧化层。在Dummy沟槽区和沟槽栅120之间存在指定间距是为：在正面金属层170与晶圆110直接接触时，二者形成肖特基接触，表示集成肖特基二极管的作用。当整个MOSFET器件在第三象限导通时，肖特基二极管开启，可以有效的遏制碳化硅MOSFET双极退化。如此，本实施例的MOSFET器件能避免栅氧容易击穿，提高栅氧寿命，降低损耗，遏制碳化硅MOSFET双极退化。
下面，结合图1详细阐述本实施例的沟槽栅碳化硅MOSFET的结构：
本实施例的晶圆110包括：衬底层111、缓冲层112和外延层113。缓冲层112设置在衬底层111之上，外延层113设置在缓冲层112之上。每个元胞结构的沟槽栅120、掺杂区130和指定沟槽区140均设置在外延层113中，每个元胞结构的介质层150设置在外延层113的上表面之上。
具体地，衬底层111为重掺杂衬底层，衬底层111包括N型衬底层或P型衬底层。衬底层111的材质为碳化硅SiC。衬底层111的厚度范围优选为300um-400um，衬底层111的厚度也可优选350um。缓冲层112为N型重掺杂衬底层，缓冲层112的厚度范围为0.5um-1.5um，其厚度也可优选1um。外延层113为N型轻掺杂外延层，外延层113的厚度根据本实施例的MOSFET的耐压性决定。
在晶圆110中设有多个元胞结构，每个元胞结构包括沟槽栅120、掺杂区130、指定沟槽区140和介质层150。下面，针对每个元胞结构的构造进行阐述：
本实施例的掺杂区130包括：第一重掺杂区131和掺杂阱区132。第一重掺杂区131位于掺杂阱区132内，第一重掺杂区131邻接沟槽栅120。介质层150覆盖沟槽栅120和第一重掺杂区131的一部分区域。其中，第一重掺杂区131的上表面、掺杂阱区132的上表面、沟槽栅120的上表面和指定沟槽区140的上表面均位于同一水平面。
具体地，如图1所示，第一重掺杂区131为N型重掺杂区Nplus区，参杂阱区为P型掺杂阱区132Pwell区。Nplus区位于Pwell区内，Nplus区的一侧与Pwell区的一侧一致，且该侧邻接沟槽栅120的一侧。Pwell区的另一侧邻接指定沟槽区140。
本实施例的沟槽栅120包括：沟槽、沟槽栅栅氧层121和沟槽栅多晶硅区122。沟槽栅栅氧层121位于沟槽内的底部和内壁上。沟槽栅多晶硅区122位于沟槽栅栅氧层121形成的区域内，即在沟槽内的沟槽栅栅氧层121之内形成一个凹槽，该凹槽内填充多晶硅，形成沟槽栅多晶硅区122。通过沟槽栅120和掺杂区130的设置，相较于传统的平面栅结构，本MOSEFET器件的沟槽栅120没有JFET区域，缩小元胞结构的尺寸，增加电流密度。在图1中，沟槽栅栅氧层121用加粗实线表示的，沟槽栅多晶硅区122用点状图案表示的。
本实施例的指定沟槽区140包括：指定重掺杂区141、指定栅氧层143和指定多晶硅区142。指定重掺杂区141位于指定沟槽区140内的底部。指定栅氧层143位于指定沟槽区140内，且位于指定重掺杂区141的上侧，及位于指定重掺杂区141之上的指定沟槽区140的内壁上。指定多晶硅区142位于指定栅氧层143形成的区域内。
具体地，在图1中，指定重掺杂区141用格纹图案表示的，指定栅氧层143用加粗实线表示的，指定多晶硅区142用点状图案表示的。指定重掺杂区141为P型重掺杂区Pplus区，指定栅氧层143在指定沟槽区140内且在Pplus区上，沿着指定沟槽的内壁和Pplus区的上表面形成一层栅氧层。在指定栅氧层143之内形成一个凹槽，在该凹槽填充多晶硅，形成指定多晶硅区142。
其中，指定多晶硅区142的深度大于指定重掺杂区141的深度，指定重掺杂区141的深度范围为0.25um-0.5um。并且，在每个元胞结构中，指定沟槽区140的深度大于沟槽栅120的深度，以使指定沟槽区140在承受反向电压时向晶圆110的外延层113耗尽，形成空间电荷区，降低沟槽栅120底部的电场强度，保护沟槽栅120的栅极氧化层。
介质层150位于晶圆110的外延层113之上，且覆盖沟槽栅120和掺杂区130的一部分区域，即覆盖第一重掺杂区131一部分区域。介质层150的作用是隔离栅源。介质层150的材质为硼磷硅玻璃BPSG。
还需要说明的是，每个元胞结构的指定沟槽区140与相邻的元胞结构的沟槽栅120相邻设置，且每个元胞结构的指定沟槽区140与相邻的元胞结构的沟槽栅120之间存在指定间距。该指定间距的范围为0.4um-0.6um。在指定间距中，在正面金属层170与晶圆110直接接触时，二者形成肖特基接触，表示集成肖特基二极管的作用。当整个MOSFET器件在第三象限导通时，肖特基二极管开启，可以有效的遏制碳化硅MOSFET双极退化。
本实施例的沟槽栅碳化硅MOSFET的工作原理是：
在指定间距中，正面金属层170与晶圆110的外延层113直接接触，形成肖特基接触，表示集成了肖特基二极管。本实施例的MOSFET的漏极为背面金属层180，源极为正面金属层170，栅极从沟槽栅120中引出。如图2所示，图2为沟槽栅碳化硅MOSFET的肖基特二极管示意图，正面金属层170为肖基特二极管的阳极，背面金属层180为肖基特二极管的阴极。
如图3所示，在第一象限导通时，本实施例的MOSFET正向导通，栅源电压大于阈值电压，电流从漏极向源级流通，即图3中箭头的方向表示电流的流向。阈值电压根据实际需求而设置。
如图4所示，在第三象限导通时，本实施例的MOSFET关断，电流经过集成的肖特基二极管流通，流通方向为从源级（即肖基特二极管的阳极）到漏极（即肖基特二极管的阴极），即从正面金属层170流向背面金属层180的方向。图4中箭头的方向表示电流的流向。
如图5所示，若MOSFET不集成肖特基二极管，则电流从Pwell区与外延层113形成的PN结二极管流通，即图5中的箭头的方向表示电流的流向。碳化硅PN结二极管开启电压较高（通常为4-5V），产生的PN结压降也比较高，长时间工作导致MOSFET产生双极退化的现象。若MOSFET集成肖特基二极管，电流经过集成的肖特基二极管流通，肖特基二极管开启电压较小（通常小于1V），导通压降会更小，能有效遏制双极退化。
因此，本实施例的沟槽栅碳化硅MOSFET在掺杂区130的一端形成沟槽栅120，在掺杂区130的另一端形成指定沟槽区140，减小元胞结构尺寸，简化元胞结构，增加电流密度。在每个元胞结构中，指定沟槽区140在承受反向电压时向晶圆110的外延层113耗尽，形成空间电荷区，降低沟槽栅120底部的电场强度，保护沟槽栅120的栅极氧化层。并且，每个元胞结构的指定沟槽区140与相邻的元胞结构的沟槽栅120相邻设置。在每个元胞结构的指定沟槽区140与相邻的元胞结构的沟槽栅120之间存在指定间距中，使正面金属层170与晶圆110直接接触。在正面金属层170与晶圆110直接接触时，二者形成肖特基接触，表示集成肖特基二极管的作用。当整个MOSFET器件在第三象限导通时，肖特基二极管开启，可以有效的遏制碳化硅MOSFET双极退化。如此，本实施例的MOSFET器件能避免栅氧容易击穿，提高栅氧寿命，降低损耗，遏制碳化硅MOSFET双极退化。
本实施例的沟槽栅碳化硅MOSFET的制作过程如下：
如图6所示，准备SIC N+型衬底层111，其掺杂浓度在5e18 cm-3，厚度为350um。在N+型衬底层111上生长N+型缓冲层112，缓冲层112的掺杂浓度约为1e18cm-3，厚度为1um。在N+型缓冲层112上生长N-型外延层113，外延层113的掺杂浓度约为1e15-5e16cm-3，外延层113的厚度不做限定，根据整个器件的耐压决定。
如图7所示，在晶圆110的外延层113上沉积硬研磨层160，其厚度为1.5um。图7及后续附图中的黑白格图案的区域为硬研磨层160。
如图8所示，利用干法刻蚀对硬研磨层160刻蚀，在N-型外延层113中刻蚀出指定沟槽区140的沟槽。指定沟槽区140的沟槽的深度范围为1.5um-3um，该沟槽的沟槽宽度范围0.4-0.8um。
如图9所示，利用离子注入工艺，注入Al离子，在指定沟槽区140的沟槽的底部形成指定重掺杂区141Pplus区。Al离子注入总剂量>2E13，Pplus区的深度范围0.25um-0.5um。
如图10所示，沉积硬研磨层160，其厚度为1.5um。利用干法刻蚀对硬研磨层160刻蚀，刻蚀出沟槽栅120的沟槽。沟槽栅120的深度一般比指定沟槽区140的深度小0.5um。
如图11所示，去除硬研磨层160。
如图12所示，采用干法氧化工艺，进行栅氧层的生长，生长的栅氧层的厚度一般在80nm-120nm之间，氧化温度1300℃。其中，在制定沟槽区内生长成指定栅氧层143，在沟槽栅120内生长成沟槽栅栅氧层121。在栅氧层生长完成后进行后退退火处理。
如图13所示，沉积poly silicon填满指定沟槽区140的沟槽和沟槽栅120的沟槽并回刻，得到沟槽栅120的沟槽栅多晶硅区122和指定沟槽区140的指定多晶硅区142。
如图14所示，利用离子注入工艺形成掺杂阱区132Pwell区和第一重掺杂区131Nplus区。Pwell区注入Al离子，总注入剂量在1.5E13-3E13之间。Nplus区注入N离子，总注入剂量在1.E15-5E15之间。
如图15所示，采用化学气象沉积工艺沉积介质层150，并对介质层150进行刻蚀，使介质层150将沟槽栅120隔离开。
如图1所示，沉积正面金属层170和背面金属层180。现在晶圆110上沉积一层正面金属Ni层，其厚度为100nm，再在正面金属Ni层之上沉积一层正面金属AlCu层，其厚度为4um，形成正面金属层170。在晶圆110的衬底层之下沉积背面金属层180，其材质为Ti/Ni/Ag，组分的厚度分别为100nm/100nm/6000nm。
在沟槽栅碳化硅MOSFET的制作过程中，先制作深沟的指定沟槽区140即Dummy沟槽区，在Dummy沟槽的底部进行Al 离子注入，形成Pplus区。然后制作浅的沟槽栅120，离子注入形成Pwell区和Nplus区。在承受反向电压时，Dummy沟槽区以及底部的Pplus区，向晶圆110的外延层113的区域耗尽，形成空间电荷区，降低沟槽栅120底部的电场强度，保护沟槽栅120的栅极氧化层。在Dummy沟槽区和沟槽栅120之间存在一定的间距。在该间距中，使正面金属与晶圆110的外延层113直接接触，形成肖特基接触，即集成了肖特基二极管。当器件在第三象限导通时，肖特基二极管开启，可以有效的遏制碳化硅MOSFET双极退化。因此，本制作方法简化制作过程，减小元胞尺寸，使器件能避免栅氧容易击穿，提高栅氧寿命，降低损耗，遏制碳化硅MOSFET双极退化。
实施例二：基于相同的发明构思，本发明第二实施例还提供了一种沟槽栅碳化硅MOSFET的制作方法，如图16所示，包括：
S201，在晶圆上形成多个元胞结构，其中，每个元胞结构包括沟槽栅、掺杂区、指定沟槽区和介质层；
S202，在形成所述每个元胞结构的过程中，在所述掺杂区的一端形成所述沟槽栅，在所述掺杂区的另一端形成所述指定沟槽区，在所述晶圆的上表面之上形成所述介质层，且所述介质层覆盖所述沟槽栅和所述掺杂区的一部分区域；
S203，将所述每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅相邻设置，且所述每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅之间存在指定间距；
S204，在形成所述多个元胞结构之后，在所述晶圆的上表面之上形成正面金属层，所述正面金属层覆盖所述每个元胞结构的介质层；在所述晶圆之下形成背面金属层。
作为一种可选的实施例，在所述每个元胞结构中，所述指定沟槽区的深度大于所述沟槽栅的深度。
作为一种可选的实施例，所述指定间距的范围为0.4um-0.6um。
由于本实施例所介绍的沟槽栅碳化硅MOSFET的制作方法为实施本申请实施例一中沟槽栅碳化硅MOSFET所采用的制作方法，故而基于本申请实施例一中所介绍的沟槽栅碳化硅MOSFET，本领域所属技术人员能够了解本实施例的沟槽栅碳化硅MOSFET的制作方法的具体实施方式以及其各种变化形式，所以在此对于该沟槽栅碳化硅MOSFET的制作方法如何实现本申请实施例一中的MOSFET不再详细介绍。只要本领域所属技术人员实施本申请实施例一中沟槽栅碳化硅MOSFET所采用的制作方法，都属于本申请所欲保护的范围。
本领域内的技术人员应明白，尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种沟槽栅碳化硅MOSFET，其特征在于，包括：正面金属层、背面金属层、晶圆和设置在所述晶圆上的多个元胞结构，每个元胞结构包括沟槽栅、掺杂区、指定沟槽区和介质层；
在所述每个元胞结构中，所述沟槽栅位于所述掺杂区的一端，所述指定沟槽区位于所述掺杂区的另一端，所述介质层位于所述晶圆的上表面之上，且所述介质层覆盖所述沟槽栅和所述掺杂区的一部分区域；
所述正面金属层位于所述晶圆的上表面之上，且覆盖所述每个元胞结构的介质层；所述背面金属层位于所述晶圆之下；
所述每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅相邻设置，且所述每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅之间存在指定间距。
2.如权利要求1所述的沟槽栅碳化硅MOSFET，其特征在于，在所述每个元胞结构中，所述指定沟槽区的深度大于所述沟槽栅的深度。
3.如权利要求2所述的沟槽栅碳化硅MOSFET，其特征在于，所述指定间距的范围为0.4um-0.6um。
4.如权利要求3所述的沟槽栅碳化硅MOSFET，其特征在于，所述指定沟槽区包括：指定重掺杂区、指定栅氧层和指定多晶硅区；
所述指定重掺杂区位于所述指定沟槽区内的底部；
所述指定栅氧层位于所述指定沟槽区内，且位于所述指定重掺杂区的上侧，及位于所述指定重掺杂区之上的所述指定沟槽区的内壁上；
所述指定多晶硅区位于所述指定栅氧层形成的区域内。
5.如权利要求4所述的沟槽栅碳化硅MOSFET，其特征在于，所述指定多晶硅区的深度大于所述指定重掺杂区的深度，所述指定重掺杂区的深度范围为0.25um-0.5um。
6.如权利要求3所述的沟槽栅碳化硅MOSFET，其特征在于，所述掺杂区包括：第一重掺杂区和掺杂阱区；
所述第一重掺杂区位于所述掺杂阱区内，所述第一重掺杂区邻接所述沟槽栅；
所述介质层覆盖所述沟槽栅和所述第一重掺杂区的一部分区域；
其中，所述第一重掺杂区的上表面、所述掺杂阱区的上表面、所述沟槽栅的上表面和所述指定沟槽区的上表面均位于同一水平面。
7.如权利要求3所述的沟槽栅碳化硅MOSFET，其特征在于，所述沟槽栅包括：沟槽、沟槽栅栅氧层和沟槽栅多晶硅区；
所述沟槽栅栅氧层位于所述沟槽内的底部和内壁上；
所述沟槽栅多晶硅区位于所述沟槽栅栅氧层形成的区域内。
8.一种沟槽栅碳化硅MOSFET的制作方法，其特征在于，包括：
在晶圆上形成多个元胞结构，其中，每个元胞结构包括沟槽栅、掺杂区、指定沟槽区和介质层；
在形成所述每个元胞结构的过程中，在所述掺杂区的一端形成所述沟槽栅，在所述掺杂区的另一端形成所述指定沟槽区，在所述晶圆的上表面之上形成所述介质层，且所述介质层覆盖所述沟槽栅和所述掺杂区的一部分区域；
将所述每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅相邻设置，且所述每个元胞结构的指定沟槽区与相邻的元胞结构的沟槽栅之间存在指定间距；
在形成所述多个元胞结构之后，在所述晶圆的上表面之上形成正面金属层，所述正面金属层覆盖所述每个元胞结构的介质层；在所述晶圆之下形成背面金属层。
9.如权利要求8所述的制作方法，其特征在于，在所述每个元胞结构中，所述指定沟槽区的深度大于所述沟槽栅的深度。
10.如权利要求9所述的制作方法，其特征在于，所述指定间距的范围为0.4um-0.6um。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101180737A (zh) * | 2003-12-30 | 2008-05-14 | 飞兆半导体公司 | 功率半导体器件及制造方法 |
| CN106098779A (zh) * | 2016-07-18 | 2016-11-09 | 中国科学院微电子研究所 | 一种槽栅vdmos |
| CN106783952A (zh) * | 2016-12-23 | 2017-05-31 | 株洲中车时代电气股份有限公司 | 一种沟槽栅igbt器件 |
| CN110459604A (zh) * | 2018-05-08 | 2019-11-15 | 艾鲍尔半导体 | 屏蔽式沟槽器件 |
| WO2022067946A1 (zh) * | 2020-09-30 | 2022-04-07 | 苏州东微半导体有限公司 | 半导体功率器件 |
| CN114695518A (zh) * | 2022-06-02 | 2022-07-01 | 绍兴中芯集成电路制造股份有限公司 | 沟槽型mos器件及其制造方法 |
| DE102021119199A1 (de) * | 2021-07-23 | 2023-01-26 | Infineon Technologies Ag | Gate-Grabenstruktur enthaltende Halbleitervorrichtung |
-
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101180737A (zh) * | 2003-12-30 | 2008-05-14 | 飞兆半导体公司 | 功率半导体器件及制造方法 |
| CN106098779A (zh) * | 2016-07-18 | 2016-11-09 | 中国科学院微电子研究所 | 一种槽栅vdmos |
| CN106783952A (zh) * | 2016-12-23 | 2017-05-31 | 株洲中车时代电气股份有限公司 | 一种沟槽栅igbt器件 |
| CN110459604A (zh) * | 2018-05-08 | 2019-11-15 | 艾鲍尔半导体 | 屏蔽式沟槽器件 |
| WO2022067946A1 (zh) * | 2020-09-30 | 2022-04-07 | 苏州东微半导体有限公司 | 半导体功率器件 |
| DE102021119199A1 (de) * | 2021-07-23 | 2023-01-26 | Infineon Technologies Ag | Gate-Grabenstruktur enthaltende Halbleitervorrichtung |
| CN114695518A (zh) * | 2022-06-02 | 2022-07-01 | 绍兴中芯集成电路制造股份有限公司 | 沟槽型mos器件及其制造方法 |
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