CN110400831A - 晶体管器件 - Google Patents

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K-H.巴赫
P.布兰德尔
F.希尔勒
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Abstract

描述一种具有至少一个晶体管单元（10）的晶体管器件，该晶体管单元具有：在半导体本体（100）中的漂移区（11），源极区（12），体区（13）和漏极区（14），其中体区（13）布置在源极区（12）和漂移区（11）之间并且漂移区（11）布置在体区（13）和漏极区（14）之间;栅电极（21），其与体区（13）相邻布置并通过栅极电介质（22）与体区（13）介电绝缘;和场电极（31），其与漂移区（11）相邻布置并通过场电极电介质（22）与漂移区（11）介电绝缘。场电极电介质（22）具有沿漏极区（14）方向至少逐段增加的厚度，并且漂移区（11）在与场电极（31）相邻的台面区（111）中具有沿漏极区（14）方向至少逐段增加的掺杂浓度。

Description

晶体管器件
技术领域
本说明书涉及晶体管器件，特别是具有场电极的晶体管器件。
背景技术
具有场电极的晶体管器件（通常也称为场板晶体管）广泛用作各种应用中的电子开关，例如汽车、工业、消费电子或家用电子应用。 在这种类型的晶体管器件中，场电极与漂移区相邻布置，并用于在晶体管器件截止时“补偿”漂移区中存在的掺杂剂原子的一部分。由于这种补偿效应，可以在不降低器件的耐压强度的情况下将漂移区掺杂得比没有场电极的传统晶体管器件更高。由此，在相同耐压强度下，实现减小的导通电阻，或者在相同导通电阻的情况下，实现更高的耐压强度。
发明内容
存在进一步降低这种晶体管器件的导通电阻的需求。
一个示例涉及晶体管器件。所述晶体管器件包括至少一个晶体管单元，所述至少一个晶体管单元具有：在半导体本体中的漂移区，源极区，体区和漏极区，其中体区布置在源极区和漂移区之间并且漂移区布置在体区和漏极区之间;栅电极，其与体区相邻地布置并通过栅极电介质与体区介电绝缘;和场电极，其与漂移区相邻地布置并通过场电极电介质与漂移区介电绝缘。场电极电介质具有沿漏极区的方向至少逐段增加的厚度，并且漂移区在与场电极相邻的台面区中具有沿漏极区的方向至少逐段增加的掺杂浓度。
附图说明
下面根据附图解释示例。附图用于说明确定的原理，因此仅示出了理解这些原理所必需的特征。附图不是严格按照比例的。在附图中，相同的附图标记表示相同的特征。
图1局部示出具有多个晶体管单元的晶体管器件的横截面，所述晶体管单元分别具有与漂移区相邻布置的场电极;
图2示出了图1中所示的晶体管器件的放大片段;
图3和4分别示出了场电极的其他示例;
图5示出了在晶体管器件的电流流动方向上漂移区的掺杂分布的示例;
图6示出了用于实现多个晶体管单元的示例;
图7示出了用于实现多个晶体管单元的另一示例;
图8示出了栅电极可以如何连接到栅极滑块的示例;
图9示出了场电极可以如何连接到源电极的示例;
图10示出了根据另一示例的晶体管器件的截面图;和
图11示出了可以如何在图10中所示的晶体管器件的晶体管器件中实现多个晶体管单元的示例。
在以下描述中参考附图，所述附图构成说明书的一部分。当然，除非另有说明，否则各个附图的特征可以彼此组合。
具体实施方式
图1示出了根据一个示例的晶体管器件的截面图。该晶体管器件包括至少一个晶体管单元10，其中在该示例中示出了多个晶体管单元10。这些晶体管单元分别包括半导体本体100中的漂移区11，源极区12，体区13和漏极区14。在此，体区13布置在源极区12和漂移区11之间，而漂移区11布置在体区13和漏极区14之间。每个晶体管单元10还具有栅电极21，该栅电极21与体区13相邻地布置并且通过栅极电介质22与体区13介电绝缘。另外，每个晶体管单元10具有场电极31，该场电极31与漂移区11相邻地布置并且通过场电极电介质32与漂移区介电绝缘。场电极电介质32具有沿漏极区14的方向至少逐段增加的厚度。也即，存在场电极电介质32的一个或多个区段，在所述区段中，场电极电介质32的定义了场电极31和漂移区11之间的间隔的厚度沿着漏极区14的方向增加。另外，漂移区11在与场电极31相邻的台面区111中具有沿漏极区14的方向至少逐段增加的掺杂浓度。更下面还要详细解释漂移区11的掺杂浓度的这种增加。
术语“晶体管单元”表示晶体管器件中的多个同类结构中的一个，所述多个同类结构分别具有漂移区11，源极区12，体区13，栅电极21，栅极电介质22，场电极31和场电极电介质32。在此，所有晶体管单元10的漏极区14例如可以通过连续的掺杂区来形成，该连续的掺杂区下面也称为公共漏极区并且连接到晶体管器件的漏极端子d（其在图1中仅示意性示出）。各个晶体管单元10的漂移区11可以通过连续的掺杂区形成，该连续的掺杂区下面也称为公共漂移区。此外，两个或更多个相邻晶体管单元的源极区12可以通过共同的掺杂区形成，两个或更多个相邻晶体管单元的体区12可以通过共同的掺杂区形成，两个或更多个相邻晶体管单元10的栅极电极的21可以通过共同的电极形成，并且两个或更多个晶体管单元10的场电极31可以通过共同的电极形成。
参考图1，晶体管器件可以实现为垂直晶体管器件。在这种情况下，各个晶体管单元10的源极区12和漏极区14在半导体本体100的垂直方向z上彼此间隔开布置。半导体本体100的“垂直方向”是与半导体本体的第一侧101和与第一侧101相对的第二侧102垂直的方向。在图1中所示的示例中，源极区12邻接半导体本体100的第一侧101，并且漏极区邻接半导体本体的第二侧102。在垂直晶体管器件中，电流流动方向在半导体本体100的垂直方向z上延伸。
虽然图1示出了垂直晶体管器件，但应指出，晶体管器件不限于实现为垂直晶体管器件。场电极31、场电极电介质和漂移区11的掺杂分布的下面解释的设计方案适用于横向晶体管器件，其中各个晶体管单元的源极区和漏极区在横向（水平）方向上以相应的方式彼此间隔开地布置。
半导体本体100例如是由硅（Si），碳化硅（SiC），砷化镓（GaAs），氮化镓（GaN）等构成的单晶半导体本体。各个晶体管单元10的栅电极21例如由掺杂的多晶半导体材料（例如多晶硅）或由金属构成。场电极31例如由掺杂的多晶半导体材料（例如多晶硅）或由金属构成。
各个晶体管单元10的栅电极21连接到公共栅极端子G。该栅极端子G在图1中仅示意性地示出。各个栅电极21和栅极端子G之间的导电连接在图1中也仅示意性地示出。各个晶体管单元10的源极区12和体区13连接到公共源极端子S。参考图1，为此可以设置源电极41，其连接到各个晶体管单元10的源极区12和体区13并且连接到源极端子S或形成该源极端子S。该源电极41通过隔离区51与栅电极21绝缘。在图1中所示的示例中，源电极41具有接触插塞42，其从第一侧101穿过源极区12延伸到体区13中并且与源极区12和体区13导电连接。根据一个示例，接触插塞42与源极区12和体区13之间分别存在欧姆接触。应当指出，设置如图1中所示的接触插塞42仅仅是将多个晶体管单元的源极区12和体区13连接到源电极上的多个方案之一。
根据一个示例，各个晶体管单元的场电极31连接到晶体管器件的源极端子S。根据另一示例，场电极31连接到晶体管器件的栅极端子G。对此的示例在更下面解释。
在各个晶体管单元10中，源极区12和漂移区11是相同的导电类型或掺杂类型（n型或p型），该掺杂类型在下文中称为第一掺杂类型，并且体区13是与第一掺杂类型互补的掺杂类型，其在下文中称为第二掺杂类型。由于体区13和漂移区11的互补的掺杂类型，在体区13和漂移区11之间形成pn结16。晶体管器件可以实现为n型晶体管器件或p型晶体管器件。在n型晶体管器件中，源极区12和漂移区11是n型掺杂的，并且体区13是p型掺杂的；在p型晶体管器件中，源极区12和漂移区11是p型掺杂的，并且体区13是n型掺杂的。该晶体管器件还可实现为自截止器件（增强型器件）或自导通器件（耗尽型器件）。在自截止器件中，体区13直接邻接栅极电介质22，而在自导通器件中，存在与源极区12和漂移区11相同掺杂类型的沟道区17（该沟道区在图1中仅仅针对一个晶体管单元以点线示出）。该沟道区17沿着栅极电介质22从源极区12延伸到漂移区11，并且布置在体区13和栅极电介质22之间。此外，晶体管器件可以实现为MOSFET（金属氧化物半导体场效应晶体管）或IGBT（绝缘栅双极晶体管）。在MOSFET中，漏极区14与源极区12具有相同的掺杂类型，而在IGBT中，漏极区14（其也可以称为集电极区）具有与源极区12互补的掺杂类型。
下面简短解释图1中所示类型的晶体管器件的工作原理。出于解释的目的，假设晶体管器件是n型MOSFET，因此源极区12，漂移区11和漏极区14是n型掺杂的并且体区13是p型掺杂的。晶体管器件根据栅极端子G和源极端子S之间所施加的控制电压VGS导通或截止，该控制电压也可以称为栅源电压。当该控制电压VGS高于晶体管器件的阈值电压时，该晶体管器件导通，使得在自截止器件的情况下在体区13中沿着栅极电介质22在源极区12和漂移区13之间形成导电沟道，或者在自导通器件的情况下沟道区17不被中断。如果在漏极端子D与源极端子S之间施加不等于零的负载路径电压VDS（其也可以称为漏源电压），则在导通的晶体管器件中，电流在漏极端子D和源极端子S之间流动。
如果在截止的晶体管器件中施加大于零且如下极化的负载路径电压VDS：该负载路径电压使漂移区11和体区13之间的pn结16沿截止方向极化，则空间电荷区（耗尽区）在漂移区11中从pn结16出发沿漏极区14的方向扩散。（相应的空间电荷区也在体区13中扩散。然而，体区13通常比漂移区11更高地掺杂，使得相比漂移区11中的空间电荷区，体区13中的从pn结16出发的空间电荷区没那么远地延伸到体区13中）。在漂移区11中扩散的空间电荷区与在n型掺杂的漂移区11中为带正电荷的施体的离子化的掺杂剂原子连接。这些带正电荷的施体具有体区13或场电极31中的相应的反电荷，所述反电荷在p型掺杂的体区13中是带负电荷的受体。如果在pn结两侧如此多的掺杂剂原子离子化，使得pn结16上的电场达到临界值（该临界值决定性地取决于半导体本体100的所使用的半导体材料的类型），则在pn结上出现电压击穿。晶体管器件的耐压强度由负载路径电压VDS的以下电压电平所限定，在该电压电平下，pn结上的电场强度达到临界值。
因为在图1中所示类型的晶体管器件（其中各个晶体管单元10具有场电极31）中，在漂移区11中的离子化的掺杂剂原子的一部分找到场电极31中的相应的反电荷，所以漂移区11可以比在没有场电极的晶体管器件中更高地掺杂，却不降低晶体管器件的耐压强度。然而，漂移区11的较高掺杂降低了晶体管器件的导通电阻，这原则上是期望的。所述“导通电阻”是在导通控制的晶体管器件中漏极端子D和源极端子S之间的电阻。
场电极31越好地电容性地耦合到漂移区11，即场电极电介质32越薄，场电极31的上述补偿效果就越好。另一方面，场电极电介质32必须能够承受住在截止的晶体管器件中漂移区11的电位和场电极31的电位之间的电位差（电压）。可以假设，场电极31统一地处于相同的电位上，该电位是源极电位或栅极电位、即源极端子S的电位或栅极端子G的电位。在截止的器件中，漂移区11中的电位从pn结16出发沿着漏极区14的方向增加。因此，场电极电介质32的电压负荷在器件的电流流动方向上增加。通过场电极电介质32的在电流流动方向上增加的厚度，场电极电介质 32能够承受住该电压负荷，但是在邻近pn结16的区域（在那里电压负荷是小的）中可以是相对薄的，使得在那里可以比进一步沿着漏极区14的方向实现更好的补偿效果，在进一步沿着漏极区14的方向处场电极电介质32相应地更厚。由于薄的场电极电介质32而实现改进的补偿效果那里，漂移区11可以相比以下器件中更高地掺杂，在该器件中场电极电介质 32具有统一的厚度，由此可以实现降低导通电阻。
为了解释场电极电介质32的变化厚度，图2示出了图1中所示的晶体管器件的放大片段。场电极电介质32的“厚度”在所解释的晶体管器件的上下文中尤其可以理解为场电极31和漂移区11的在垂直于电流流动方向的方向x上邻接场电极电介质32的区域111之间的场电极电介质32的厚度。该区域111在下面称为台面区。在图1中所示的垂直晶体管器件中，垂直于电流流动方向的方向x是半导体本体100的水平或横向方向，并且因此是平行于半导体本体100的第一和第二侧101，102的方向。场电极电介质32具有最小厚度d321和最大厚度d322。在图2中所示的示例中，场电极电介质32在场电极31的第一端部的区域中具有其最小厚度D321并且在场电极31的背向第一端部的第二端部的区域中具有其最大厚度D322。场电极31的“第一端部”是最靠近pn结16布置的端部; “第二端部”是最靠近漏极区14布置的端部。根据一个示例，最大厚度D322为最小厚度D321的至少1.2倍，至少1.4倍，至少1.7倍，至少2至5倍或至少10倍。最小厚度和最大厚度的绝对值分别取决于场电极电介质32的材料类型和预期的电压负荷。场电极电介质32例如包括以下材料中的至少一种：氧化物，例如氧化硅（SiO2）;氮化物，例如氮化硅（Si3N4）;氧氮化物。根据一个示例，场电极电介质32包括这些材料中的仅仅一种。根据另一示例，场电极电介质32包括这些材料中的两种或更多种。因此，场电极电介质32例如可以包括多个相叠布置的层，其中两个相邻的层分别具有不同的材料。
场电极31在电流流动方向上具有长度l31。在图2中所示的示例中，其中场电极电介质32在场电极31的第一端部处具有其最小厚度D321并且在场电极31的第二端部处具有其最大厚度D322，在场电极电介质 32具有最小厚度D321的位置与场电极电介质32具有最大厚度d322的位置之间的间隔基本上由该长度l31给出。然而，这只是一个示例。根据另一示例规定，具有最小厚度的位置与具有最大厚度的位置之间的间隔在晶体管器件的电流流动的方向上为场电极31的长度131的至少30％，该长度131的至少50％，该长度131的至少70％或该长度131的至少90％。
在图2中所示的示例中，场电极电介质32的厚度在电流流动方向上从场电极31的第一端部所处的位置出发朝着场电极31的第二端部所处的位置连续增加。这同样只是一个示例。根据另一在图3中所示的示例规定，场电极电介质32的厚度在电流流动方向上逐级增加。在这种情况下例如也适用：具有最小厚度的位置与具有最大厚度的位置之间的间隔在晶体管器件的电流流动的方向上为场电极31的长度131的至少50％，该长度131的至少70％或该长度131的至少90％。
如上所述，场电极电介质的在电流流动方向上增加的厚度是场电极31和台面区111之间的场电极电介质 32的区域中的场电极电介质32的厚度111。根据一个示例，场电极31和漂移区11的区段112之间的场电极电介质32的厚度d323等于最大厚度d322或大于所述最大厚度，即d323≥d322，其中该区段112在电流流动方向上布置在场电极电介质32和漏极区14之间。
在图2和3中所示的示例中，栅电极21和场电极31分别在共同的沟槽中实现，该沟槽从第一侧101出发延伸到半导体本体100中。在共同的沟槽内，栅电极21和场电极31通过介电层33彼此介电绝缘。该介电层33可以由与场电极电介质32相同的材料构成。由于栅电极21和场电极31的这种分离布置，栅电极21和场电极31可以处于不同的电位上。因此，栅电极21例如可以连接到栅极端子G，并且场电极31例如可以连接到源极端子S。根据一个示例规定，两个相邻的凹槽之间的相互间隔显著小于场电极31在电流流动方向上的长度131。根据一个示例，该间隔小于场电极的长度l31的至少25％或至少10％。
在下文中，w3表示其中布置有场电极和所属的场电极电介质的沟槽的最大宽度。根据另一示例，关于两个相邻的这种沟槽之间的相互间隔规定，该相互间隔小于沟槽宽度w3的1.5倍，或者甚至小于沟槽宽度w3（即小于沟槽宽度w3的1.0倍）。
图4示出了场电极31另一示例。在此示例中，场电极31和栅电极21由共同的电极来实现，使得场电极31在该示例中位于栅极电位上。在图4中所示的示例中，场电极31具有如根据图2所解释的场电极那样的几何形状。然而，这只是一个示例。当然，图4中所示的场电极31也可以以阶梯几何形状实现，如图3中所示。
如上所述，台面区111中的漂移区11的掺杂浓度沿着漏极区14方向增加。特别是，在台面区111的沿水平方向x与场电极31相邻的区段中的掺杂浓度增加。台面区111中的漂移区11的掺杂浓度的示例性掺杂分布在图5中示出。在图5中，用201表示的曲线示出了台面区111的在pn结和场电极电介质32的面向漏极区14的端部之间的掺杂分布，其中该pn结参考图1在电流流动方向上处于位置z，该端部参考图1在电流流动方向上处于位置z2。在图5中示出漂移区11的有效掺杂浓度。直接在pn结16处，漂移区11的有效掺杂浓度非常低，并且沿着漏极区14的方向首先急速增加。这由pn结16的性质决定。
除了漂移区11的掺杂浓度沿着漏极区14的方向由pn结所决定的增加之外，台面区111内的掺杂浓度还进一步增加，这在图5中从垂直位置z1起示出。该位置z1例如对应于场电极32开始的垂直位置，这在图1中示出，或者是从正面101出发还低于该位置。因此，存在台面区111的以下区段，该区段在水平方向x上与场电极相邻，并且在该区段中有效杂质浓度沿着漏极区14的方向增加。根据一个示例规定，台面区111中的漂移区11的掺杂浓度在电流流动方向上至少在以下路径上增加，该路径对应于台面区111的在电流流动方向上的长度的50％，该长度的80％或该长度的95％。台面区111的“长度”由pn结16和场电极电介质32的面向漏极区14的端部之间的间隔给定。根据一个示例，台面区111的最大掺杂浓度N2为最低掺杂浓度N1的2倍和10倍之间。根据一个示例，最小掺杂浓度N1在5E15cm-3和1E17cm-3之间。
根据一个示例规定，漂移区11的在台面区和漏极区14之间的区域112中的掺杂在电流流动方向上进一步增加。根据一个示例，在该区域112中的台面区的最大掺杂浓度为在该区域112中最小掺杂浓度的2倍和10倍之间。
在垂直于图1中所示的截面的平面A-A中，各个晶体管单元10可以以不同方式来实现。图6示出了将各个晶体管单元10实现为条形单元的示例。在这个示例中，源极区12（以及还有位于其下的体区13，其在图6中未示出）被实现为细长的（条形的）区域。相应地，栅电极21被实现为细长的（条形的）电极。这同样适用于场电极31，其在图6中未示出。
图7示出了用于实现晶体管单元10的另一示例。在该示例中，各个晶体管单元的栅电极21由共同的栅格状电极实现。源极区12（以及位于其下的体区13，其在图7中未示出）是位于栅格状栅电极21的凹部中的岛状区域。
图8示出了图6中所示类型的细长的栅电极或图7中所示类型的栅格状栅电极可以如何连接到栅极端子G上的示例。图8示出了在一个水平端部的区域中的栅电极21的截面图，其中该水平端部可以是细长的栅电极21的端部或栅格状栅电极21的端部。参照图8，晶体管器件具有与源电极41相邻且在绝缘层51上方的栅极滑块（Gaterunner）43。栅电极21借助延伸穿过绝缘层51的导电通孔44连接到栅极滑块43。栅极滑块43构成栅极端子G或连接到晶体管器件的栅极端子G。
图9示出了在与栅电极21相同的沟槽中位于栅电极21下方的场电极31可以如何连接到源电极41上的示例。在此示例中，场电极31具有与栅电极21相邻地延伸到半导体本体的正面101并且在那里借助导电通孔45连接到源电极41上的区段。在条形栅极电极21和条形场电极31的情况下，场电极31连接到源电极41上所处的区域可以位于沟槽的一个端部，该端部与沟槽的以下端部相对，在该端部处栅电极21连接在栅极滑块43上。在栅格状栅极电极21和栅格状场电极31的情况下，场电极31可以在“栅格”的任意端部处连接到源电极41上，该端部与栅电极21连接到栅极滑块43上所处的端部不同。
在先前解释的示例中，场电极31和栅电极21布置在半导体本体的共同的沟槽中。然而，这只是一个示例。图10示出了具有多个晶体管单元10的晶体管器件的另一示例，所述多个晶体管单元10分别具有场电极。在该示例中，场电极31布置在沟槽中，所述沟槽与具有栅电极21的沟槽间隔开。在此示例中，场电极31通过导电通孔46连接到源电极41，其中导电通孔46同时用于将源极区12和体区13连接到源电极41。关于场电极31的几何形状以及场电极电介质32的厚度的变化，先前针对场电极31和场电极电介质32所做的说明以相应的方式适用。
在图10中所示的示例中，栅电极21和场电极31可以分别以条形实现。图11示出了另一示例。在该示例中，各个晶体管单元的栅电极21由共同的栅格状电极21实现。在该示例中，场电极31是柱状电极。仅为了说明，这些柱在图11中所示的示例中具有圆形横截面。然而，同样可以实现任意其他多边形横截面。
不限于此，以下编号的示例示出了本说明书的一个或多个方面。
示例1. 具有晶体管单元的晶体管器件，该晶体管单元具有：在半导体本体中的漂移区，源极区，体区和漏极区，其中体区布置在源极区和漂移区之间并且漂移区布置在体区和漏极区之间;栅电极，其与体区相邻地布置并通过栅极电介质与体区介电绝缘;和场电极，其与漂移区相邻地布置并通过场电极电介质与漂移区介电绝缘，其中场电极电介质具有沿漏极区的方向至少逐段增加的厚度，并且其中漂移区在与场电极相邻的台面区中具有沿漏极区的方向至少逐段增加的掺杂浓度。
示例2. 根据示例1的晶体管器件，其中场电极电介质的最大厚度和最小厚度之间的比为至少1.2，至少1.4，至少1.7，或至少在2和5之间或者至少10。
示例3. 根据示例1至17的任意组合的晶体管器件，其中场电极电介质的厚度持续增加。
示例4. 根据示例1至3的任意组合的晶体管器件，其中场电极电介质的厚度逐级增加。
示例5. 根据示例1至4的任意组合的晶体管器件，其中在与场电极相邻的台面区中的最大掺杂浓度和最小掺杂浓度之间的比至少为2。
示例6. 根据示例1至5的任意组合的晶体管器件，其中台面区中的漂移区的掺杂浓度沿着晶体管器件的电流流动方向在漂移区的长度的至少30％，至少50％，至少70％或至少90％上增加。
示例7. 根据示例1至6的任意组合的晶体管器件，其中场电极和场电极电介质在晶体管器件的电流流动方向上与漏极区间隔开，其中漂移区的掺杂浓度在场电极电介质和漏极区之间的区段中沿着漏极区的方向增加。
示例8. 根据示例1至7的任意组合的晶体管器件，其中源极区和场电极连接到源极端子。
示例9. 根据示例1至8的任意组合的晶体管器件，其中栅电极和场电极连接到栅极端子。
示例10. 根据示例1至9的任意组合的晶体管器件，其中栅电极和场电极布置在半导体本体中的共同的沟槽中。
示例11. 根据示例1至10的任意组合的晶体管器件，其中所述晶体管器件具有多个晶体管单元，其中所述多个晶体管单元的栅电极由第一条形电极构成，并且其中所述多个晶体管单元的场电极由第二条形电极构成。
示例12. 根据示例1至11的任意组合的晶体管器件，其中所述晶体管器件具有多个晶体管单元，其中所述多个晶体管单元的栅电极构成共同的栅格状电极，并且其中所述多个晶体管单元的场电极构成共同的栅格状电极。
示例13. 根据示例1至12的任意组合的晶体管器件，其中栅电极和场电极布置在半导体本体中分开的沟槽中。
示例14. 根据示例1至13的任意组合的晶体管器件，其中所述晶体管器件具有多个晶体管单元，其中所述多个晶体管单元的栅电极由共同的栅格状电极构成，并且其中所述多个晶体管单元的场电极分别由柱状电极构成。
以上解释的示例可以仅用于说明如何实现本发明。这些示例的不同修改和组合以及其他示例当然也是可能的。

Claims (14)

1.具有至少一个晶体管单元（10）的晶体管器件，所述晶体管单元具有：
在半导体本体（100）中的漂移区（11），源极区（12），体区（13）和漏极区（14），其中所述体区（13）布置在所述源极区（12）和所述漂移区（11）之间并且所述漂移区（11）布置在所述体区（13）和所述漏极区（14）之间;
栅电极（21），其与所述体区（13）相邻地布置并通过栅极电介质（22）与所述体区（13）介电绝缘;和
场电极（31），其与所述漂移区（11）相邻地布置并通过场电极电介质（22）与所述漂移区（11）介电绝缘;
其中所述场电极电介质（22）具有沿所述漏极区（14）的方向至少逐段增加的厚度，并且
其中所述漂移区（11）在与所述场电极（31）相邻的台面区（111）中具有沿所述漏极区（14）的方向至少逐段增加的掺杂浓度。
2.根据权利要求1所述的晶体管器件，其中所述场电极电介质的最大厚度（d322）和最小厚度（d321）之间的比为至少1.2，至少1.4，至少1.7，或至少在2和5之间或者至少10。
3.根据权利要求1或2所述的晶体管器件，其中所述场电极电介质的厚度持续增加。
4.根据权利要求1或2所述的晶体管器件，其中所述场电极电介质的厚度逐级增加。
5.根据权利要求1或2所述的晶体管器件，其中在与所述场电极（31）相邻的台面区（111）中的最大掺杂浓度和最小掺杂浓度之间的比至少为2。
6.根据前述权利要求之一所述的晶体管器件，其中在所述台面区（111）中的漂移区（11）的掺杂浓度沿着所述晶体管器件的电流流动方向在所述漂移区（11）的长度的至少30％，至少50％，至少70％或至少90％上增加。
7.根据前述权利要求之一所述的晶体管器件，其中所述场电极（31）和所述场电极电介质（32）在所述晶体管器件的电流流动方向上与所述漏极区（14）间隔开，其中所述漂移区（11）的掺杂浓度在所述场电极电介质（32）和所述漏极区（14）之间的区段中沿着所述漏极区（14）的方向增加。
8.根据前述权利要求之一所述的晶体管器件，其中所述源极区（12）和所述场电极（31）连接到源极端子（S）。
9.根据权利要求1至7之一所述的晶体管器件，其中所述栅电极（11）和所述场电极（31）连接到栅极端子（G）。
10.根据权利要求1至9之一所述的晶体管器件，其中所述栅电极（21）和所述场电极（31）布置在所述半导体本体中的共同的沟槽（11）中。
11.根据权利要求10所述的晶体管器件，
其中所述晶体管器件具有多个晶体管单元（10），
其中所述多个晶体管单元（10）的栅电极（21）由第一条形电极构成，并且
其中所述多个晶体管单元（10）的场电极（31）由第二条形电极构成。
12.根据权利要求10所述的晶体管器件，
其中所述晶体管器件具有多个晶体管单元（10），
其中所述多个晶体管单元（10）的栅电极（21）构成共同的栅格状电极，并且
其中所述多个晶体管单元的场电极（31）构成共同的栅格状电极。
13.根据权利要求1至9之一所述的晶体管器件，其中所述栅电极（21）和所述场电极（31）布置在所述半导体本体中的分开的沟槽（11）中。
14.根据权利要求10所述的晶体管器件，
其中所述晶体管器件具有多个晶体管单元（10），
其中所述多个晶体管单元（10）的栅电极由共同的栅格状电极构成，并且
其中所述多个晶体管单元（10）的场电极分别由柱状电极构成。
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