CN1667838A - 具有改进的开态电阻性能的高电压横向fet结构 - Google Patents
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Abstract
在一种实施方案中，一种横向FET单元在半导体材料体中形成。该半导体材料体包括在沟槽漏区和沟槽栅结构之间延伸的相反导电类型的交替层。沟槽栅结构控制至少一个表面下的通道区。半导体材料体提供表面下的漂移区，以减小开态电阻而不增加器件面积。
Description
技术领域
本发明一般地涉及半导体器件，更特别地涉及横向场效应晶体管(FET)结构及制造方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)是一种普通类型的集成电路器件。MOSFET器件包括源区、漏区、在源区与漏区之间延伸的通道区，以及在通道区上提供的栅极。栅极包括布置在通道区之上并通过薄的介电层与通道区隔开的导电栅结构。
横向MOSFET器件经常用于高电压(即大于200伏特)应用，例如AC/DC电压转换中的离线开关调节器。横向MOSFET器件典型地包括由中间区或漂移区分隔的源区和漏区。栅结构布置在器件的通道区上。在开态中，电压施加到栅极，以在源区和漏区之间形成导电通道区，使电流可以流过器件。在关态中，施加到栅极的电压足够低，使得导电通道不被形成，从而不发生电流流动。在关态过程中，器件必须承受源区和漏区之间的高电压。
开态电阻(On Resistance，RON)是MOSFET开关器件的品质的重要性能指标。开态电阻是当开关闭合并传递信号时，存在于MOSFET开关的输入和输出引脚之间的欧姆电阻。开态电阻与当信号通过器件时将导致多少信号衰减有关。另一个重要的品质指标是比开态电阻(RSP)，它是RON与表面积的乘积，或RON*Area。较低的RON*Area使设计者可以使用较小的高电压横向MOSFET来满足特定应用的开态电阻要求，这减小功率集成电路的面积和成本。
常规高电压横向MOSFET的一个问题是，有助于使击穿电压(VBD)达到最大的技术和结构相反地影响RON，反之亦然。例如，典型的横向MOSFET要求较大的表面积，以便承受较高的VBD，这增加比开态电阻(RSP)。
为了克服该问题，几种设计已被提出，企图提供高击穿电压和低RON*Area的可接受组合。例如，器件已被设计有局部掺杂的一个或多个降低表面电场(RESURF)区(也称作超级结或多导电结构)。但是，这些设计需要涉及多个掩蔽和离子注入步骤的昂贵的晶圆处理、非常深的扩散体区或触点(例如，30～40微米深)、和/或昂贵的绝缘体硅衬底，这增加芯片制造的成本。并且，这些设计没有被最优化以承受大量的阻断电压，这增加成本。
因此，存在这样的需要，即改进横向MOSFET器件的RON*Area性能，同时保持高的阻断电压能力和制造灵活性的节省成本的结构和方法。
附图说明
图1说明MOSFET单元的放大的部分横截面视图；
图2说明MOSFET单元可选实施方案的放大的部分横截面视图；以及
图3说明MOSFET单元又一种实施方案的放大的部分横截面视图。
具体实施方式
为了容易理解，附图中的元素不一定按比例绘制，并且相似元素号贯穿各个附图在适当地方使用。虽然下面的讨论关于n沟道器件，但是该讨论也适合于p沟道器件，其可以通过反转所描述的层和区的导电类型而形成。另外，虽然在实施方案中显示几个外延层，但是取决于性能要求，更多或更少的外延层可以使用。所显示的实施方案适合于大约700伏特的阻断电压。
图1显示具有改进的RON*Area性能和高的阻断电压能力的绝缘栅场效应晶体管(IGFET)、横向MOSFET、半导体或开关器件、结构，或单元10的部分横截面视图。作为例子，MOSFET单元10是集成于作为功率集成电路一部分的半导体芯片中的许多这种单元之一。可选地，MOSFET单元10是单个分立晶体管。
器件10包括第一半导体材料区11，其包括例如，具有大约1.5×1014原子/厘米3的掺杂物浓度的p型衬底。包括p型和n型导电类型材料的多个交替层的第二半导体材料区13在第一半导体材料区11上形成，并包括主表面14。
半导体材料区13包括在衬底11上形成的n型外延层或区16。作为例子，层16具有大约3～10微米的厚度，并且具有大约5.0×1015原子/厘米3的掺杂物浓度。优选地，层16掺杂有砷或锑。
p型外延层17在n型层16上形成，并且具有例如，大约5.0×1015原子/厘米3的掺杂物浓度和大约3.0～7.0微米的厚度。优选地，层17掺杂有硼。第二n型外延层18在p型层17上形成，并且具有例如，大约5.0×1015原子/厘米3的掺杂物浓度和大约3.0～7.0微米的厚度。
半导体材料区13还包括在n型层18上形成的第二p型层19，以及在p型层19上形成的第三n型外延层21。p型层19的特性，例如类似于p型层17的特性，并且n型层21的特性类似于n型层18的特性。第三p型层23在n型层21上形成，并且具有例如，大约5.0×1015原子/厘米3的掺杂物浓度和大约5～15微米的厚度，这取决于器件10的阻断或击穿电压要求。p型层23优选地具有比相邻层17、18、19和21的厚度更大的厚度。这使器件10可以更容易地与逻辑和控制电路元件集成于功率集成电路芯片上。
在一种实施方案中，如图1中所示，器件10还包括在半导体材料区13中形成并从主表面14延伸的井、扩散、漂移或延伸的n型导电性漏区26。作为例子，延伸漏区26具有大约7.0×1015原子/厘米3的表面浓度，以及大约4～10微米的深度。在可选实施方案中，p型层或p顶部区27在井区26中形成并从主表面14延伸，以提供降低表面电场区。当器件10处于阻断或关态时，p顶部区27允许向下损耗，这使器件10可以承受较高的阻断电压。另外，层16、17、18、19、21、23、26和27的厚度和掺杂物浓度根据RESURF原理选择，以达到交替层之间的电荷平衡。
隔离或场效应区31在器件10上形成，以提供局部钝化区。隔离区31包括例如，硅局部氧化(LOCOS)区、浅沟槽隔离区、场氧化物区，以及它们的组合等。在一种实施方案中，隔离区31包括使用LOCOS技术形成的热场氧化物区，并且具有大约0.5～2.0微米的厚度。
漏、沟槽漏区、沟槽漏结构，或填充沟槽漏36在从主表面14延伸至深度37的半导体材料区13中形成。在一种实施方案中，沟槽漏区36延伸进n型区16中。沟槽漏区36的底面38是圆形的、曲面的、平坦的，或它们的组合。
为了形成沟槽漏区36，半导体材料区13的一部分暴露于卤素基化学物(例如，溴、氯或氟)，以刻蚀局部沟槽至所希望的深度。所刻蚀的沟槽然后重新填充导电性材料，例如重掺杂多晶半导体材料。例如，沟槽漏区36包括掺杂有n型掺杂物例如磷的多晶硅填充沟槽。可选地，沟槽漏区36包括金属、硅化物、非晶形半导体材料，或它们的组合，包括与多晶半导体材料的组合。填充材料被深腐蚀或平面化，如图1中所示，或者填充材料的一部分可以在主表面14上延伸。
器件10还包括p型高电压区、体区或扩散区41，以及从主表面14延伸的n型源区43。体区41优选地仅部分延伸进半导体材料区13中。
器件10也包括栅结构46，其包括在半导体材料区13中形成的第一或栅沟槽结构或部分47、在主表面14的一部分上形成的第二或表面栅结构或部分49，以及连接到栅部分47和49的栅电极51。栅沟槽部分47控制多个表面下通道中的导电。特别地，栅沟槽部分47控制表面下通道区57、571、572和573中的导电。表面栅部分49控制第二或表面通道区58中的导电。
栅沟槽部分47包括在侧壁和底面上形成的第一栅介电层53和沟槽填充部分54。沟槽填充部分54包括例如掺杂多晶硅材料，例如掺杂有n型掺杂物例如磷的多晶硅。沟槽填充部分54包括与沟槽漏区36相同的材料或不同材料。栅介电层53包括例如，具有大约0.01～0.1微米的厚度的氧化硅。可选地，栅介电层53包括其他电介质，例如氮化硅、五氧化二钽、二氧化钛、钡锶钛酸盐，或它们的组合，包括与氧化硅的组合。
栅沟槽部分47使用例如卤素基刻蚀化学物来形成。栅沟槽部分47具有与深度37相同的深度48。可选地，如图1所示，深度48大于深度37。例如，深度48延伸进衬底11中，以提供低电势终端，而深度37延伸到n型区16中，以避免在沟槽漏区36终止的地方形成pn结。沟槽漏区36的底面50是圆形的、曲面的、平坦的，或它们的组合。在一种实施方案中，深度37大约为32微米，并且深度48大约为40微米。
栅沟槽然后重新填充导电性材料，例如重掺杂多晶硅半导体材料。例如，沟槽填充部分54包括掺杂有n型掺杂物例如磷的多晶硅。可选地，沟槽填充部分54包括金属、硅化物、非晶形半导体材料，或它们的组合，包括与多晶半导体材料的组合。
表面栅部分49包括第二栅介电层63和栅导电部分64。第二栅介电层63与栅介电层53相同或不同。栅导电部分64包括与沟槽填充部分53相同的材料或不同的材料。特别地，栅导电部分64是沟槽填充部分54的延伸，或者它是单独形成的层。
栅电极51包括导电性材料，例如铝或铝合金。另外的介电或钝化层71在主表面14上形成，并被制图以形成接触孔。钝化层71包括，例如沉积的氧化硅。包括导电性材料，例如铝或铝合金的漏电极66连接到沟槽漏区36，并且包括导电材料，例如铝和铝合金的源电极67连接到源区43。作为例子，沟槽漏区36和沟槽栅部分47具有大约10微米或更小的宽度。另外的重掺杂浅p型区52在与源区43相邻的体区41中形成，以增加源-体连接的完整性。
在工作过程中，栅偏压Vg施加到栅电极51，并且漏电压Vd施加到漏电极66，同时源电极接地。当栅偏压Vg超过器件10的阈电压(即形成通道区47、571、572、573和58所需的栅电压)时，电流分量I1、I2、I3和I4在源区43和沟槽漏区36之间流动。
本发明的一个优点在于，n型区16、18和21提供供电流流动的额外低电阻通路或漂移区，这减小开态电阻RON，而不会增加器件10的面积。这减小RON*Area，而不会不利地影响器件10的阻断电压或增加管芯或芯片尺寸。当处于正的栅偏压下时，栅沟槽部分使电子积聚在层16、18及21与栅沟槽部分46之间的界面处，从而进一步减小区域中的电阻。
并且，n型井或漂移区26和通道58为器件10提供额外的电流通路(例如I1)，这提供与现有技术结构相比更低的RON。另外，因为n型区16、18和21是表面下区域，器件10的坚固性被提高，因为这些电流通路远离主表面14，这减小进入隔离区31和栅介电层63的电荷注入。
器件10的另一个的优点在于，p型区23比区域17、18、19和21更厚，这使得器件10可以更容易地与逻辑和控制电路器件集成。这减小制造和设计成本。另外，器件10不需要昂贵的SOI衬底，这将节省成本。此外，p型体区41扩散至浅深度(例如，3-5微米)，并且仅部分地延伸进半导体材料区13中。结果，与具有非常深的扩散体区(例如30-40微米)的现有技术器件相比，器件10的制造成本和尺寸被减小。此外，在优选实施方案中，交替层使用外延生长技术来形成，这省去了对多个昂贵的光刻、离子注入和扩散步骤的需要。外延生长也允许使用比使用光刻、离子注入和扩散步骤可达到的更多的交替层。
图2显示横向MOSFET器件或单元100的可选实施方案的放大横截面视图。器件100类似于器件10，除了器件100没有形成n型井区26、p型区27或表面栅部分49。在该实施方案中，只有通道区57和沟道栅部分47被提供。在器件100中，电流流过n型区16、18和21，它们全是表面下区域。在某些应用中，因为表面下的电流通路，器件100提供更坚实的开关。
图3显示横向MOSFET器件或单元200的又一种实施方案的放大横截面视图。器件200类似于器件10，除了n型区或层223沿着沟槽栅部分47的侧壁形成之外。n型区223使用例如倾斜离子注入技术来形成。掩蔽层，例如防止n型掺杂物沿着沟槽栅部分47的侧壁掺杂体区41。当器件200传导电流时，n型区223减小区域17、19和21中的电阻，这进一步减小RON和RON*Area。
器件10的仿真分析显示，它能够阻断大于600伏特的电压，同时达到大约70～90莫姆*厘米2(mohm*cm2)的RON*Area结果，这是超越现有技术器件的重要改进。例如，现有技术的单RESURF器件典型地具有大约400莫姆*厘米2的RON*Area结果，并且双RESURF器件典型地具有大约200莫姆*厘米2的RON*Area结果。
因此，显然地，根据本发明已经提供了一种具有改进的阻断电压和比开态电阻性能的横向FET结构。该结构提供供电流传导的多个漂移区，同时省去了绝缘体硅衬底、具有多个离子注入区的多个外延层，以及深扩散的要求，从而减小制造成本。与现有技术相比，该结构还提供设计灵活性，这改善了设计成本并减小设计周期时间。
虽然本发明已经参考其具体实施方案而描述和说明，但并不打算本发明局限于这些说明性的实施方案。例如，可以使用p型和n型材料的更多或更少的交替层。本领域技术人员将认识到，可以不背离本发明的本质而做各种修改和改变。因此，打算本发明包括落入附加权利要求书的范围内的所有这种变化和修改。
Claims (10)
1.一种横向IGFET器件，包括：
具有第一导电类型的半导体衬底；
包括沉积在半导体衬底上的第一和第二导电类型材料的各交替层并具有第一主表面的半导体材料区；
从第一主表面延伸进半导体材料区的至少一部分中的第二导电类型的漏区；
在半导体材料区的一部分中形成并从第一主表面部分地延伸进半导体材料区中的第一导电类型的体区；
在体区中形成的第一源区；以及
在半导体材料区的一部分中形成的沟槽栅结构，其中该沟槽栅结构控制表面下的通道区。
2.根据权利要求1的器件，其中漏区包括填充有掺杂多晶材料的沟槽。
3.根据权利要求1的器件，其中沟槽栅结构填充有第二导电类型的掺杂多晶材料，并且其中沟槽栅结构从与源区和体区的一部分相邻的第一主表面延伸进半导体材料区中，并且其中沟槽栅包括至少在沟槽栅结构的侧壁表面上形成的第一栅介电层。
4.根据权利要求3的器件，还包括与侧壁表面的一部分相邻地形成的第二导电类型的第一掺杂区。
5.根据权利要求1的器件，还包括在第一主表面上形成的表面栅结构，其中该表面栅结构控制表面通道区中的导电。
6.根据权利要求1的器件，其中与第一主表面相邻的一层交替层包括第一导电类型。
7.一种横向MOSFET器件，包括：
半导体衬底；
包括在半导体衬底上形成的第一和第二导电半导体材料的多个交替层并具有主表面的半导体材料区；
在半导体材料区中形成的沟槽漏结构；
在半导体材料区中形成的沟槽栅结构；
与沟槽栅结构相邻地形成的第一导电类型的体区；以及
在第一导电类型区中形成的第二导电类型的源区。
8.根据权利要求7的横向MOSFET器件，其中半导体材料区包括在主表面处的第一导电类型的层，并且其中该层具有大于半导体材料区中相邻层的厚度。
9.一种绝缘栅FET结构，包括：
形成半导体区的第一和第二导电类型材料的各交替层；
在交替层中形成的沟槽栅结构，其中该沟槽栅结构控制表面下的通道区；
与沟槽栅结构隔离并延伸进各交替层中的第二导电的漏区；以及
与沟槽栅结构相邻地形成的第二导电类型的源区。
10.根据权利要求9的绝缘栅FET结构，其中沟槽栅结构控制多个表面下的通道区。
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