KR101324855B1 - 수퍼접합 전력 ｍｏｓｆｅｔ - Google Patents

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로버트 더블유. 베어드
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프리스케일 세미컨덕터, 인크.
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Abstract

제1 표면에서 N-타입 JFET 영역(56)에 의해 분리된 복수의 P-보디 영역(46)에 전기적으로 평행하기 위치한 복수의 N-타입 소스 영역(50)을 포함하는 TMOS 디바이스(40)를 위한 방법 및 장치를 제공한다. 게이트(53)는 보디 채널 영역(46) 및 보디 채널 영역 사이에 놓여있는 JFET 영역(56)을 덮는다. JFET 영역(56)은 N-epi 영역(44)을 통해 드레인 영역(42)과 이어져 있다. 이온 주입 및 열 처리는 길이가 Lace인 JFET 영역(56)에의 순수 활성 도핑 농도 Nd를 그리고 길이가 Lbody인 P-보디 영역(46)에의 순수 활성 도핑 농도 Na를 맞추는 데 이용하여 P-보디와 JFET 영역 간의 전하 균등 관계식 (Lbody*Na)=k1*(Lacc*Nd)을 충족하는데, k1은 약 0.6≤k1≤1.4이다. 전체 디바이스(40)는 선형 기술을 이용하여 제조할 수 있고, 전하 균형된 영역은 N-epi 영역(44)을 통해 드레인(42)으로 연장할 필요가 없다.
Figure R1020087014424
P-보디 영역, JFET 영역, 억셉터 농도, 도너 농도, 전하 균등 조건

Description

수퍼접합 전력 ＭＯＳＦＥＴ{SUPERJUNCTION POWER MOSFET}
본 발명은 일반적으로는 전계 효과 트랜지스터(FET)에 관한 것으로서, 특히 TMOS 타입 FET에 관한 것이다.
오늘날 전계 효과 트랜지스터(FET)가 널리 사용되고 있다. "금속"이 단순 금속이기보다는 다른 것들로 이루어질 수도 있고, "산화물"도 단순 산화물이기보다는 다른 것들로 이루어질 수도 있더라도, 공통적인 변화는 흔히 금속-산화물-반도체(MOS) 디바이스로서 간주한다. 따라서, 본 명세서에 사용한 "금속" 및 "산화물"이란 용어는 적절하게 안정된 전도성 및 절연성 재료를 각각 포함한다. 특별히 전력 애플리케이션에 유용한 다양한 MOS 디바이스는 TMOS 디바이스인데, 전류 경로가 "T" 형태를 따르기 때문에 그렇게 부른다.
도 1은 종래기술의 수퍼-접합 TMOS 디바이스(20)를 예시한다. TMOS 디바이스(20)는, 예를 들어 0.01 Ohm-㎝ 저항률과 약 350 마이크로미터 두께의 Ddrain이 있는 N+ 드레인 영역(22)을 구비하고, 그 하면이 드레인 콘택트(23)에 연결되는 기판(21)에/상에 형성되어 있다. N-Epi 영역(24)은 드레인 영역(22) 위에 놓여 있고, 통상적으로 약 30 내지 50 마이크로미터 두께 Depi를 갖는다. P-보디 영역(26) 은 기판(21)의 상면(25)으로부터 N-Epi 영역(24)으로 약 1 내지 3 마이크로미터 거리 Dbody 연장한다. P+ 보디 콘택트 영역(28) 및 N+ 소스 영역(30)은 상면(25)으로부터 P-보디 영역(26)으로 연장한다. N+ 소스 영역(30)은 통상적으로 약 0.3 마이크로미터 두께 Ds를 갖는다. 게이트(34)가 덮는 게이트 인슐레이터(32)는 P-보디 영역(26) 내 채널 영역(27)에 걸친 소스 영역(30)과 P- 보디 영역(26)들 사이에 위치한 인터-보디 영역(36) 사이에서 연장한다. 콘택트(31)는 P+ 보디 콘택트 영역(28) 및 N+ 소스 영역(30)에 제공하고, 커넥션(35)은 게이트(34)에 제공한다. P-보디 영역(26) 아래 그리고 N-epi 영역(24)을 통해 드레인(22)으로 연장하는 횡폭 LP인 P-분할 영역(38)이 있다. 인터-보디 N 영역(36) 아래에는 깊이 Ddrift 및 횡폭 LN인 N-확산 영역(39)이 N-epi 영역(24)을 통해 드레인(22)으로 연장한다. LP 및 LN은 통상적으로 약 5 내지 8 마이크로미터이다. P-분할 영역(38) 및 N-확산 영역(39)은 각각 P 보디 영역(26) 및 인터-보디 영역(36)으로부터 일반적으로 약 Ddrift=32 내지 48 마이크로미터의 거리인 N-epi 층(24)을 통해 N+ 드레인 콘택트(22)까지 연장하는 실질적으로 동일한 폭의 수직 채널의 세트를 형성한다. 종래기술의 디바이스(20)를 사용하여 수퍼접합 작용을 얻기 위해서는, N-확산 영역(39) 내 불순물량이 P-분할 영역(38) 내 불순물량의 100% 내지 150% 이내이어야 한다. 적당한 바이어스가 인가되는 경우, 전류는 화살표(37)로 도시한 바와 같이 소스(30)로부터 드레인(22)으로 흐른다. WG는 게이트 길이이고, Lacc는 대향하는 P-보 디 영역(26) 간의 길이이다. 따라서, 채널 길이 LCH는 대략 (1/2)*(WG-Lacc)이다. 종래기술에서 WG는 통상적으로 약 4 마이크로미터 또는 그 이상의 등급이고, Lacc는 약 2.4 마이크로미터 또는 그 이상의 등급이다.
종래의 TMOS 디바이스는 매우 유용하지만, 본 기술분야에 잘 알려진 수많은 제한을 받는다. 예를 들어, 온-저항 RDS ( ON )은 흔히 원하는 것보다 높고, 게이트-소스 및 게이트-드레인 커패시턴스 CSG 및 CGD는 흔히 원하는 것보다 크고, 게이트 전하 QG는 원하는 것보다 크고, 다른 디바이스 특성도 최적이 아닐 수도 있다. 이러한 문제 그리고 다른 문제를 개선하려는 다양한 시도, 예컨대 수퍼접합 구조(예컨대, 미국특허번호 6,291,856 B1, Yasushi Miyasaka et al 참조)를 사용한 시도가 과거에 있었지만, 한 특성을 개선하려고 하면 또 다른 중요한 특성이 떨어지거나 실질적으로 제조의 어려움이 높아지는 경우가 흔했다. 예를 들어, RDS ( ON )은 epi-영역(24)에 도핑을 증가함으로써 개선할 수 있지만, 이는 바람직하지 않게도 CGD 및/또는 QG를 증가시키거나 항복전압 BVDSS을 감소시키는 경향이 있다. 역으로, CGD 및 QG는 영역(36) 위의 게이트 산화물을 두껍게 함으로써 감소시킬 수 있지만, 이는 RDS(ON)을 증가시키고/거나 바람직하지 않게도 임계 전압을 교란시키는 경향이 있다. 도 1에 도시한 것처럼 수퍼접합 구조를 사용하면 전하 균형된 확산 영역(38,39)을 형성함으로써 이러한 복잡함 중 일부를 방지할 수도 있지만, 도 1에 도시한 바와 같이, 높이(Ddrift)가 일반적으로 폭(LP,LN)보다 4 내지 5배인 촘촘한 P 및 N 평행 육면체를 반드시 나란히 배열하도록 제조하는 것이 어렵고 비용이 많이 든다. 횡 디바이스 치수(예컨대, WG, LP, LN 등)가 일반적으로 더 작아져야 하는 고주파 동작의 경우, 더 작은 값의 LP 및 LN은 흔히 더 큰 값의 Ddrift와 관련되므로, 완성하는 것이 더욱 어려워진다. 가로세로비(예컨대, LN/Ddrift)가 클수록 디바이스, 특히 더 높은 전류를 처리하도록 또한 적응된 더 큰 면적의 디바이스 제조는 더욱 어려워지고 비용이 많이 든다. 이러한 요소와 다른 요소의 결합은 대용량의 전력을 고속으로 스위칭하는 종래 디바이스의 능력을 제한한다. 그러므로 그 구조 및 제조 모드가 이러한 어려움 및 다른 어려움을 방지하는 MOS 디바이스에 대한 지속적인 필요성이 존재한다. 따라서, 더 높은 전류와 더 높은 스위칭 속도 둘 다를 갖는 MOS 디바이스를 제공하는 것이 바람직하다. 추가로, 디바이스 구조 및 디바이스를 개선하는 데 이용하는 제조 방법을 변경하여 기존의 디바이스 제조 기법, 특히 평면 기술과 양립하는 것이 바람직하다. 더욱이, 본 발명의 다른 바람직한 특징 및 특성은 첨부한 도면과 상술한 기술분야 및 배경기술을 참조하면서 발명의 상세한 설명 및 첨부한 청구범위로부터 명백해진다.
이하에서 본 발명은 다음의 도면을 참조하여 기술하는데, 유사한 참조번호는 유사한 구성요소를 나타낸다.
도 1은 종래기술에 따른 수퍼접합 TMOS 디바이스의 간소화된 개략적인 측면 도이다.
도 2는 본 발명의 실시예에 따른 수퍼접합 TMOS 디바이스의 간소화된 개략적인 측면도이다.
도 3 내지 12는 본 발명의 다른 실시예에 따른 설명을 보여주는 간소화된 개략적인 측면도이고, 도 2에 예시한 타입의 디바이스를 제조하는 방법의 순차적인 공정을 예시한다.
이하의 상세한 설명은 본질적으로는 단지 예시적일 뿐이고, 본 발명 또는 본 발명의 애플리케이션 및 이용을 한정하지는 않는다. 또한, 전술한 기술분야, 배경기술, 간략한 요약 또는 이하의 상세한 설명에서 제공하는 명확하거나 함축된 이론에 한정하지 않는다.
간단하고 명확하게 설명하기 위하여, 도면은 일반적인 방식의 구성을 예시하고, 잘 알려진 특징 및 기법의 설명과 상세는 본 발명을 불필요하게 불명료하게 하는 것을 방지하도록 생략할 수도 있다. 추가로, 도면의 구성요소는 반드시 스케일대로 도시하지는 않는다. 예를 들어, 도면의 몇몇 구성요소 또는 영역의 치수는 본 발명의 실시예에 대한 이해를 돕도록 다른 구성요소 또는 영역에 관하여 과장할 수도 있다.
상세한 설명 및 청구범위에서의 "제1", "제2", "제3", "제4" 등의 용어는, 만약 존재한다면, 유사한 구성요소 간을 구별하기 위하여 사용할 수도 있고, 반드시 특별한 순차적이거나 연대적인 순서를 기술하기 위한 것은 아니다. 그렇게 사 용한 용어는 본 명세서에 기술한 본 발명의 실시예가 예를 들어 본 명세서에 예시하거나 다르게 기술한 순서와 다른 순서로 동작할 수 있도록 적당한 환경하에서 교환할 수 있다는 점을 이해하게 된다. 또한, "포함하다", "구비하다", "갖다"라는 용어 및 그러한 용어의 변형은 구성요소의 리스트를 포함하는 프로세스, 방법, 물품 또는 장치가 그러한 구성요소에 반드시 한정되는 것이 아니라 그와 같은 프로세스, 방법, 물품 또는 장치에 명백하게 열거하지 않거나 내재해 있는 다른 구성요소를 포함할 수도 있도록 한정적이지 않은 포함을 커버하려고 한다.
상세한 설명 및 청구범위에서의 "왼쪽", "오른쪽", "내", "외", "앞", "뒤", "위", "아래", "상", "하", "위에", "아래에", "위로", "아래로" 등의 용어는, 만약 존재한다면, 도면을 묘사하는 목적을 위하여 사용하는 것이고, 반드시 영구적인 관련 위치를 기술하기 위한 것은 아니다. 그렇게 사용한 용어는 본 명세서에 기술한 본 발명의 실시예가 예를 들어 본 명세서에 예시하거나 다르게 기술한 방향과는 다른 방향으로 동작할 수 있도록 적당한 환경하에서 교환할 수 있다는 점을 이해하게 된다. 본 명세서에 사용한 "연결한"이란 용어는 전기적이거나 전기적이지 않은 방식으로 직접적으로 또는 간접적으로 연결한 것으로 정의한다.
MOS 디바이스는 PMOS 디바이스로서 간주하는 P-채널 타입 디바이스일 수도 있거나 NMOS 디바이스로서 간주하는 N-채널 타입 디바이스일 수도 있다. 본 발명은 유용하게도 NMOS 디바이스에 관한 것이고, 그와 같은 구조에 대하여 본 명세서에 기술되어 있다. 그러나 이는 설명의 편의를 위한 것이고, 이에 한정하지 않으며, 본 명세서에 개시한 원리는 PMOS 디바이스에 또한 적용한다. 따라서, 본 명세 서에 사용한 용어 "P-타입" 및 "N-타입"은 대응하는 표현이고, 더욱 일반적인 용어인 "제1 전도성 타입" 및 "제2 전도성 타입"을 각각 포함하는데, "제1" 및 "제2"는 P 또는 N 전도성 타입을 의미할 수 있다. 또한, Na는 단위 볼륨당 억셉터의 수를 의미하고, Nd는 단위 볼륨당 도너의 수를 의미하는데, 본 기술분야의 숙련자는 본 명세서의 기재에 근거하여 더욱 일반적인 기술어 Nfirst 및 Nsecond는 단일 볼륨당 도너 또는 억셉터의 수를 의미하는 데 사용할 수도 있고, "first" 및 "second"는 도너 또는 억셉터를 의미할 수 있다는 점을 이해한다. 또한, 상술한 바와 같이, 용어 "금속" 및 "산화물" 그리고 금속-산화물-반도체 및 그 약어 "MOS"는 본 명세서에 기술한 바와 같은 상당히 안정한 전도성 재료 및 절연성 재료를 포함하는데, 이에 한정하지는 않는다.
도 2는 본 발명의 실시예에 따른 TMOS 디바이스(40)의 간소화된 개략적인 단면도이다. 디바이스(40)는, 적절하게 실리콘을 사용하지만, 다른 반도체를 사용할 수도 있으며, 하면(43)과 상면(45)이 있는 기판(41)을 포함한다. 통상적으로 저항률이 0.004 Ohm-㎝인 N++ 드레인 영역(42)은 일반적으로 하면(41)에 또는 그 근처에 마련한다. 드레인 콘택트(45)는 알맞게도 N++ 드레인 영역(42)의 하면(41)에 커넥션 D와 마련한다. 그러나 이에 한정하지는 않는데, 드레인 영역(42)은 하면(43)으로부터 접촉할 수 있거나, 매몰층으로서 형성된 경우에는 상면(45)으로부터 접촉할 수 있기 때문이다. N-Epi 영역(44)은 N++ 드레인 영역(42)으로부터 위쪽으로 연장한다. P-보디 영역(46)은 상면(45)으로부터 N-Epi 영역(44)으로 아래 쪽으로 연장하고, 거리 Lacc만큼 횡으로 분리되어 있다. P++ 보디 콘택트 영역(48) 및 N++ 소스 영역(50)은 P-보디 영역(46)으로 연장한다. 게이트 유전체(52)(예컨대, 실리콘 이산화물)는 채널 영역(47) 위 그리고 소위 JFET 영역(56) 위의 표면(45)을 덮고, 알맞게도 소스 영역(50) 위를 약간 덮는다. 폭이 WG인 전도성 게이트 전극(53)은 게이트 유전체(52)를 덮는다. 게이트 전극(53)은 바람직하게도 복합 샌드위치인데, 층(54)은 폴리-실리콘으로 알맞게 도핑되어 있고, 층(55)은 예를 들어 텅스텐-실리사이드 WSix와 같은 폴리사이드이고, 일반적으로는 1.5≤x≤2이지만, 다른 복합 범위 및 다른 폴리사이드를 또한 사용할 수 있다. 폴리-실리콘층(54)과 폴리사이드층(55)의 결합은 양호한 스위칭 속도를 얻는 것을 돕는 낮은 게이트 저항을 제공한다. 외부 게이트 콘택트(162)는 게이트 전극(53)에 원격에서 제공한다. 유전체층(60)(예컨대, 실리콘 산화물의)은 게이트 전극(53) 위에 마련하여, 예를 들어 Al, Cu, Au, Si 및/또는 그 합금인 소스 및 보디 콘택트 금속화(metalization)(64)는 활성 채널 영역(47) 및 JFET 영역(56) 위의 게이트 전극(53)에 걸쳐 브리지할 수도 있고, 게이트 전극(53)의 양쪽에 있는 소스 영역(50) 및 보디 영역 콘택트(48)에 연결할 수도 있다. Al과 극소량의 Cu가 금속화(64)에 바람직하지만, 이에 한정하지는 않는다. 설명의 편의를 위하여, 본 명세서에서 금속화(64)를 의미하는 데 사용하는 약어 "Al:Cu"는 바람직한 조합을 의미할 뿐만 아니라, 위에서 열거한 금속을 포함하지만 이에 한정하지 않는, 사용할 수 있는 많은 다른 가능한 금속 조합을 의미한다. 외부 콘택트(65)는 소스 금속화(64)에 원격에 서 이루어진다.
예를 들어 Ti/TN 또는 다른 전도성 금속간(intermetallic)의 전도성 배리어 재료(51)를 소스 및 보디 콘택트 영역(50,48)과 소스/보디 금속화(64) 사이에 마련하여 폴리사이드(55) 및 금속화(64)의 내부-확산을 늦추는 것이 바람직하지만, 반드시 필요한 것은 아니다. 이는 소스/보디 콘택트 영역(50,48)에의 낮은 저항 커넥션 유지를 돕는다. 상술한 바와 같이, 다른 전도성 금속을 소스/보디 금속화(64)에 사용할 수도 있다. 대안으로, 금속화(64)는 소스/보디 콘택트 영역(50,48)에 직접적으로 적용할 수도 있지만, 이는 바람직한 것은 아니다. 측벽 스페이서(61,62)는 게이트 전극(53)의 횡 에지를 소스/보디 콘택트(51) 및 소스/보디 금속화(64)로부터 분리하도록 제공한다. 채널 길이 LCH는 대략 (1/2)*(WG-Lacc)이다. 바람직한 실시예에서, Lacc 및 LCH(채널 47)는 각각 약 0.2 내지 0.3 마이크론의 등급이어서 WG는 약 0.6 내지 1.0 마이크로미터 또는 그보다 작은 등급이다. 그러나 Lacc는 0.2 마이크로미터보다 작을 수 있다. 작은 값의 Lacc 및 WG를 이용하여 고속 스위칭 성능을 실질적으로 강화할 수 있다. 적당하게 바이어스되면, 전류는 화살표(57)로 나타낸 바와 같이 소스(50)로부터 드레인(42)으로 흐른다. WG의 값을 1 내지 2 마이크로미터의 등급으로 그리고 Lacc를 일 마이크로미터보다 낮게 낮춤으로써, 그리고 도 3 내지 12를 참조하여 기술하는 바와 같이 JFET 영역(56) 및 P-보디 영역(46)에의 도핑을 주의하여 제어함으로써, 항복전압 BVDSS를 떨어뜨리지 않으면서 그리고 도 1의 디바이스(20)에 사용하는 바와 같은 깊고 좁은 P-분할 및 N-확산 필러(38,39)를 형성하지 않으면서 우수한 성능을 갖는 디바이스를 얻을 수 있다는 점을 알게 된다. 예를 들어, 도 2의 구조의 분석은 JFET 영역(56)의 저항은 약 오십 퍼센트 또는 그 이상만큼 감소할 수 있는데, 이는 RDS(ON)에의 적어도 이십오 퍼센트 감소에 따른 결과로 예상되고, 다른 것들은 동일하다는 점을 나타낸다. 또한, 이러한 개선은 BVDSS 또는 Qg에 영향을 미치지 않으면서 이룰 수 있다. 추가로, Qg와 RDS(ON) 간의 바람직한 트레이드-오프 적응성이 이용가능하다. 예를 들어, 최대 스위칭 속도가 가장 중요하다면, 최소 디바이스 치수를 이용할 수 있고, 이로 인해 동일한 RDS(ON)에 대하여 더 낮은 Qg를 얻고, 또는 대안으로, 낮은 손실이 가장 중요하다면(예컨대, 매우 높은 전류에 대하여), 더 큰 치수를 이용하여 동일한 Qg에 대하여 더 낮은 RDS(ON)을 얻을 수 있는데, 모두 BVDSS에 불리하게 영향을 미치지는 않는다. 따라서, 전체 성능이 개선될 뿐만 아니라, 속도 및 전력 취급 능력을 트레이드-오프하여 특정 애플리케이션에 대하여 최적인 디바이스를 설계할 수 있는 장점을 얻을 수 있다. 이는 종래기술에 비하여 상당한 개선이다.
도 3 내지 12는 본 발명의 다른 실시예에 따른 설명을 보여주는 간소화된 개략적인 측면도이고, 도 2의 디바이스(40)를 제조하는 방법의 순차적인 공정(101 내지 110)을 예시한다. 도 3은 순차 공정(101)을 도시하는데, 바람직하게는 실리콘으로 마련하고, N-타입 층(44)으로 덮은 N++ 도핑층(42)을 포함하는 반도체 웨이퍼 또는 기판(41)이 존재한다. 실제로 균일하게 도핑된 층(44)으로 덮는 많이 도핑된 층(42)의 조합은 본 기술분야에 잘 알려진 다양한 방식으로 이룰 수도 있다. 예를 들어, 층(42)은 에피택셜 성장으로 층(44)을 형성하는 출발 기판(starting substrate)일 수도 있고, 또는 층(44)은 도핑 또는 다른 수단으로 층(42)을 형성하는 출발 기판일 수도 있다. 또는, 층 혹은 영역(42)은, 사전설정된 깊이로 층(44) 내에 마련하고, 표면(45) 또는 다른 지점으로부터의 많이 도핑된 싱커 영역이 접촉하는 매몰층일 수도 있다. 양쪽 배열 모두 유용하다. 층(44)은 바람직하게는 epi-층이지만, 필수적이지는 않고, 도 3 내지 12의 "N-Epi" 층으로서의 층(44)의 식별은 예일 뿐이고, 이에 한정하지는 않는다. 층(42)은 알맞게도 약 0.004 Ohm-㎝로 비소 도핑되어 있지만, 더 많거나 더 적은 도핑 레벨을 또한 이용할 수도 있다. 층(44)은 알맞게도 약 0.1 내지 1.0 Ohm-㎝, 바람직하게는 0.3 Ohm-㎝로 인 도핑되어 있지만, 더 많거나 더 적은 도핑을 또한 이용할 수 있다. 층(44)은 바람직하게는 약 3 내지 4 마이크로미터 두께이지만, 더 얇거나 더 두꺼운 층을 또한 사용할 수 있다. 통상적으로 수천 옹스트롬 단위 두께인 최초 산화물층(111)은 상면(45)에 마련한다. 예를 들어 포토레지스트인 마스크층(115)은 최초 산화물층(111)에 적용되어 있고, 반도체 표면(45)으로 연장하는 개구부(113)를 제공하도록 패터닝되어 있다. P-타입 에지 영역(123)은 개구부(113)를 통해 N-타입 층(44)에 도입되어 있고, 이로 인해 도 3에 예시한 구조를 제공한다. 붕소를 사용한 이온 주입(117)은 바람직한 도핑 방법이지만, P-타입 에지 영역(123)을 제공하기 위한 본 기술분야에 잘 알려진 다른 도핑 방법도 또한 이용할 수 있다. 본 기술분야 의 숙련자는 도 3 내지 12는 제조하는 디바이스 구조의 한 부분만을 도시한다는 점 그리고 도핑된 영역(123)과 유사한 (도시하지 않은) 다른 도핑된 영역도 기판(41)의 어느 지점에 마련할 수도 있다는 점을 이해한다. 도 4의 공정(102)에서, 마스크층(115)은 제거하고, 최초 산화물(111)의 두께보다 약 두 배의 두께로 성장하거나 다른 방식으로 형성한 필드 산화물층(120)은 더 크거나 더 작은 두께 값을 또한 이용할 수도 있다. 마스크층(126)은 필드 산화물층(120)의 부분(119)을 노출하도록 적용 및 패터닝되어 있다. 부분(119)은 마스크층(126)에 있는 개구부(125)를 통해 에칭함으로써 알맞게 제거한다. 필드 산화물(120)의 퇴적 또는 성장 동안의 온도가 높아짐으로 인해 최초 에지 영역(123)은 N-층(44)에서 아래쪽으로 그리고 횡으로 확산하고, 이로 인해 도 4에 도시한 바와 같은 확장된 P-타입 에지 영역(124')을 마련한다.
도 5의 공정(103)에서, 스크린 산화물(130)은 표면(45)상에 형성하고, 예를 들어 포토레지스트인 마스킹층(127)은 스크린 산화물(130) 및 필드 산화물(120) 위에 알맞게 제공되어 있고, N-도핑된 영역(56')이 배치되도록 개구부(129)를 구비하도록 패터닝되어 있다. N-타입 임플란트(133)는 마스크 개구부(129) 아래의 N-epi 층(44)에 최초 N-도핑된 영역(56')을 형성하도록 제공한다. 제곱 센티미터당 약 1E13 내지 1E14 원자의 도우즈(dose)가 적절하고, 제곱 센티미터당 약 3E13 원자가 바람직하다. 약 100 내지 350 keV 범위인 임플란트 에너지가 적절하고, 약 200keV가 바람직하다.
이제, 도 6 내지 12를 참조하면, 공정(105)에서, 스크린 산화물(130)은 바람 직하게는 단시간의 에칭으로 제거하고, 게이트 산화물(52)은 그 자리에 알맞게 형성하지만, 이는 필수적이지 않고, 스크린 산화물(130)이 게이트 산화물로서 또한 기능할 수도 있다. 게이트 산화물(52)은 바람직하게는 디바이스의 원하는 전압 능력 및 게이트 커패시턴스에 좌우되는 두께로 열 성장함으로써 형성한다. 100 내지 500 옹스트롬 단위의 범위인 게이트 산화물 두께가 적절하고, 더 높은 전압 전력 디바이스에 대해서는 350 내지 500 옹스트롬 단위의 범위인 두께가 바람직하지만, 더 크거나 더 작은 두께를 또한 이용할 수 있다. 폴리실리콘 또는 다른 블랭킷 다결정질 반도체(SC)층(112)은 산화물층(120,52) 위에 마련한다. 그리고나서 예를 들어 텅스텐-실리사이드 WSix, 1.5≤x≤2 또는 다른 폴리사이드인 블랭킷 폴리사이드층(114)은 폴리-SC층(112) 위에 마련한다. 다음으로, 예를 들어 실리콘 이산화물인 블랭킷 유전체층(116)은 폴리사이드층(114) 위에 마련한다. 층(112,114,116)은 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhance Chemical Vapor Deposition)으로 형성하는 것이 적절하지만 필수적이지 않다. 그러나 다른 형성 기법을 또한 이용할 수도 있다. 스퍼터링 및 증착은 층(112,114,116)의 일부 및 전부를 위한 다른 성막 방법의 한정적이지 않은 예이다. 전도층(112,114)의 두께는 상대적으로 낮은 저항 게이트 전극(53)을 제공하도록 이러한 층을 위한 재료의 선택과 관련하여 선택해야 한다. 일반적으로, 수천 옹스트롬 단위의 두께 등급이 사용하기 좋다. 유전체층(116)의 두께는 지나치게 두꺼운 디바이스 수퍼구조를 제공하지 않으면서 소스와 게이트 전도체(49,53)(도 2 참조) 간의 용량성 결합을 허 용가능한 레벨로 한정하도록 디바이스 셀계자가 선택한다. 본 기술분야의 숙련자는 그와 같이 선택하는 방법을 이해한다. 예를 들어 포토레지스트인 마스킹층(128)은 유전체층(116) 위에 적용되어 있고, 개구부(121,122)를 제공하도록 패터닝되어 있어, 층(112,114,116)의 아랫부분은 에칭을 통해 알맞게 제거되고, 이로 인해 도 6의 구조를 제공한다. 층(112,114,116)은 도 2 및 12의 층(54,55,60)에 대응한다. 도 7의 공정(105)에서, 마스킹층(128)은 제거되고, 측벽 산화는 폴리-SC층(112) 및 폴리사이드층(114)의 노출된 횡 에지에 제1 측벽 스페이서(61)를 형성하도록 수행한다. 제1 측벽 스페이서(61)를 형성하는 이 열 산화 공정의 과정에서, 매몰된 도핑된 영역(56')은 바깥쪽으로 약간 확산한다. 도 8의 공정(106)에서, 예를 들어 붕소인 P-타입 임플란트(136)는 약 40 내지 100keV 범위인 에너지로 제곱 센티미터당 약 1E12 내지 1E13 원자 범위에서 유용한 도우즈에 개구부(121,122)를 통해 제공하는데, 도우즈는 약 60keV의 범위인 에너지로 제곱 센티미터당 약 6E12 원자의 도우즈가 바람직하다. 임플란트(136)는 개구부(121,122) 밑에 도핑된 영역(46')을 형성하고, 이로 인해 도 8에 예시한 구조를 제공한다. 임플란트된 영역(46')으로부터 형성하는 P-보디 영역(46)에 대하여 최종적으로 원하는 실질적으로 균일한 도핑을 얻도록 에너지 범위를 이용하는 것이 바람직하다. 도 9의 공정(107)에서, 고온 구동은 예를 들어 섭씨 약 900 내지 1200도, 바람직하게는 섭씨 약 950 내지 1100도에서 제공한다. 구동 공정(107)은 다양한 N 및 P 도펀트를 재분배하여 P-도핑된 영역(46')은 P-도핑된 보디 영역(46)을 형성하도록 연장하고, N-도핑된 영역(56')은 JFET 영역(56)을 형성하도록 연장하고, 영역(124') 은 도 2 및 13의 P-에지 영역(124)을 형성하도록 연장한다.
도 10의 공정(108)에서, 개구부(121,122)의 대략 중앙에 위치한 마스크 영역(166)이 마련되고, 이로 인해 마스크 영역(166)과 제1 측벽 스페이서(61) 사이에 개구부(170)가 남는다. 다음으로, 예를 들어 비소인 N+ 임플란트(163)는 약 40 내지 120keV 범위에서 유용한 에너지로 제곱 센티미터당 약 1E15 내지 5E15 원자 범위에서 유용한 도우즈에 적용하는데, 제곱 센티미터당 약 4E15 원자의 도우즈에 약 90keV로 적용하는 것이 바람직하다. 임플란트(163)는 도 10에 도시한 바와 같이 소스 영역(50')을 형성하도록 산화물층(52)을 통해 적절하게 수행한다. 이온 주입이 바람직하지만, 본 기술분야에 잘 알려진 다른 도핑 수단을 또한 이용할 수도 있다. 도 11의 공정(109)에서, 예를 들어 실리콘 산화물과 같은 유전체의 블랭킷층은 도 10의 구조 위에 적층하고(예컨대, CVD, PECVD, 증착 또는 스퍼터링으로), 층(112,114,116)의 횡 에지의 제2 측벽 스페이서(62) 및 개구부(121,122)의 제1 측벽 스페이서(61)를 제공하도록 본 기술분야에 잘 알려진 수단을 이용하여 서로 다르게 에칭한다. 이러한 이방성 에칭은 측벽 스페이서(62) 사이의 개구부(121,122)에 있는 산화물층(52)을 또한 제거한다. 다음으로, P-타입 임플란트(186)는 P-타입 영역(48')을 형성하도록 개구부(121,122)를 통해 표면(45)에 제공한다. 적절한 P-타입 도펀트를 사용할 수도 있지만, 붕소가 바람직하다. 임플란트(186)는 약 20 내지 60keV 범위의 에너지로 제곱 센티미터당 약 5E14 내지 5E15 원자의 도우즈에 유용하게 수행한다. 약 40keV의 에너지 및 제곱 센티미터당 약 1E15 원자의 도우즈가 바람직하다. 이는 도 11에 예시한 구조를 제공한다.
도 12의 공정(110)에서, 개구부(193)는 폴리사이드층(114)에의 접촉을 가능하게 하도록 유전체층(116)을 통해 에칭한다. 다음으로, 금속간 전도성 배리어층은 개구부(121,122,193)를 통해 퇴적되고, 소스 영역(50) 및 보디 콘택트 영역(48)과 접촉하는 금속간 배리어 영역(51)이 개구부(121,122) 아래에 남도록 그리고 폴리사이드층(114)과 접촉하는 금속간 배리어 영역(192)이 개구부(193) 아래에 남도록 마스킹되고 에칭된다. 다음으로, Al:Cu 또는 다른 전도성이 높은 재료의 층(64)은 그 구조 위에 퇴적되고, 도 12에 도시한 바와 같이, 전도성 배리어층 영역(51)과 접촉하는 소스/보디 금속화(64) 그리고 전도성 배리어층 영역(192)과 접촉하는 게이트 리드(196)를 제공하도록 마스킹되고 에칭된다. 그리고나서 도 2에 예시한 구조가 실질적으로 완성된다. 추가로, 도 12는 게이트 금속화(53)에 커넥션이 어떻게 유용하게 이루어지는지를 예시한다. 본 기술분야의 숙련자는 게이트 콘택트(196) 아래의 전도성 영역(112,114)은 도 2 및 13의 평면 외부의 영역(54,55)에 전기적으로 연결되어 있다는 점을 이해한다.
이제, 도 2 및 12를 참조하면, 본 발명의 이점은 P-보디 영역(46)의 길이 Lbody와 그와 같은 영역에서 단위 볼륨당 순수 활성 억셉터 농도 Na의 곱이 JFET 영역(56)의 길이 Lacc와 영역(56)에서 단위 볼륨당 순수 활성 도너 농도 Nd의 곱이 실질적으로 동일할 때, 즉 (Lbody*Na)=k1(Lacc*Nd), Lbody 및 Lacc는 동일한 단위로 측정하고, k1은 크기가 없는 파라미터일 때 최상으로 얻는다. k1은 약 0.6≤k1≤1.4의 범위에서 유용하고, 0.8≤k1≤1.2 범위에서 적절하고, 약 0.9≤k1≤1.1 범위에서 바람직하고, 약 k1∼1.0에서 바람직하다. JFET 영역(56)의 깊이(94)(이하에서 DJFET) 및 P-보디 영역(46)의 깊이(63)(이하에서 Dbody)는 거의 동일하고, 즉 Dbody=k2*DJFET인 것이 또한 바람직하고, 여기서 k2는 크기가 없는 상수로서 0.8≤k2≤1.2 범위에서 바람직하고, 약 0.9≤k2≤1.1의 범위에서 바람직하다. 영역(56,46)에의 도핑은 대부분의 깊이(94,63)에 대하여 영역(24)으로의 깊이의 함수로서 실질적으로 일정한 것이 바람직한데, 즉 P-보디(46) 깊이의 적어도 약 반에 걸쳐 약 3E20≤k3≤5E20 atoms/㎝4의 범위에서 경사 dNa/dy=k3 그리고 N-타입 JFET 영역(56) 깊이의 적어도 약 반에 걸쳐 약 2E20≤k4≤4E20 atoms/㎝4의 범위에서 경사 dNd/dy=k4인 것이 바람직하고, 여기서 y는 표면(45)으로부터의 거리를 나타낸다. 상술한 조건은 도 5의 공정(103)에서의 임플란트(133)의 에너지 및 도우즈, 공정(108)에서의 임플란트(136)의 에너지 및 도우즈 그리고 적어도 공정(104 내지 107)과 관련되고/되거나 디바이스(40)의 제조 동안 다른 방식으로 수행한 열 프로세싱을 적절하게 조정함으로써 이룬다. 상술한 k1의 범위에 대하여 조건 (Lbody*Na)=k1*(Lacc*Nd)를 가장 잘 달성하는 임플란트 및 열 프로세싱은 디바이스 설계자가 선택한 특정 불순물 도펀드에 좌우된다. 본 기술분야의 숙련자는 부적당한 실험 없이 본 명세서의 내용에 기초하여 그와 같은 조정을 할 수 있다. 전하 등가 조건 (Lbody*Na)=k1*(Lacc*Nd)은 실질적으로는 디바이스(40)의 근접 표면 영역, 즉 P-보디(46) 및 JFET 영역(56)에만 적용하고, P-보디 영역(46) 및 JFET 영역(56) 아래의 드레인 영역(42)을 덮는 N-epi 영역(44)의 부분(49)(깊이 262, 67)에는 필요하지 않다는 점을 알아야 한다. 따라서, 종래기술의 디바이스(20)에 사용한 P-분할 영역(38) 및 N-확산 영역(39)의 평행 육면체의 복잡한 배열은 필요하지 않다. 디바이스(40)는 이용가능한 선형 제조 기술을 전적으로 이용하여 실질적으로 제조할 수 있다는 점을 알게 된다. 도 1의 디바이스(20)와 같은 종래기술의 디바이스와 흔히 관련되는 더욱 복잡한 트렌치(trench) 및 리필(refill) 기법은 필요하지 않다. 이는 본 발명의 실질적인 장점이다.
제1 실시예에 따르면, 제1 전도성 타입이고, 제1 주면이 있는 반도체 기판과, 상기 제1 주면으로부터 상기 기판으로 제1 거리를 연장한 상기 전도성 타입의 제1 영역 - 상기 제1 영역은 상기 제1 주면에 실질적으로 평행한 방향으로의 길이가 Lacc이고, 약 Nfirst의 순수 활성 도펀트 농도를 가짐 - 과, 상기 제1 주면으로부터 상기 기판으로 제2 거리를 연장한 제2 반대 전도성 타입의 적어도 한 쌍의 이격된 보디 영역 - 상기 이격된 보디 영역은 상기 제1 전도성 타입의 제1 영역이 분리하고, 각 보디 영역은 상기 제1 주면에 실질적으로 평행한 방향으로의 길이가 Lbody이고, 약 Nsecond의 순수 활성 도펀트 농도를 가짐 - 과, 상기 이격된 보디 영역에 있고, 실질적으로 제1 표면에서 상기 제1 영역으로 연장하는 채널 영역과, 상기 이격된 보디 영역에서 실질적으로 상기 제1 표면에 위치하고, 상기 채널 영역에 의해 상기 제1 영역으로부터 분리되는 상기 제1 전도성 타입의 소스 영역과, 상기 채널 영역 및 상기 제1 영역을 덮는 상기 제1 표면 위에 위치한 절연된 게이트와, 상기 제1 영역 아래의 상기 기판에 위치한 상기 제1 전도성 타입의 드레인 영역을 포함하고, (Lbody*Nsecond)=k1*(Lacc*Nfirst)이고, 상기 k1은 약 0.6≤k1≤1.4 범위의 값을 갖는 MOS 디바이스를 제공한다. 다른 실시예에 따르면, 상기 k1은 약 0.8≤k1≤1.2 범위의 값을 갖는다. 또 다른 실시예에 따르면, 상기 k1은 약 0.9≤k1≤1.1 범위의 값을 갖는다. 또 다른 실시예에 따르면, 상기 제1 거리는 Dbody의 값을 갖고, 상기 제2 거리는 DJFET의 값을 갖고, Dbody=k2*DJFET이고, 상기 k2는 0.8≤k2≤1.2 범위이다. 또 다른 실시예에 따르면, 상기 k2는 0.9≤k2≤1.1 범위이다. 또 다른 실시예에 따르면, 상기 보디 영역 중 적어도 일부에의 상기 순수 활성 도펀트 농도 Nsecond는 경사 dNsecond/dy=k3가 상기 보디 영역 일부의 깊이의 적어도 약 반에 걸쳐 약 3E20≤k3≤5E20 atoms/㎝4의 범위가 된다. 또 다른 실시예에 따르면, 인접한 제1 영역에의 상기 순수 활성 도펀트 농도 Nfirst는 경사 dNfirst/dy=k4가 상기 보디 영역 일부의 깊이의 적어도 약 반에 걸쳐 약 2E20≤k4≤4E20 atoms/㎝4의 범위가 된다.
제2 실시예에 따르면, 제조 방법으로 제조한 MOS 디바이스로서, 상기 방법 은, 제1 전도성 타입의 기판을 마련하는 단계와, 상기 기판에 제1 전도성 타입의 드레인 영역을 형성하는 단계와, 상기 제1 전도성 타입의 복수의 제1 영역 - 상기 제1 영역은, 상기 제1 표면에 실질적으로 평행한 제1 길이가 Lacc이고, 상기 드레인 영역으로부터 분리되어 있고, 상기 기판으로 제1 거리 DJFET를 연장하고, 상기 복수의 제1 영역의 적어도 일부에서 순수 활성 도펀트 농도 Nfirst를 가짐 - 을 제1 표면에 형성하는 단계와, 제2 반대 전도성 타입의 복수의 제2 영역 - 상기 제2 영역은, 상기 제1 표면에 실질적으로 평행한 제2 길이가 Lbody이고, 상기 제1 표면으로부터 상기 기판으로 제2 거리 Dbody를 연장하고, 상기 복수의 보디 영역의 적어도 일부에서 순수 활성 도펀트 농도 Nsecond를 가짐 - 을 상기 제1 표면에서 상기 기판에 형성하는 단계를 포함하고, 상기 복수의 보디 영역 중 적어도 한 쌍과 그 사이의 제1 영역에 대하여, 관계식 (Lbody*Nsecond)=k1*(Lacc*Nfirst)을 만족하고, 상기 k1은 약 0.6≤k1≤1.4 범위의 값을 갖는 디바이스를 제공한다. 다른 실시예에 따르면, 상기 제1 영역을 형성하는 방법은 상기 제1 전도성 타입의 도펀트 이온을 상기 제1 영역에 주입하는 단계를 더 포함한다. 또 다른 실시예에 따르면, 상기 제1 영역을 형성하는 방법은 일 이상의 임플란트 에너지를 이용하여 상기 도펀트 이온을 주입하는 단계를 더 포함한다. 또 다른 실시예에 따르면, 상기 복수의 보디 영역을 형성하는 방법은 일 이상의 임플란트 에너지를 이용하여 도펀트 이온을 주입하는 단계를 더 포함한다. 또 다른 실시예에 따르면, 상기 Dbody=k2*DJFET이고, 상기 k2는 0.8≤k2≤1.2 범위이다. 또 다른 실시예에 따르면, 상기 Dbody와 상기 DJFET 간의 영역 그리고 상기 드레인 영역은 단일 전도성 타입이다. 또 다른 실시예에 따르면, 상기 Lacc는 약 0.3 마이크로미터 이하이다. 또 다른 실시예에 따르면, 상기 Lacc는 약 0.2 마이크로미터 이하이다.
제3 실시예에 따르면, MOS 디바이스를 형성하기 위한 방법으로서, 상면이 있는 제1 전도성 타입의 반도체 기판을 마련하는 단계와, 제1 도핑된 영역을 형성하도록 상기 상면을 통해 제1 전도성 타입의 제1 도우즈를 제1 주입하는 단계와, 상기 상면상에 게이트 유전체를 형성하는 단계와, 상기 게이트 유전체상에 게이트 전도체 및 상부 유전체층을 퇴적하는 단계와, 상기 게이트 유전체 및 상부 유전체층을 마스킹하고 에칭하여, 상기 게이트 유전체에 연장하고 상기 게이트의 횡 크기를 한정하는 적어도 두 개의 제1 이격된 개구부를 제공하는 단계와, 상기 기판에 제2 반대 전도성 타입의 제2 영역을 형성하도록 상기 적어도 두 개의 제1 이격된 개구부에 있는 상기 상면을 통해 제2 반대 전도성 타입의 제2 도우즈를 제2 주입하는 단계와, 상기 제2 주입 단계 후에, 상기 제1 및 제2 도우즈의 조합으로 상기 제1 및 제2 도핑된 영역이 만나게 연장하도록 그리고 연장 후 횡 길이 Lfirst인 상기 제1 도핑된 영역에서 순수 활성 불순물 농도 Nfirst와 연장 후 횡 길이 Lsecond인 상기 제2 도핑된 영역에서 순수 활성 불순물 농도 Nsecond가 k1은 약 0.6≤k1≤1.4 범위의 값인 관계식 (Nsecond*Lsecond)=k1*(Nfirst*Lfirst)을 만족하도록 열 처리하는 단계를 포함하는 방법을 제공한다. 다른 실시예에서, 상기 제2 주입 단계 전에, 상기 게이트 전도체의 횡 에지에 제1 유전체 스페이서를 형성하는 단계를 포함한다. 또 다른 실시예에서, 상기 제2 주입 단계 후에, 상기 적어도 두 개의 이격된 개구부 내에 제2 이격된 개구부를 한정하는 마스크를 제공하는 단계와, 상기 제2 이격된 개구부를 통해 상기 제2 영역에 상기 제1 전도성 타입의 소스 영역을 제3 주입하는 단계를 포함한다. 또 다른 실시예에서, 상기 제3 주입 단계 후에, 상기 소스 영역 사이의 제2 영역에 상기 제2 전도성 타입의 보디 콘택트 영역을 제4 주입하는 단계를 포함한다. 또 다른 실시예에서, 상기 소스 영역 및 상기 보디 콘택트 영역에 전기적으로 전도성이 있는 배리어층을 퇴적하는 단계를 포함한다.
적어도 하나의 예시적인 실시예를 상세한 설명에서 제공하지만, 수많은 변형이 존재한다는 점을 인식해야 한다. 예를 들어, 본 발명은 NMOS 타입 디바이스의 환경에서 기술하지만, 이는 단지 설명의 편의를 위한 것이고, 이에 한정하지 않는다. 본 기술분야의 숙련자가 이해하는 것처럼, 전도성 타입을 적절하게 대체하고, 본 명세서에 기술한 내용을 이용하여 PMOS 디바이스를 또한 구성할 수 있다. 따라서, 전도성 타입을 참조하는 일반적인 용어인 "제1" 및 "제2"는 N 또는 P 타입 도펀트를 의미하고, 유사하게 Nfirst 및 Nsecond는 제1 및 제2 타입의 도펀트의 도핑 농도를 각각 의미하는데, 여기서 "first" 및 "second"는 N 또는 P 타입 도펀트 원자를 또한 나타낸다. 예시적인 실시예 또는 예시적인 실시예들은 예일 뿐이고, 본 발명의 범위, 적용가능성 또는 구성을 어떤 방식으로든 한정하지는 않는다는 점을 인식해야 한다. 오히려, 상술한 내용은 예시적인 실시예 또는 예시적인 실시예들을 구현하기 위한 적절한 로드맵을 본 기술분야의 숙련자에게 제공한다. 첨부한 청구범위 및 그와 법률적으로 동등한 것으로 설명하고 있는 본 발명의 범위를 벗어나지 않으면서 구성요소의 기능 및 배열을 다양하게 변경할 수 있다는 점을 이해해야 한다.

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  16. MOS 디바이스를 형성하기 위한 방법으로서,
    상면(upper surface)을 갖는 제1 전도성 타입의 반도체 기판을 제공하는 단계와,
    제1 도핑된 영역을 형성하도록 상기 상면을 통해 제1 전도성 타입의 제1 도우즈(dose)를 제1 주입하는 단계와,
    상기 상면상에 게이트 유전체를 형성하는 단계와,
    상기 게이트 유전체상에 게이트 전도체 및 상부(overlying) 유전체층을 퇴적하는 단계와,
    상기 게이트 유전체에 연장되고 상기 게이트의 횡 크기(lateral extent)를 규정하는 적어도 두 개의 제1 이격된 개구부들을 제공하도록 상기 게이트 전도체 및 상부 유전체층을 마스킹하고 에칭하는 단계와 - 상기 게이트의 횡 크기는 상기 제1 도핑된 영역을 지나 상기 제1 주입 단계 동안 마스킹된 상기 반도체 기판의 일부 위로 연장하고, 상기 반도체 기판의 일부는 상기 상면에서 상기 제1 도핑된 영역에 인접함 -,
    상기 제1 주입 단계, 상기 형성 단계, 상기 퇴적 단계, 및 상기 마스킹 및 에칭 단계 이후에, 상기 기판에 제2 반대 전도성 타입의 제2 도핑된 영역들을 형성하도록, 상기 적어도 두 개의 제1 이격된 개구부들 내의 상기 상면을 통해 제2 반대 전도성 타입의 제2 도우즈를 제2 주입하는 단계와 - 상기 제2 도핑된 영역들은 상기 상면으로부터 하방으로 연장하고, 상기 제2 도핑된 영역들은 상기 제1 주입 단계 동안 마스킹된 상기 반도체 기판의 일부에 의해 상기 제1 도핑된 영역으로부터 분리됨 -,
    상기 제2 주입 단계 후에, 상기 제1 도우즈 및 제2 도우즈의 결합으로 상기 제1 도핑된 영역 및 제2 도핑된 영역이 만나게 연장되도록, 그리고 연장 후 횡 길이 Lfirst인 상기 제1 도핑된 영역에서 순수 활성 불순물 농도 Nfirst와 연장 후 횡 길이 Lsecond인 상기 제2 도핑된 영역에서 순수 활성 불순물 농도 Nsecond가, k1은 0.6≤k1≤1.4 범위의 값에서 관계식 (Nsecond*Lsecond)=k1*(Nfirst*Lfirst)을 만족하고, 또한, 상기 제1 도핑된 영역의 깊이가 상기 제2 도핑된 영역들의 깊이와 동일한 관계를 만족하도록, 상기 디바이스를 열 처리하는 단계
    를 포함하는 MOS 디바이스 형성 방법.
  17. 제16항에 있어서,
    상기 제2 주입 단계 전에, 상기 게이트 전도체의 횡 에지들에 제1 유전체 스페이서들을 형성하는 단계를 더 포함하는 MOS 디바이스 형성 방법.
  18. 제16항에 있어서,
    상기 제2 주입 단계 후에, 상기 적어도 두 개의 제1 이격된 개구부들 내에 제2 이격된 개구부들을 규정하는 마스크를 제공하는 단계와,
    상기 제2 이격된 개구부들을 통해 상기 제2 도핑된 영역들에 상기 제1 전도성 타입의 소스 영역들을 제3 주입하는 단계
    를 더 포함하는 MOS 디바이스 형성 방법.
  19. 제18항에 있어서,
    상기 제3 주입 단계 후에, 상기 소스 영역들 사이의 제2 도핑된 영역에 상기 제2 전도성 타입의 보디 콘택트 영역들을 제4 주입하는 단계를 더 포함하는 MOS 디바이스 형성 방법.
  20. 제19항에 있어서,
    상기 소스 영역들 및 상기 보디 콘택트 영역들에 전기적으로 전도성이 있는 배리어층 재료를 퇴적하는 단계를 더 포함하는 MOS 디바이스 형성 방법.
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