JP2002217415A - 高電圧垂直伝導スーパージャンクション半導体デバイス - Google Patents
高電圧垂直伝導スーパージャンクション半導体デバイスInfo
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- H01L29/0642—Isolation within the component, i.e. internal isolation
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Abstract
(57)【要約】
【課題】 非常に高い電圧をブロックすることができ、
かつ伝導モードで極めて低いオン抵抗を有する高電圧垂
直伝導スーパージャンクション半導体デバイスを提供す
ること。 【解決手段】 高電圧垂直伝導半導体デバイスは、一方
の導電型の軽くドープされたボディに複数の深いトレン
チ３を有する。トレンチ３の壁に、もう一方の導電型の
拡散領域が、ボディの深さおよび濃度に整合した深さお
よび濃度で形成され、逆方向ブロッキング下で両方の領
域が完全に空乏化する。細長いトレンチ１２に、シリコ
ンの寸法変化に整合した横方向の寸法変化を有する例え
ば窒化層と酸化層の複合層である誘電体を充填する。こ
の充填材を、ブロッキング中にトレンチの全長に沿って
均一な電界分布を保証するソースからドレインへのリー
ク電流を許す高抵抗のＳＩＰＯＳとすることもできる。
かつ伝導モードで極めて低いオン抵抗を有する高電圧垂
直伝導スーパージャンクション半導体デバイスを提供す
ること。 【解決手段】 高電圧垂直伝導半導体デバイスは、一方
の導電型の軽くドープされたボディに複数の深いトレン
チ３を有する。トレンチ３の壁に、もう一方の導電型の
拡散領域が、ボディの深さおよび濃度に整合した深さお
よび濃度で形成され、逆方向ブロッキング下で両方の領
域が完全に空乏化する。細長いトレンチ１２に、シリコ
ンの寸法変化に整合した横方向の寸法変化を有する例え
ば窒化層と酸化層の複合層である誘電体を充填する。こ
の充填材を、ブロッキング中にトレンチの全長に沿って
均一な電界分布を保証するソースからドレインへのリー
ク電流を許す高抵抗のＳＩＰＯＳとすることもできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、より詳細には、高電圧垂直伝導スーパージャンク
ション（superjunction）半導体デバイスに関する。
関し、より詳細には、高電圧垂直伝導スーパージャンク
ション（superjunction）半導体デバイスに関する。
【０００２】
【従来の技術】スーパージャンクション半導体デバイス
はよく知られており、一般に、ソースとドレイン領域の
間に接続された複数のＰおよびＮ領域層を備える。デバ
イスを順方向にターンオンさせるためには、例えば、比
較的に高いＮ型濃度を有するＮ型領域に電流を流す。し
たがって、デバイスの単位面積あたりのオン抵抗または
ＲDSONは比較的低い。デバイスをオフにするためには、
隣接するＰおよびＮ領域を完全に空乏化させ、それによ
って電流をブロックし、デバイスをターンオフさせる。
はよく知られており、一般に、ソースとドレイン領域の
間に接続された複数のＰおよびＮ領域層を備える。デバ
イスを順方向にターンオンさせるためには、例えば、比
較的に高いＮ型濃度を有するＮ型領域に電流を流す。し
たがって、デバイスの単位面積あたりのオン抵抗または
ＲDSONは比較的低い。デバイスをオフにするためには、
隣接するＰおよびＮ領域を完全に空乏化させ、それによ
って電流をブロックし、デバイスをターンオフさせる。
【０００３】これらのタイプのスーパージャンクション
デバイスは、米国特許第５２１６２７５号明細書および
米国特許第４７５４３１０号明細書に示されており、１
９９８年１２月２３日に出願され、本発明の譲受人に譲
渡されたＢｏｄｅｎ名義の同時係属出願第６０／１１３
６４１号（ＩＲ−１６７６ Ｐｒｏｖ）にも示されてい
る。
デバイスは、米国特許第５２１６２７５号明細書および
米国特許第４７５４３１０号明細書に示されており、１
９９８年１２月２３日に出願され、本発明の譲受人に譲
渡されたＢｏｄｅｎ名義の同時係属出願第６０／１１３
６４１号（ＩＲ−１６７６ Ｐｒｏｖ）にも示されてい
る。
【０００４】
【発明が解決しようとする課題】本発明は、このような
状況に鑑みてなされたもので、その目的とするところ
は、非常に高い電圧をブロックすることができ、かつ伝
導モードで極めて低いオン抵抗を有する高電圧垂直伝導
スーパージャンクション半導体デバイスを提供すること
にある。
状況に鑑みてなされたもので、その目的とするところ
は、非常に高い電圧をブロックすることができ、かつ伝
導モードで極めて低いオン抵抗を有する高電圧垂直伝導
スーパージャンクション半導体デバイスを提供すること
にある。
【０００５】
【課題を解決するための手段】本発明の第１の特徴によ
れば、複数の深いＰ型領域が、Ｎ型ドリフト領域内に配
置された接地端子に短絡されて、ブロッキングモード中
のこれらのＮ型領域の空乏化を助け、Ｎ型領域でのより
いっそう高いドーピングの使用を可能にする。これによ
ってさらに、高電圧範囲でのデバイスのオン抵抗の主要
な源であるドリフト領域のオン抵抗の寄与が低減する。
この深いＰ型領域は、深いトレンチをエッチングし、適
当なＰ型ドーズ量を用いてトレンチの側壁をドーピング
することによって形成される。トレンチゲートの使用に
よってさらに、密度を高め、オン抵抗を低減させること
ができる。
れば、複数の深いＰ型領域が、Ｎ型ドリフト領域内に配
置された接地端子に短絡されて、ブロッキングモード中
のこれらのＮ型領域の空乏化を助け、Ｎ型領域でのより
いっそう高いドーピングの使用を可能にする。これによ
ってさらに、高電圧範囲でのデバイスのオン抵抗の主要
な源であるドリフト領域のオン抵抗の寄与が低減する。
この深いＰ型領域は、深いトレンチをエッチングし、適
当なＰ型ドーズ量を用いてトレンチの側壁をドーピング
することによって形成される。トレンチゲートの使用に
よってさらに、密度を高め、オン抵抗を低減させること
ができる。
【０００６】本発明の第２の特徴によれば、深いトレン
チを酸化膜で裏打ちし、次いでＳＩＰＯＳ（半絶縁ポリ
シリコン）層を充填する。ＳＩＰＯＳ層は酸化物ライナ
の開口部を通してドレインに短絡される。ＳＩＰＯＳは
この構造の最上部でソースとも短絡する。これによっ
て、ソースとドレインの間に高抵抗のリーク経路が提供
され、そのため電位分布が均一になり、したがってトレ
ンチ側壁ドーピングのＲＥＳＵＲＦ効果が補強される。
チを酸化膜で裏打ちし、次いでＳＩＰＯＳ（半絶縁ポリ
シリコン）層を充填する。ＳＩＰＯＳ層は酸化物ライナ
の開口部を通してドレインに短絡される。ＳＩＰＯＳは
この構造の最上部でソースとも短絡する。これによっ
て、ソースとドレインの間に高抵抗のリーク経路が提供
され、そのため電位分布が均一になり、したがってトレ
ンチ側壁ドーピングのＲＥＳＵＲＦ効果が補強される。
【０００７】本発明の第３の特徴によれば、トレンチの
充填に酸化物を使用する代わりに、酸化物（ＳｉＯ2）
と窒化物（Ｓｉ3Ｎ4）の互層を使用する。窒化層の熱膨
張係数は、酸化物および親シリコンのそれよりも大き
く、そのため、誘電付着物が冷えたときにそれはシリコ
ンと同じように縮み、誘電体がシリコンのそれとは異な
る膨張係数を有する場合に存在したであろう材料応力が
低減する。
充填に酸化物を使用する代わりに、酸化物（ＳｉＯ2）
と窒化物（Ｓｉ3Ｎ4）の互層を使用する。窒化層の熱膨
張係数は、酸化物および親シリコンのそれよりも大き
く、そのため、誘電付着物が冷えたときにそれはシリコ
ンと同じように縮み、誘電体がシリコンのそれとは異な
る膨張係数を有する場合に存在したであろう材料応力が
低減する。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。
施例について説明する。
【０００９】図１は、本発明の高電圧垂直伝導スーパー
ジャンクション半導体デバイスの一実施例を示す構成図
で、デバイスがその上に構築された基板１の非常に小さ
な部分が示されている。なお、説明を分かりやすくする
ために図１では寸法が誇張されていることに留意された
い。
ジャンクション半導体デバイスの一実施例を示す構成図
で、デバイスがその上に構築された基板１の非常に小さ
な部分が示されている。なお、説明を分かりやすくする
ために図１では寸法が誇張されていることに留意された
い。
【００１０】基板１は、低抵抗率のＮ+型基板で、この
基板１の上に、厚さ約４５マイクロメートルのＮ-型エ
ピタキシャル層２を成長させ、これを、不純物原子濃度
約１０16原子／ｃｍ3にドープする。領域２の上面に、
深さ約３マイクロメートルのＰベース領域１３を形成す
る。次いで、それぞれ深さ約３５マイクロメートル、幅
約５マイクロメートルの平行な複数のみぞまたはトレン
チ３を、シリコンの上面からＰベース１３を貫通してＮ
エピ体２の内部まで、約５マイクロメートル間隔でエッ
チングする。
基板１の上に、厚さ約４５マイクロメートルのＮ-型エ
ピタキシャル層２を成長させ、これを、不純物原子濃度
約１０16原子／ｃｍ3にドープする。領域２の上面に、
深さ約３マイクロメートルのＰベース領域１３を形成す
る。次いで、それぞれ深さ約３５マイクロメートル、幅
約５マイクロメートルの平行な複数のみぞまたはトレン
チ３を、シリコンの上面からＰベース１３を貫通してＮ
エピ体２の内部まで、約５マイクロメートル間隔でエッ
チングする。
【００１１】それぞれのトレンチ３の側壁および底面を
適当なプロセスによってＰ型にドープする。これが、そ
れぞれのトレンチ３を裏打ちするＰ層４として図示され
ている。Ｐ領域４はＰベース１３と電気的に接触し、一
方、トレンチ３間のメサ形のエピ領域２はＮ型のままで
ある。Ｎ-エピ層２およびＰ領域４のドーズ量を変化さ
せて、または調整して、所望のスイッチング特性を得る
ことができる。
適当なプロセスによってＰ型にドープする。これが、そ
れぞれのトレンチ３を裏打ちするＰ層４として図示され
ている。Ｐ領域４はＰベース１３と電気的に接触し、一
方、トレンチ３間のメサ形のエピ領域２はＮ型のままで
ある。Ｎ-エピ層２およびＰ領域４のドーズ量を変化さ
せて、または調整して、所望のスイッチング特性を得る
ことができる。
【００１２】次いで、トレンチ３に誘電材料６を充填す
る。誘電材料６は単一の誘電体、または、図３で説明す
るように、２種以上の誘電体の組合せとすることができ
る。
る。誘電材料６は単一の誘電体、または、図３で説明す
るように、２種以上の誘電体の組合せとすることができ
る。
【００１３】次いで、Ｐベース層１３を貫通し領域２の
内部に達するトレンチ１２などの浅いトレンチを、対を
なすトレンチ４の間にエッチングする。次いで、ゲート
酸化物７をトレンチ１２の内面に成長させトレンチ１２
のライナとし、トレンチ１２に、導体材料８、例えば、
導電性ポリシリコンを充填し、これによって最終的なデ
バイスのゲート電極を形成する。ゲート電極８にバイア
ス電圧を印加することによって、従来どおり、ゲート絶
縁７に隣接する領域１３の導電率を調節することができ
る。
内部に達するトレンチ１２などの浅いトレンチを、対を
なすトレンチ４の間にエッチングする。次いで、ゲート
酸化物７をトレンチ１２の内面に成長させトレンチ１２
のライナとし、トレンチ１２に、導体材料８、例えば、
導電性ポリシリコンを充填し、これによって最終的なデ
バイスのゲート電極を形成する。ゲート電極８にバイア
ス電圧を印加することによって、従来どおり、ゲート絶
縁７に隣接する領域１３の導電率を調節することができ
る。
【００１４】適当なＮ型化学種の高ドーズ量低エネルギ
ー注入をデバイスの上面に適用して、高濃度、低抵抗率
の浅いＮ+ソース領域９を形成する。
ー注入をデバイスの上面に適用して、高濃度、低抵抗率
の浅いＮ+ソース領域９を形成する。
【００１５】次いで、ソース領域９を貫通してＰベース
の内部に達する浅いトレンチ９ａをゲート８の両側にエ
ッチングし、ソースコンタクト金属１１をデバイス表面
に適用して、Ｎ+ソース９およびＰベース１３へのコン
タクトとする。絶縁酸化物１５が、ゲート８をソース１
１から絶縁していることに留意されたい。
の内部に達する浅いトレンチ９ａをゲート８の両側にエ
ッチングし、ソースコンタクト金属１１をデバイス表面
に適用して、Ｎ+ソース９およびＰベース１３へのコン
タクトとする。絶縁酸化物１５が、ゲート８をソース１
１から絶縁していることに留意されたい。
【００１６】図１に示したデバイスの製造では、トレン
チ３に対して、横に細長い平行なストライプ、長方形ま
たは円形の穴のような細胞状幾何形状など、所望のトポ
ロジを使用することができる。
チ３に対して、横に細長い平行なストライプ、長方形ま
たは円形の穴のような細胞状幾何形状など、所望のトポ
ロジを使用することができる。
【００１７】ベース１３とソース領域９とゲート酸化物
７およびゲート８は一体として、半導体デバイスの伝導
およびブロッキングを制御するＭＯＳゲート型の構造を
形成する。
７およびゲート８は一体として、半導体デバイスの伝導
およびブロッキングを制御するＭＯＳゲート型の構造を
形成する。
【００１８】図１に示したデバイスの動作を以下に示
す。まず、最初にブロッキングモードでの動作を考え
る。ゲート８をソース１０に関して接地し、高い相対バ
イアスをドレイン１１に印加すると、互層をなすＮおよ
びＰ領域２および４は空乏化し、これによってトレンチ
３間の領域にほぼ均一な電界分布が生じる。最適なブロ
ッキング性能を得るためには、周知のとおり、領域２お
よび４へのドーピングおよび領域２および４の厚さを注
意深く制御しなければならない。
す。まず、最初にブロッキングモードでの動作を考え
る。ゲート８をソース１０に関して接地し、高い相対バ
イアスをドレイン１１に印加すると、互層をなすＮおよ
びＰ領域２および４は空乏化し、これによってトレンチ
３間の領域にほぼ均一な電界分布が生じる。最適なブロ
ッキング性能を得るためには、周知のとおり、領域２お
よび４へのドーピングおよび領域２および４の厚さを注
意深く制御しなければならない。
【００１９】次に、伝導モードでの動作を考える。ゲー
ト電極８にバイアスを印加し、ソース９を接地すると、
ベース１３とゲート酸化物７の間のチャネル表面にＮ型
チャネルが形成される。これによってデバイスは電流を
流すことができるようになり、ドレインに小さなバイア
スを印加することによって、極めて低いＲDSONでデバイ
スに電流が流れる。
ト電極８にバイアスを印加し、ソース９を接地すると、
ベース１３とゲート酸化物７の間のチャネル表面にＮ型
チャネルが形成される。これによってデバイスは電流を
流すことができるようになり、ドレインに小さなバイア
スを印加することによって、極めて低いＲDSONでデバイ
スに電流が流れる。
【００２０】深いトレンチ３を使用してＰ型領域４を形
成すると、従来のデバイスで可能なレベルよりも低い抵
抗率のＮ型ドリフト伝導領域２の使用が可能になる。さ
らに、従来技術のような連続する水平エピタキシャル層
とは対照的に、垂直なトレンチを使用すると、デバイス
密度を（少なくとも３０〜４０％）高めることができ、
デバイスの伝導損も低減する。
成すると、従来のデバイスで可能なレベルよりも低い抵
抗率のＮ型ドリフト伝導領域２の使用が可能になる。さ
らに、従来技術のような連続する水平エピタキシャル層
とは対照的に、垂直なトレンチを使用すると、デバイス
密度を（少なくとも３０〜４０％）高めることができ、
デバイスの伝導損も低減する。
【００２１】図２は、本発明の高電圧垂直伝導スーパー
ジャンクション半導体デバイスの他の実施例を示す構成
図で、図１と同じ機能を有するものについては同一の符
号を付してある。図２に示す実施例と図１に示す実施例
との相違点は、トレンチ３の内部に、図１の誘電充填材
ではなく、半絶縁ポリシリコン（ＳＩＰＯＳ）体２０を
充填する点である。ＳＩＰＯＳ体２０の最上部２５はソ
ース９に接続され、底面はＮ型エピ層２に接続される。
図２のトレンチ３の底面は、図１のトレンチとは違い絶
縁で覆われていないことに留意されたい。
ジャンクション半導体デバイスの他の実施例を示す構成
図で、図１と同じ機能を有するものについては同一の符
号を付してある。図２に示す実施例と図１に示す実施例
との相違点は、トレンチ３の内部に、図１の誘電充填材
ではなく、半絶縁ポリシリコン（ＳＩＰＯＳ）体２０を
充填する点である。ＳＩＰＯＳ体２０の最上部２５はソ
ース９に接続され、底面はＮ型エピ層２に接続される。
図２のトレンチ３の底面は、図１のトレンチとは違い絶
縁で覆われていないことに留意されたい。
【００２２】その結果、ＳＩＰＯＳ体はソース９とドレ
イン（２／１／１１）の間に、トレンチ３の全長に沿っ
て均一な電位分布を強制し、したがってトレンチ側壁ド
ーピングのＲＥＳＵＲＦ効果を補強する高抵抗のリーク
電流経路を提供する。
イン（２／１／１１）の間に、トレンチ３の全長に沿っ
て均一な電位分布を強制し、したがってトレンチ側壁ド
ーピングのＲＥＳＵＲＦ効果を補強する高抵抗のリーク
電流経路を提供する。
【００２３】すなわち、ブロッキング中に、ゲート８を
ソース１０に関して接地し、高い相対バイアスをドレイ
ン１１に印加すると、領域５および４が空乏化し、これ
によってトレンチ３間の領域の電界分布がほぼ均一にな
る。最適のブロッキング性能を得るためには、領域４お
よび５のドーピングを注意深く制御しなければならな
い。ＳＩＰＯＳ膜２０を介したソース１０とドレイン１
１の間の高抵抗リーク経路は、ＳＩＰＯＳに沿った抵抗
性の電位分布のため、このほぼ均一な電界分布を補強す
る。さらに、ＳＩＰＯＳの使用は、Ｐ型側壁のＲＥＳＵ
ＲＦ効果を補強し、Ｐ型側壁のドーズ量およびエピ抵抗
率の変動の影響を低減させる。しかし、ＳＩＰＯＳ膜２
０は、順方向伝導モードでの動作に影響を及ぼさない。
ソース１０に関して接地し、高い相対バイアスをドレイ
ン１１に印加すると、領域５および４が空乏化し、これ
によってトレンチ３間の領域の電界分布がほぼ均一にな
る。最適のブロッキング性能を得るためには、領域４お
よび５のドーピングを注意深く制御しなければならな
い。ＳＩＰＯＳ膜２０を介したソース１０とドレイン１
１の間の高抵抗リーク経路は、ＳＩＰＯＳに沿った抵抗
性の電位分布のため、このほぼ均一な電界分布を補強す
る。さらに、ＳＩＰＯＳの使用は、Ｐ型側壁のＲＥＳＵ
ＲＦ効果を補強し、Ｐ型側壁のドーズ量およびエピ抵抗
率の変動の影響を低減させる。しかし、ＳＩＰＯＳ膜２
０は、順方向伝導モードでの動作に影響を及ぼさない。
【００２４】図３は、図１におけるトレンチの断面図
で、離隔した平行トレンチに酸化物充填材を充填したと
きに生じる「ファニングアウト（fanning-out）」効果
を防ぐように、新規の充填材が示されている。図１及び
図２と同じ機能を有するものについては同一の符号を付
してある。
で、離隔した平行トレンチに酸化物充填材を充填したと
きに生じる「ファニングアウト（fanning-out）」効果
を防ぐように、新規の充填材が示されている。図１及び
図２と同じ機能を有するものについては同一の符号を付
してある。
【００２５】ファン現象は、シリコントレンチ型デバイ
スの深いトレンチの内部に高温の酸化物を成長または付
着させたときに起こる。冷却時、酸化物はシリコンほど
には縮まず、そのため、冷えたときに酸化物がトレンチ
を押し広げる傾向がある。この効果は、同時に充填され
た多くの平行トレンチを有する製品で顕著であり、これ
によってシリコンはゆがみ、時には割れてしまうことも
ある。
スの深いトレンチの内部に高温の酸化物を成長または付
着させたときに起こる。冷却時、酸化物はシリコンほど
には縮まず、そのため、冷えたときに酸化物がトレンチ
を押し広げる傾向がある。この効果は、同時に充填され
た多くの平行トレンチを有する製品で顕著であり、これ
によってシリコンはゆがみ、時には割れてしまうことも
ある。
【００２６】本発明によれば、Ｐ拡散４を形成した後の
段階で、まずトレンチ３に、最初の薄い酸化物ライナ３
０をトレンチの全高に沿って部分的に充填する。次い
で、トレンチ３の残りの部分に、シリコンおよび酸化物
よりも大きな熱膨張係数を有する窒化物（Ｓｉ3Ｏ4）３
１を充填する。その結果、冷却後の酸化層３０および窒
化層３１の横方向の全寸法変化が、シリコン２のそれに
近づき、シリコン２上の応力が回避または低減される。
段階で、まずトレンチ３に、最初の薄い酸化物ライナ３
０をトレンチの全高に沿って部分的に充填する。次い
で、トレンチ３の残りの部分に、シリコンおよび酸化物
よりも大きな熱膨張係数を有する窒化物（Ｓｉ3Ｏ4）３
１を充填する。その結果、冷却後の酸化層３０および窒
化層３１の横方向の全寸法変化が、シリコン２のそれに
近づき、シリコン２上の応力が回避または低減される。
【００２７】以上は酸化物と窒化物に関して説明した
が、他の絶縁材料を選択するもでき、またこれらを順序
を逆にして適用することもできる。さらに、異なる絶縁
層を交互に重ねた複数の絶縁層対を使用することもでき
る。
が、他の絶縁材料を選択するもでき、またこれらを順序
を逆にして適用することもできる。さらに、異なる絶縁
層を交互に重ねた複数の絶縁層対を使用することもでき
る。
【００２８】本発明を、その特定の実施形態に関して説
明してきたが、その他の多くの変形および修正、ならび
にその他の使用法は当業者にとって明白であろう。した
がって本発明は、本明細書に記載した特定の開示によっ
ては制限されず、請求項の記載によってのみ制限される
のが好ましい。
明してきたが、その他の多くの変形および修正、ならび
にその他の使用法は当業者にとって明白であろう。した
がって本発明は、本明細書に記載した特定の開示によっ
ては制限されず、請求項の記載によってのみ制限される
のが好ましい。
【００２９】
【発明の効果】以上説明したように本発明によれば、一
方の導電型のボディと、ボディの上面に形成された複数
の離隔した垂直トレンチと、複数のトレンチの内面に形
成されたもう一方の導電型の拡散領域と、ボディの最上
部及び拡散領域の各々の最上部に接続されたＭＯＳゲー
ト構造とを備え、ボディにブロッキング電圧を印加した
ときの拡散領域及び前記ボディの実質的に完全な空乏化
させるように、拡散領域の厚さ及び濃度とボディの幅お
よび濃度が整合されるようにしたので、非常に高い電圧
をブロックすることができ、かつ伝導モードで極めて低
いオン抵抗を有する高電圧垂直伝導スーパージャンクシ
ョン半導体デバイスを実現することができる。
方の導電型のボディと、ボディの上面に形成された複数
の離隔した垂直トレンチと、複数のトレンチの内面に形
成されたもう一方の導電型の拡散領域と、ボディの最上
部及び拡散領域の各々の最上部に接続されたＭＯＳゲー
ト構造とを備え、ボディにブロッキング電圧を印加した
ときの拡散領域及び前記ボディの実質的に完全な空乏化
させるように、拡散領域の厚さ及び濃度とボディの幅お
よび濃度が整合されるようにしたので、非常に高い電圧
をブロックすることができ、かつ伝導モードで極めて低
いオン抵抗を有する高電圧垂直伝導スーパージャンクシ
ョン半導体デバイスを実現することができる。
【図１】本発明の高電圧垂直伝導スーパージャンクショ
ン半導体デバイスの一実施例を示す構成図である。
ン半導体デバイスの一実施例を示す構成図である。
【図２】垂直トレンチ内でＳＩＰＯＳ充填材を使用する
本発明の第２の特徴に基づいて製造された高電圧垂直伝
導スーパージャンクション半導体デバイスの構成図であ
る。
本発明の第２の特徴に基づいて製造された高電圧垂直伝
導スーパージャンクション半導体デバイスの構成図であ
る。
【図３】トレンチ誘電体が、周囲のシリコンに対する熱
膨張補償を提供する酸化層および窒化層から成る図１に
示したトレンチの断面図である。
膨張補償を提供する酸化層および窒化層から成る図１に
示したトレンチの断面図である。
１ 基板 ２ Ｎ-型エピタキシャル層 ３ 深いトレンチ ４ Ｐ型領域 ６ 誘電材料 ７ ゲート酸化物 ８ 導体材料 ９ Ｎ+ソース領域 ９ａ 浅いトレンチ １１ ソースコンタクト金属 １２ 浅いトレンチ １３ Ｐベース領域 １５ 絶縁酸化物 ２０ 半絶縁ポリシリコン（ＳＩＰＯＳ）体 ３０ 酸化層 ３１ 窒化層
フロントページの続き (72)発明者 ダニエル エム．キンザー アメリカ合衆国 90245 カリフォルニア 州 エルセグンド センター ストリート 760 (72)発明者 スリカント スリデバン アメリカ合衆国 90277 カリフォルニア 州 レドンド ビーチ ビア リビエラ 205 アパートメント ８
Claims (12)
- 【請求項１】 一方の導電型のボディと、 該ボディの上面に形成された複数の離隔した垂直トレン
チと、 前記複数のトレンチの内面に形成されたもう一方の導電
型の拡散領域と、 前記ボディの最上部及び前記拡散領域の各々の最上部に
接続されたＭＯＳゲート構造とを備え、 前記ボディにブロッキング電圧を印加したときの前記拡
散領域及び前記ボディの実質的に完全な空乏化させるよ
うに、前記拡散領域の厚さ及び濃度と前記ボディの幅お
よび濃度が整合されることを特徴とする高電圧垂直伝導
スーパージャンクション半導体デバイス。 - 【請求項２】 前記トレンチの各々の内部に誘電材料が
充填されることを特徴とする請求項１に記載の高電圧垂
直伝導スーパージャンクション半導体デバイス。 - 【請求項３】 前記ＭＯＳゲート構造が、前記ボディの
最上部を横断して延びる前記もう一方の導電型のベース
と、該ベース中に拡散させた前記一方の導電型の複数の
離隔したソース領域と、前記ベースの最上部にあって、
それぞれの前記トレンチ対間に位置する複数の第２のト
レンチと、該第２のトレンチの内部を裏打ちするゲート
酸化物と、前記第２のトレンチの内部に充填された導電
性ポリシリコンゲートと、前記デバイスの上面に形成さ
れ、前記ベースおよび前記ソース領域と接触したソース
コンタクトを備えることを特徴とする請求項１又は２に
記載の高電圧垂直伝導スーパージャンクション半導体デ
バイス。 - 【請求項４】 前記誘電体が二酸化シリコンであること
を特徴とする請求項１又は２に記載の高電圧垂直伝導ス
ーパージャンクション半導体デバイス。 - 【請求項５】 前記トレンチの各々が、横に細長い平行
トレンチであることを特徴とする請求項４に記載の高電
圧垂直伝導スーパージャンクション半導体デバイス。 - 【請求項６】 前記トレンチの各々が、閉じた細胞状の
トポロジを有することを特徴とする請求項５に記載の高
電圧垂直伝導スーパージャンクション半導体デバイス。 - 【請求項７】 前記誘電体が、その最上部がソース電極
に接続され、その底面が前記ドレイン構造に接続された
高抵抗材料であって、ブロッキング条件下で意図的にリ
ーク電流を通して、ブロッキング条件の間、前記トレン
チの全長に沿って均一な電界分布を強制する高抵抗材料
であることを特徴とする請求項２に記載の高電圧垂直伝
導スーパージャンクション半導体デバイス。 - 【請求項８】 前記誘電体が半絶縁ポリシリコンである
ことを特徴とする請求項２に記載の高電圧垂直伝導スー
パージャンクション半導体デバイス。 - 【請求項９】 前記誘電材料が、一体としてシリコンの
膨張特性と整合する、少なくとも異なる熱膨張特性の第
１及び第２の誘電体から成る垂直な互層から構成される
ことを特徴とする請求項２に記載の高電圧垂直伝導スー
パージャンクション半導体デバイス。 - 【請求項１０】 単結晶ウェハの上面に形成された少な
くとも１つのトレンチを含む半導体デバイスにおいて、
前記トレンチの内部に充填する誘電充填材であって、該
誘電充填材が、一体としてシリコンの膨張特性と整合す
る、異なる熱膨張特性の第１及び第２の誘電体から成る
垂直な互層から構成されることを特徴とする高電圧垂直
伝導スーパージャンクション半導体デバイス。 - 【請求項１１】 複数の平行トレンチを含み、それぞれ
の前記トレンチに前記誘電充填材が充填されることを特
徴とする請求項１０に記載の高電圧垂直伝導スーパージ
ャンクション半導体デバイス。 - 【請求項１２】 前記第１及び第２の誘電体がそれぞれ
二酸化シリコンおよび窒化シリコンであることを特徴と
する請求項９、１０又は１１に記載の高電圧垂直伝導ス
ーパージャンクション半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/732,401 | 2000-12-07 | ||
| US09/732,401 US6608350B2 (en) | 2000-12-07 | 2000-12-07 | High voltage vertical conduction superjunction semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002217415A true JP2002217415A (ja) | 2002-08-02 |
| JP3779605B2 JP3779605B2 (ja) | 2006-05-31 |
Family
ID=24943380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001374875A Expired - Lifetime JP3779605B2 (ja) | 2000-12-07 | 2001-12-07 | 高電圧垂直伝導スーパージャンクション半導体デバイス |
Country Status (5)
| Country | Link |
|---|---|
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| AU (1) | AU2002228895A1 (ja) |
| DE (1) | DE10196990T1 (ja) |
| WO (1) | WO2002047171A1 (ja) |
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