KR20150065240A - 누설전류 억제 구조물을 구비하는 질화물계 트랜지스터 - Google Patents

누설전류 억제 구조물을 구비하는 질화물계 트랜지스터 Download PDF

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KR20150065240A
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Abstract

일 실시예에 따르는 질화물계 트랜지스터는 서로 인접하여 배치되는 제1 형으로 도핑되는 질화물계 제1 반도체층, 제2 형으로 도핑되는 질화물계 제2 반도체층, 및 제1 형으로 도핑되는 질화물계 제3 반도체층을 구비하는 반도체 구조물을 포함한다. 상기 질화물계 트랜지스터는 상기 제2 반도체층 내에 채널층을 생성하는 게이트 전극, 및 상기 반도체 구조물의 외곽부를 따라 배치되는 누설전류 억제 구조물을 포함한다. 상기 누설전류 억제 구조물은 상기 제1 반도체층 또는 상기 제3 반도체층 내부에 전하의 공핍층을 생성한다.

Description

누설전류 억제 구조물을 구비하는 질화물계 트랜지스터{nitride-based transistor having structures suppressing leakage current}
본 개시(disclosure)는 대체로(generally) 질화물계 트랜지스터에 관한 것으로, 보다 상세하게는, 누설 전류 억제 구조물을 구비하는 질화물계 트랜지스터를 제조하는 방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에, 최근에 등장한 Ⅲ-Ⅴ족 반도체 물질을 적용하는 질화갈륨계 트랜지스터는 종래의 실리콘 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다.
이러한, 질화갈륨계 트랜지스터는 수평형 구조 또는 수직형 구조로 제조될 수 있다. 수평형 구조는 질화물계 트랜지스터의 전하 전도가 수평 방향으로 이루어지고 있는 구조를 의미하며, 대체로, 소스 전극, 게이트 전극 및 드레인 전극이 기판 상의 동일면 상에 배치되는 구조이다. 최근에 등장한 수직형 구조는, 상술한 수평형 구조와는 달리, 전하 전도가 수직 방향으로 이루어지고 있는 구조를 의미하며, 미국공개특허 2012-0319127에 개시된 전류구경수직전자트랜지스터(CAVET; Current Aperture Vertical ElectronTransistor)를 일 예로서 제시할 수 있다. 상기 CAVET에 따르면, 소스 전극과 드레인 전극은 수직 방향으로 서로 대향되게 배치되고, 그 사이에 전류 장벽층으로서 p형 갈륨나이트라이드(p-GaN)층이 배치된다. 그리고, 전류는 p형갈륨나이트라이드(p-GaN)층에 의해 제공되는 구경(aperture)을 통해 소스 전극으로부터 드레인 전극까지 수직 방향으로 흐른다.
한편, 상기 질화갈륨계 트랜지스터의 질화물계 반도체층은 이종 물질인 패시베이션층과의 계면, 또는 공기와의 계면에서 결함 사이트를 형성하는 것으로 보고되고 있다. 상기 패시베이션층은 일 예로서, 실리콘 산화물과 같이 절연성 물질층일 수 있다. 이러한, 계면 결함 사이트는 전하를 포획하거나 방출할 수 있으므로, 상기 계면 결함 사이트를 통해서 누설 전류가 발생할 수 있다. 이러한 누설 전류는 질화갈륨계 트랜지스터의 고내압 특성을 저하시킬 수 있다. 종래에는 600℃ 이상의 고온에서 열처리를 실시하여, 상기 계면 결함 사이트를 감소시키고자 하고 있으나, 보다 효율적인 누설 전류 방지 기술이 요청된다.
본 개시의 실시예는 질화물계 반도체층과 이종 물질층과의 계면을 따라 전도되는 누설 전류를 감소시킬 수 있는 질화물계 트랜지스터를 제조하는 방법을 제공한다.
일측면에 따르는 질화물계 트랜지스터는 서로 인접하여 배치되는 제1 형으로 도핑되는 질화물계 제1 반도체층, 제2 형으로 도핑되는 질화물계 제2 반도체층, 및 제1 형으로 도핑되는 질화물계 제3 반도체층을 구비하는 반도체 구조물을 포함한다. 상기 질화물계 트랜지스터는 상기 제2 반도체층 내에 채널층을 생성하는 게이트 전극, 및 상기 반도체 구조물의 외곽부를 따라 배치되는 누설전류 억제 구조물을 포함한다. 상기 누설전류 억제 구조물은 상기 제1 반도체층 또는 상기 제3 반도체층 내부에 전하의 공핍층을 생성한다.
다른 측면에 따르는 질화물계 트랜지스터는 소스 전극과 전기적으로 도통되는 제1 형으로 도핑되는 질화물계 제1 반도체층, 상기 제1 반도체층과 접하고 게이트 전극의 제어에 의해 채널층이 형성되는 제2 형으로 도핑되는 질화물계 제2 반도체층, 드레인 전극과 전기적으로 도통되는 제1 형으로 도핑되는 질화물계 제3 반도체층을 구비하는 반도체 구조물을 포함한다. 상기 질화물계 트랜지스터는 상기 반도체 구조물의 외곽부를 둘러싸도록 배치되는 트렌치 패턴, 및 상기 트렌치 패턴 내에 배치되어 상기 제3 반도체층 내부에 전하의 공핍층을 생성하는 누설전류 억제 구조물을 포함한다.
또다른 측면에 따르는 질화물계 트랜지스터는 소스 전극과 전기적으로 도통되는 제1 형으로 도핑되는 질화물계 제1 반도체층, 상기 제1 반도체층과 접하고 게이트 전극의 제어에 의해 채널층이 형성되는 제2 형으로 도핑되는 질화물계 제2 반도체층, 드레인 전극과 전기적으로 도통되는 제1 형으로 도핑되는 질화물계 제3 반도체층을 구비하는 반도체 구조물을 포함한다. 상기 질화물계 트랜지스터는 상기 반도체 구조물의 외곽부를 둘러싸도록 배치되는 트렌치 패턴, 및 상기 트렌치 패턴의 바깥쪽에서 상기 트렌치 패턴을 둘러싸도록 배치되는 누설전류 억제 구조물을 포함한다. 상기 누설전류 억제 구조물은 상기 제2 반도체층과 상기 제3 반도체층의 적층 패턴을 포함한다.
본 개시의 일 실시 예에 따르면, 질화물계 트랜지스터의 외곽 쪽에 별도의 전위를 유지하는 누설전류 억제 구조물을 배치함으로써, 질화물계 반도체층과 이종 물질층과의 계면을 통해 전도되는 누설전류를 효과적으로 감소시킬 수 있다.
본 개시의 일 실시 예에 따르면, 질화물계 반도체층과 이종 물질층과의 계면 영역에 전자의 공핍층을 형성시킴으로써, 상기 계면 영역을 따라 전자가 전도되는 것을 억제할 수 있다.
이로써, 원하지 않는 경로로 전도되는 상기 누설 전류를 효과적으로 억제하여 질화물계 트랜지스터의 고내압 특성을 향상시킬 수 있다.
도 1a는 본 개시의 일 비교예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 평면도이다.
도 1b는 도 1a의 질화물계 트랜지스터를 A-A' 방향으로 절취한 단면도이다.
도 1c는 도 1a의 질화물계 트랜지스터를 B-B' 방향으로 절취한 단면도이다.
도 2a는 본 개시의 다른 비교예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 평면도이다.
도 2b는 도 2a의 질화물계 트랜지스터를 A-A' 방향으로 절취한 단면도이다.
도 2c는 도 2a의 질화물계 트랜지스터를 B-B' 방향으로 절취한 단면도이다.
도 3a는 본 개시의 제1 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 평면도이다.
도 3b는 도 3a의 질화물계 트랜지스터를 A-A' 방향으로 절취한 단면도이다.
도 3c는 도 3a의 질화물계 트랜지스터를 B-B' 방향으로 절취한 단면도이다.
도 4a는 본 개시의 제2 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 평면도이다.
도 4b는 도 4a의 질화물계 트랜지스터를 A-A' 방향으로 절취한 단면도이다.
도 4c는 도 4a의 질화물계 트랜지스터를 B-B' 방향으로 절취한 단면도이다.
도 5a 및 도 5b는 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 누설전류 억제 구조물을 개략적으로 나타내는 도면이다.
도 6a는 본 개시의 제3 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 평면도이다.
도 6b는 도 6a의 질화물계 트랜지스터를 A-A' 방향으로 절취한 단면도이다.
도 6c는 도 6a의 질화물계 트랜지스터를 B-B' 방향으로 절취한 단면도이다.
도 7a는 본 개시의 제4 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 평면도이다.
도 7b는 도 7a의 질화물계 트랜지스터를 A-A' 방향으로 절취한 단면도이다.
도 7c는 도 7a의 질화물계 트랜지스터를 B-B' 방향으로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
본 명세서에서 일 요소가 다른 요소 '위' 또는 '아래'에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 '위' 또는 '아래'에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 상하 방향으로 형성되는 채널이라는 의미는, 소스 전극으로부터 드레인 전극으로의 전하의 전도가 상하 방향으로 이루어지는 채널을 구비한다는 것을 의미할 수 있다. 따라서, 상기 채널은 채널층이 기판 면과 같은 기준면에 대하여 수직으로 형성되는 경우뿐만 아니라, 상기 채널층이 상기 기준면에 대하여 소정의 각도로 경사진 경우를 모두 포함하는 의미로 사용될 수 있다. 경사도는 식각 공정에 따라 다르지만 GaN의 격자면에 따라 약 30 내지 90도를 가질 수 있다. 더 자세하게는 건식식각 또는 습식식각 했을 때 약 60 내지 70도의 경사면을 가질 수 있다.
마찬가지로, 좌우 방향으로 형성되는 채널이라는 의미는, 소스 전극으로부터 드레인 전극으로의 전하의 전도가 좌우 방향으로 이루어지는 채널을 구비한다는 것을 의미할 수 있다. 이때, 상기 채널은 채널층이 기판 면과 같은 기준면에 대하여 평행하게 형성되는 경우뿐만 아니라, 소정의 각도로 경사진 경우를 포함하는 의미로 사용될 수 있다.
본 명세서에서, 소스 전극 및 드레인 전극은 전류의 방향을 고려하여, 편의상 구분하여 명명한 것으로서, 인가되는 전압 극성의 변화에 의해 전류 방향이 변화하는 경우, 소스 전극은 드레인 전극을, 드레인 전극은 소스 전극을 의미할 수도 있다.
본 명세서에서, 제1 층과 제2 층 사이의 계면 영역이라 함은, 제1 층과 제2 층의 경계면 뿐만 아니라, 상기 경계면과 인접하는 제1 층 또는 제2 층의 소정 깊이로의 내부 영역을 포괄하는 것으로 해석될 수 있다.
본 명세서에서 실시예를 통해 설명하는 질화물계 반도체층은, 일 예로서, AlxInyGa1-x-yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물을 포함할 수 있다.
본 명세서에서, n형 또는 p형으로 도핑된다는 의미는 질화물계 반도체 내에, 도펀트가 p형은 1E17 내지 1E20 /cm3 , n형은 약 1E16 내지 1E19 /cm3 주입되는 경우를 의미할 수 있다. '고농도의 n형 또는 p형으로 도핑된다'는 의미는 질화물계 반도체 내에, p형의 경우 약 1E20 /cm3 이상, n형의 경우 도펀트가 약 1E19 /cm3 이상이 주입되는 경우를 의미할 수 있다.
본 명세서에서, 제1 형 또는 제2 형의 도핑 타입이란, n형 또는 p형의 도핑 타입을 의미한다. 즉, 제1 형인 n형이며, 제2 형은 p형일 수 있으며, 그 반대도 가능하다. 이때, n형으로 도핑되는 경우, 도펀트는 실리콘(Si)이 적용될 수 있으며, p형으로 도핑되는 경우, 도펀트는 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 등이 적용될 수 있다.
도 1a는 본 개시의 일 비교예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 평면도이다. 도 1b는 도 1a의 질화물계 트랜지스터를 A-A' 방향으로 절취한 단면도이다. 도 1c는 도 1a의 질화물계 트랜지스터를 B-B' 방향으로 절취한 단면도이다. 도 1a 내지 도 1c에 도시되는 일 비교예인 질화물계 트랜지스터는 본 개시의 발명자에 의해 고안된 구조이나, 후술하는 본 개시의 실시 예들의 질화물계 트랜지스터에 비하여 계면층을 통해 발생하는 누설 전류의 밀도가 상대적으로 높을 수 있다.
도 1a 내지 도 1c를 참조하면, 질화물계 트랜지스터(100)는 기판(105) 상에 순차적으로 배치되는 드레인 전극(110), 및 드레인 전극(110) 상에 배치되는 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층(120) 및 반도체 구조물(130)을 포함한다. 반도체 구조물(130)은 상부로부터 제1 형으로 도핑된 질화물계 제1 반도체층(132), 제2 형으로 도핑되는 질화물계 제2 반도체층(134), 및 제1 형으로 도핑되는 질화물계 제3 반도체층(136)을 포함할 수 있다.
게이트 전극(140)이 제1 반도체층(132)으로부터 제3 반도체층(136) 내부에 이르는 트렌치 내부에 배치될 수 있다. 트렌치의 내벽과 게이트 전극(140) 사이에는 게이트 유전층(150)이 게재될 수 있다. 게이트 전극(140)은 제2 반도체층(134)과 게이트 유전층(150) 사이의 영역에 상하 방향으로 채널층(142)을 형성할 수 있다.
게이트 전극(140) 사이의 제1 반도체층(132) 상에는 소스 전극(170)이 배치될 수 있다. 소스 전극(170) 상에는 절연층 패턴(180)이 배치되어 게이트 전극(140)과 소스 전극(170)을 전기적으로 절연할 수 있다.
도시되는 일 비교예에서는 질화물계 트랜지스터(100)의 외곽 측벽을 통한 전류 흐름을 억제하기 위해, 패시베이션층(190)이 배치될 수 있다. 이 경우, 여전히, 소스 전극(170)으로부터 드레인 전극(110)으로 누설 전류(Lc1)가 발생할 수 있는데, 구체적으로, 도시되는 화살표를 따라, 제1 반도체층(132)과 게이트 유전층(150)의 계면에 위치하는 계면 결함 사이트, 질화물계 반도체층(132, 134, 136) (즉, 제1 반도체층(132) 내지 제3 반도체층(136)의 측벽과 패시베이션층(190)) 사이의 계면에 위치하는 계면 결함 사이트를 통해, 소스 전극(170)으로부터 드레인 전극(110)으로 전자가 전도될 수 있다. 이와 같이, 채널층(142)을 통하지 않고 전도되는 누설 전류(Lc1)는 질화물계 트랜지스터의 고내압 특성을 저하시킬 수 있다.
도 2a는 본 개시의 다른 비교예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 평면도이다. 도 2b는 도 2a의 질화물계 트랜지스터를 A-A' 방향으로 절취한 단면도이다. 도 2c는 도 2a의 질화물계 트랜지스터를 B-B' 방향으로 절취한 단면도이다. 도 2a 내지 도 2c에 도시되는 비교예인 질화물계 트랜지스터는 본 개시의 발명자에 의해 고안된 구조이나, 후술하는 본 개시의 실시 예들의 질화물계 트랜지스터에 비하여 계면층을 통해 발생하는 누설 전류의 밀도가 상대적으로 높을 수 있다.
도 2a 내지 도 2c를 참조하면, 제1 형으로 도핑된 질화물계 제1 반도체층(232)이 소스 전극(170)의 하부에 배치된다. 제2 형으로 도핑된 제2 반도체층(234)이 제1 반도체층(232)을 둘러싸도록 배치될 수 있다. 또한, 제1 형으로 도핑된 제3 반도체층(236)이 제2 반도체층(234)을 둘러싸도록 배치될 수 있다.
제3 반도체층(236)의 하부에는 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층(120)이 배치되며, 하부 질화물계 반도체층(120)의 하부에는 드레인 전극(110)이 배치될 수 있다.
게이트 전극(240)은 제2 반도체층(234) 내에 좌우 방향의 채널층(242)을 형성할 수 있다. 소스 전극(170)으로부터 좌우 방향으로 형성된 채널층(242)을 통과한 전하는 상하 방향으로 이동하여 드레인 전극(110)으로 전도될 수 있다. 게이트 전극(240)과 제2 반도체층(234) 사이에는 게이트 유전층(250)이 배치될 수 있다.
도면에 도시된 것과 같이, 본 비교예의 질화물계 트랜지스터(200)에서는, 소스 전극(170)으로부터 드레인 전극(110)으로 누설 전류(Lc2)가 발생할 수 있다. 구체적으로, 도 2b에 도시되는 화살표를 참조하면, 제1 반도체층(232) 내지 제3 반도체층(236)과 게이트 유전층(250) 사이에 위치하는 계면 결함 사이트를 통해 전하가 소스 전극(170)으로부터 좌우 방향으로 전도할 수 있으며, 제3 반도체층(236)의 측벽부와 패시베이션층(190) 사이에 위치하는 계면 결함 사이트를 통해 전하가 상하 방향으로 전도할 수 있다. 이에 의해, 채널층(242)을 통하지 않고, 소스 전극(170)으로부터 드레인 전극(110)으로 누설 전류(Lc2)가 흐를 수 있다. 마찬가지로, 도 2c에 도시되는 바와 같이, 제1 반도체층(232)와 게이트 유전층(250) 사이에 위치하는 계면 결함 사이트를 통해 전하가 소스 전극(170)으로부터 좌우 방향으로 전도할 수 있으며, 제1 내지 제3 반도체층(232, 234, 236)의 측벽부와 패시베이션층(190) 사이에 위치하는 계면 결함 사이트를 통해 전하가 상하 방향으로 전도할 수 있다. 이와 같이, 채널층(242)을 통하지 않고 전도되는 누설 전류(Lc2)는 질화물계 트랜지스터의 고내압 특성을 저하시킬 수 있다.
이하에서는, 상술한 비교예들에서 발생하는 누설 전류(Lc1, Lc2)를 감소시킬 수 있는 본 개시의 실시예들에 따르는 질화물계 트랜지스터의 구조를 제공한다.
도 3a는 본 개시의 제1 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 평면도이다. 도 3b는 도 3a의 질화물계 트랜지스터를 A-A' 방향으로 절취한 단면도이다. 도 3c는 도 3a의 질화물계 트랜지스터를 B-B' 방향으로 절취한 단면도이다. 도 3a 내지 도 3c를 참조하면, 질화물계 트랜지스터(300)는 서로 인접하여 배치되는 제1 형으로 도핑되는 질화물계 제1 반도체층(332), 제2 형으로 도핑되는 질화물계 제2 반도체층(334), 및 제1 형으로 도핑되는 질화물계 제3 반도체층(336)을 포함하는 반도체 구조물(330)을 구비한다. 반도체 구조물(330)의 제3 반도체층(336)의 하부와 드레인 전극(110) 상부 사이에는 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층(120)이 배치될 수 있다.
소스 전극(170)은 제1 반도체층(332)과 전기적으로 도통할 수 있다. 소스 전극(170) 상에는 절연층(180)이 배치될 수 있다. 절연층(180)은 게이트 전극(340)과 소스 전극(170)을 전기적으로 절연할 수 있다. 드레인 전극(110)은 하부 질화물계 반도체층(120)을 통하여 제3 반도체층(336)과 전기적으로 도통할 수 있다.
게이트 전극(340)은 제1 반도체층(332)으로부터 제3 반도체층(336)의 내부에 이르는 제1 트렌치 패턴(10)의 내부에 배치될 수 있다. 게이트 전극(340)은 제2 반도체층(334) 내에 채널층(342)을 생성할 수 있다. 채널층(342)은 게이트 전극(340)과 인접한 제2 반도체층(334) 내에서 상하 방향으로 생성될 수 있다. 제1 트렌치 패턴(10)의 내벽과 게이트 전극(340) 사이에는 게이트 유전층(350)이 배치될 수 있다.
도 3a의 평면도를 참조하면, 반도체 구조물(330)의 외곽부를 따라, 제1 반도체층(332) 또는 제3 반도체층(336) 내부에 전하의 공핍층(310)을 생성할 수 있는 누설전류 억제 구조물(30)이 배치될 수 있다. 도 3b 및 도 3c에 도시된 바와 같이, 누설전류 억제 구조물(30)은 제1 반도체층(332)으로부터 제3 반도체층(336)의 내부에 이르는 제2 트렌치 패턴(20), 및 제2 트렌치 패턴(20)의 내부에 배치되며 제1 반도체층(332) 또는 제3 반도체층(336)과 쇼트키 접합을 이루는 전도층(360)을 포함할 수 있다. 제2 트렌치 패턴(20)의 내벽과 전도층(360) 사이에는 게이트 유전층(350)이 배치될 수 있다.
일 실시 예로서, 제1 반도체층(332) 및 제3 반도체층(336)이 n형으로 도핑되고 제2 반도체층(334)이 p형으로 도핑되는 경우, 전도층(360)은 제1 반도체층(332) 및 제3 반도체층(336) 내부로 전자의 공핍층(310)을 형성할 수 있다. 상기 전자의 공핍층(310)은 질화물계 반도체층(232, 234, 236)(즉, 제1 반도체층(232) 내지 제3 반도체층(236))과 이종 물질층(즉, 예로서, 게이트 유전층(350)) 사이의 계면에 위치하는 계면 결함 사이트를 통해 전도되는 전자를 포획 및 재결합시켜 제거하는 기능을 수행할 수 있다.
다른 실시 예로서, 제1 반도체층(332) 및 제3 반도체층(336)이 p형으로 도핑되고 제2 반도체층(334)이 n형으로 도핑되는 경우, 전도층(360)은 제1 반도체층(332) 및 제3 반도체층(336) 내부로 홀의 공핍층(310)을 형성할 수 있다. 상기 전자의 공핍층(310)은 질화물계 반도체층(232, 234, 236)(즉, 제1 반도체층(332) 내지 제3 반도체층(336))과 이종 물질층(즉, 게이트 유전층(350)) 사이의 계면에 위치하는 계면 결함 사이트를 통해 전도되는 홀을 포획 및 재결합시켜 제거하는 기능을 수행할 수 있다.
도시되지는 않았지만, 몇몇 다른 실시 예에 있어서는 제2 트렌치 패턴(20)은 바닥면이 제2 반도체층(334)의 내부에 이르도록 형성될 수도 있다. 이 경우, 제3 반도체층(236)으로부터 제2 트렌치 패턴(20)의 바닥면까지의 거리는, 제3 반도체층(336)과 제2 반도체층(334)의 PN 접합시에 제2 반도체층(234) 내부로 생성되는 공핍층의 두께와 같거나 이보다 작을 수 있다. 또는 다르게는, 제2 트렌치 패턴(20)의 바닥면은 제2 반도체층(334)과 제3 반도체층(336)의 계면에 이르도록 형성될 수도 있다.
도 3a에 도시되는 바와 같이, 누설전류 억제 구조물(30)의 제2 트렌치 패턴(20)의 측벽부는 반도체 구조물(330)의 외곽부를 둘러싸도록 형성됨으로써, 반도체 구조물(330)의 측벽을 따라 전도되는 누설 전류를 효과적으로 억제할 수 있다.
누설전류 억제 구조물(30)의 전도층(360)은 게이트 전극(340)과는 별도로 제어될 수 있다. 즉, 질화물계 트랜지스터의 동작 시 게이트 전극(340)이 인가되는 게이트 전압과 관계없이 전도층(360)의 전위가 일정하게 유지되도록 제어할 수 있다.
도 4a는 본 개시의 제2 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 평면도이다. 도 4b는 도 4a의 질화물계 트랜지스터를 A-A' 방향으로 절취한 단면도이다. 도 4c는 도 4a의 질화물계 트랜지스터를 B-B' 방향으로 절취한 단면도이다. 도 4a 내지 도 4c를 참조하면, 질화물계 트랜지스터(400)는 반도체 구조물(330)의 외곽부에 배치되는 누설전류 억제 구조물(40)의 구성을 제외하고는 도 3a 내지 도 3c와 관련하여 상술한 질화물계 트랜지스터(300)의 구성과 실질적으로 동일하다. 이에 중복을 배제하기 위해, 차별되는 구성을 중심으로 이하에서 상술하기로 한다.
누설전류 억제 구조물(40)은 제1 반도체층(332)으로부터 제3 반도체층(336)의 내부에 이르는 제2 트렌치 패턴(40) 및 제2 트렌치 패턴(40)의 바깥쪽에 배치되는 제2 반도체층(334a)과 제3 반도체층(336a)의 적층 패턴을 포함할 수 있다. 또한, 누설전류 억제 구조물(40)의 제2 트렌치 패턴(21)의 측벽부는 반도체 구조물(330)의 외곽부를 둘러싸도록 형성될 수 있다. 이때, 제2 반도체층(334a)은 플로팅되거나, 제2 트렌치 패턴(21) 맞은 편의 제2 반도체층(334)과는 서로 다른 전위를 유지하도록 제어될 수 있다.
누절전류 억제 구조물(40)은 제2 반도체층(334a)과 제3 반도체층(336a)의 PN 접합에 의해 제2 반도체층(334a)과 제3 반도체층(336a)의 계면 영역에 전하의 공핍층(410, 420)을 생성할 수 있다. 이때, 상기 전하의 공핍층(410, 420), 즉, 전자 및 홀의 공핍층은 질화물계 반도체층(332, 334, 336)(즉, 제1 반도체층(332) 내지 제3 반도체층(336))과 이종 물질층(즉, 게이트 유전층(350)) 사이의 계면에 위치하는 계면 결함 사이트를 통해 전도되는 전하를 포획하여 재결합시켜 제거하는 기능을 수행할 수 있다. 즉, 상술한 도 1a 내지 도 1c 및 도 2a 내지 도 2c의 비교예들에서, 소스 전극(170)으로부터 반도체 구조물(130, 230)의 측벽부의 계면 결함 사이트를 따라 드레인 전극(110)으로 전도되는 누설 전류를 효과적으로 차단할 수 있다.
도시되지는 않았지만, 몇몇 다른 실시 예에 있어서는 제2 트렌치 패턴(21)은 바닥면이 제2 반도체층(334)의 내부에 이르도록 형성될 수도 있다. 이 경우, 제3 반도체층(336)으로부터 제2 트렌치 패턴(21)의 바닥부까지의 거리는 상술한 바와 같이, 제3 반도체층(336)과 제2 반도체층(334)의 PN 접합시에 제2 반도체층(334) 내부로 생성되는 공핍층의 두께와 같거나 이보다 작을 수 있다. 또는 다르게는, 제2 트렌치 패턴(21)의 바닥면은 제2 반도체층(334)과 제3 반도체층(336)의 계면에 이르도록 형성될 수도 있다.
도 5a 및 도 5b는 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 누설전류 억제 구조물을 개략적으로 나타내는 도면이다. 도 5a 또는 도 5b에 도시되는 누설전류 억제 구조물(60, 70)은 상술한 제2 실시 예의 질화물계 트랜지스터에 적용될 수 있다.
도 5a를 참조하면, 누설 전류 억제 구조물(50)은 제1 반도체층(332)로부터 제3 반도체층(336)의 내부에 이르는 제2 트렌치 패턴(22), 및 제2 트렌치 패턴(22)의 바깥쪽에 배치되는 복수의 제2 반도체층(334a) 및 제3 반도체층(336a)의 적층 패턴을 포함할 수 있다. 상기 적층 패턴은 제2 트렌치 패턴(22)으로부터 멀어지는 외부 방향을 따라 복수 개가 이격되어 배치될 수 있다.
도시되는 바와 같이, 복수의 적층 패턴에 의해, 누설 전류 억제 구조물(50)은 돌기부(60A)와 함몰부(60B)가 규칙적으로 반복되는 형태를 가질 수 있다. 돌기부(60A)의 제3 반도체층(336a) 내부에는 상대적으로 공핍층(410, 420)의 두께가 두꺼울 수 있으며, 함몰부(60B)의 제3 반도체층(336a) 내부에는 상대적으로 공핍층(410, 420)의 두께가 얇을 수 있다.
상술한 구조에서, 질화물계 반도체층(334, 336, 334a, 336a)와 이종 물질층(350)(즉, 게이트 유전층(350)) 사이의 계면 결함 사이트 또는 질화물계 반도체층(334, 336, 334a, 336a)과 공기 사이에 위치하는 계면 결함 사이트는 누설 전류의 이동 경로가 될 수 있다. 본 실시 예에서는 돌기부(60A) 및 함몰부(60B)를 형성하여 상기 누설 전류의 이동 경로를 증가시키고, 상기 경로 상에 공핍층(410, 420)을 배치하여 이동하는 전하를 포획하고 재결합시킴으로써, 누설 전류를 효과적으로 감소시킬 수 있다.
도 5b를 참조하면, 누설전류 억제 구조물(55)에서는, 돌기부(70A) 및 함몰부(70B)를 구비하는 제2 반도체층(334b) 및 제3 반도체층(336b)의 적층 패턴을 형성함에 있어서, 제2 트렌치 패턴(23)이 제1 반도체층(332)로부터 제2 반도체층(334)의 내부에 이르도록 형성할 수 있다. 이때, 제3 반도체층(336, 336b)으로부터 제2 트렌치 패턴(23)의 바닥면까지의 거리(h)는, 제3 반도체층(336, 336b)과 제2 반도체층(334b)의 PN 접합시에 제2 반도체층(334b) 내부로 생성되는 공핍층(420)의 두께와 같거나 이보다 작을 수 있다.
도 5a 및 도 5b에 있어서, 제2 반도체층(334a, 334b)은 플로팅되거나, 제2 트렌치 패턴(40, 42) 맞은 편의 제2 반도체층(334)과는 서로 다른 전위를 유지하도록 제어될 수 있다.
도 6a는 본 개시의 제3 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 평면도이다. 도 6b는 도 6a의 질화물계 트랜지스터를 A-A' 방향으로 절취한 단면도이다. 도 6c는 도 6a의 질화물계 트랜지스터를 B-B' 방향으로 절취한 단면도이다. 도 6a 내지 도 6c를 참조하면, 질화물계 트랜지스터(600)은 소스 전극(170) 하부의 제1 반도체층(632), 제1 반도체층(632)을 둘러싸는 제2 반도체층(634) 및 제2 반도체층(634)을 둘러싸는 제3 반도체층(636)을 포함하는 반도체 구조물(630)을 포함한다. 게이트 전극(640)은, 제1 반도체층(632) 내지 제3 반도체층(636)이 수평 방향을 따라 서로 인접하는 평면 상에 배치될 수 있다. 채널층(642)는 게이트 전극(640)과 인접한 제2 반도체층(634) 내에서 좌우 방향으로 형성될 수 있다. 게이트 전극(640)과 제2 반도체층(634) 사이에는 게이트 유전층(650)이 배치될 수 있다.
누설전류 억제 구조물(60)은 제3 반도체층(636)의 내부에 이르도록 형성되는 트렌치 패턴(24) 및 트렌치 패턴(24)의 내부에 배치되며 제3 반도체층(636)과 쇼트키 접합을 하는 전도층(660)을 포함할 수 있다. 전도층(660)과 인접하는 트렌치 패턴(24)의 내벽에는 게이트 유전층(650)과 같은 절연층이 배치될 수 있다.
전도층(660)은 도 6b에 도시되는 바와 같이 인접하는 제3 반도체층(636)의 내부에 전하의 공핍층(610)을 형성하거나, 도 6c에 도시되는 바와 같이, 인접하는 제1 반도체층(632) 및 제3 반도체층(636)의 내부에 전하의 공핍층(610)을 형성할 수 있다. 전도층(660)은 게이트 전극(640)과 전기적으로 절연될 수 있으며, 플로팅되거나, 게이트 전극(640)과는 별도로 제어될 수 있다.
공핍층(610)은 질화물계 반도체층(632, 634, 636)(즉, 제1 반도체층(632) 내지 제3 반도체층(636))과 이종 물질층(즉, 게이트 유전층(350)) 사이의 계면에 위치하는 계면 결함 사이트를 통해 전하가 전도되는 것을 억제하는 기능을 수행할 수 있다. 이에 따라, 채널층(642)를 거치지 않고, 소스 전극(170)으로부터 드레인 전극(110)으로 전도되는 누설 전류를 효과적으로 억제할 수 있다.
또한, 도 6a에 도시되는 바와 같이, 트렌치 패턴(24) 및 전도층(660)은 반도체 구조물(630)의 외곽부를 둘러싸도록 형성될 수 있다. 따라서, 반도체 구조물(630)의 측벽부를 따라 전도되는 누설 전류를 효과적으로 억제할 수 있다.
도 7a는 본 개시의 제4 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 평면도이다. 도 7b는 도 7a의 질화물계 트랜지스터를 A-A' 방향으로 절취한 단면도이다. 도 7c는 도 7a의 질화물계 트랜지스터를 B-B' 방향으로 절취한 단면도이다. 도 7a 내지 도 7c를 참조하면, 질화물계 트랜지스터(700)는 반도체 구조물(630)의 외곽부에 배치되는 누설전류 억제 구조물(70)의 구성을 제외하고는 도 6a 내지 도 6c와 관련하여 상술한 질화물계 트랜지스터(600)의 구성과 실질적으로 동일하다.
도 7a 및 도 7b를 참조하면, 누설전류 억제 구조물(70)은, 소스 전극(170)이 배열된 방향을 따라 반도체 구조물(630)의 외곽부에 배치되는 제2 형으로 도핑되는반도체층(734)을 포함한다. 반도체층(734)은 제1 형으로 도핑되는 제3 반도체층(630)과 PN 접합을 통해 공핍층(710, 720)을 형성할 수 있다. 공핍층(710, 720)은 계면 결함 사이트를 통해 전도하여 누설전류를 발생시키는 전하를 포획하고 재결합시켜 제거할 수 있다. 이때, 반도체층(734)은 플로팅되거나, 제3 반도체층(636)의 맞은 편에 위치하는 제2 반도체층(634)과는 서로 다른 전위를 유지하도록 제어될 수 있다.
도 7a 및 도 7c를 참조하면, 누설전류 억제 구조물(70)은, 소스 전극(170)이 배열되는 방향과 수직인 방향을 따라 반도체 구조물(630)의 외곽부에 배치되는 트렌치 패턴(25), 및 트렌치 패턴(25)의 외곽부에 배치되는 제2 반도체층(634a) 및 제3 반도체층(636a)의 적층 패턴을 포함한다. 누설전류 억제 구조물(70)의 트렌치 패턴(25)의 측벽부는 반도체 구조물(630)의 외곽부를 둘러싸도록 형성될 수 있다. 이때, 제2 반도체층(634a)은 플로팅되거나, 제2 트렌치 패턴(25)의 맞은 편에 위치하는 제2 반도체층(634)과는 서로 다른 전위를 유지하도록 제어될 수 있다.
누설전류 억제 구조물(70)은 제2 반도체층(634a)과 제3 반도체층(636a)의 PN 접합에 의해 제2 반도체층(634a)과 제3 반도체층(636a)의 계면 영역에 전하의 공핍층(710, 720)을 생성할 수 있다. 이때, 상기 전하의 공핍층(710, 720), 즉, 전자 및 홀의 공핍층은 질화물계 반도체층(632, 634, 636)(즉, 제1 반도체층(632) 내지 제3 반도체층(636))과 이종 물질층(즉, 게이트 유전층(350)) 사이의 계면에 위치하는 계면 결함 사이트를 통해 전하가 전도되는 것을 억제하는 기능을 수행할 수 있다.
몇몇 실시 예들에 있어서, 제2 반도체층(634a) 및 제3 반도체층(636a)의 적층 패턴은 트렌치 패턴(25)으로부터 멀어지는 외부 방향을 따라, 복수 개가 이격되어 배치될 수 있으며, 본 구조는 도 5a 및 도 5b에 개시되는 누설전류 억제 구조물(50, 55)의 구성과 실질적으로 동일할 수 있다.
몇몇 다른 실시 예들에 있어서, 트렌치 패턴(25)의 바닥면은 제2 반도체층(634)의 내부에 이르도록 형성될 수도 있다. 이 경우, 제3 반도체층(636)으로부터 제2 트렌치 패턴(25)의 바닥부까지의 거리는 제3 반도체층(636)과 제2 반도체층(634)의 PN 접합시에 제2 반도체층(634) 내부로 생성되는 공핍층의 두께와 같거나 이보다 작을 수 있다. 또는 다르게는, 제2 트렌치 패턴(25)의 바닥면은 제2 반도체층(634)과 제3 반도체층(636)의 계면에 이르도록 형성될 수도 있다. 이러한 구성은 도 5b에 도시되는 누설전류 억제 구조물(55)의 구성과 실질적으로 동일할 수 있다.
도 7a 내지 도 7c의 실시 예에서는, 소스 전극(170)과 평행한 방향을 따라서는, 도 7b에 도시된 바와 같이, 누설전류 억제 구조물(70)이 제2 형으로 도핑되는 반도체층(734)을 포함하는 구조이며, 소스 전극(170)과 수직인 방향을 따라서는, 도 7c에 도시된 바와 같이, 제2 트렌치 패턴(25), 제2 반도체층(634a) 및 제3 반도체층(636a)의 적층 패턴을 포함하는 구조이다. 하지만, 몇몇 다른 실시 예에 있어서는, 누설전류 억제 구조물(70)이 도 7b의 구조로서, 반도체 구조물(630)을 둘러싸도록 배치될 수도 있다. 또한, 누설전류 억제 구조물(70)이 도 7c의 구조로서, 반도체 구조물(630)을 둘러싸도록 배치될 수도 있다. 다르게는, 소스 전극(170)과 평행한 방향을 따라서는, 도 7c의 구조를 가지는 누설전류 억제 구조물(70)이 배치되고, 소스 전극(170)과 수직인 방향을 따라서는, 도 7b의 구조를 가지는 누설전류 억제 구조물(70)이 배치될 수도 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400, 600, 700: 질화물계 트랜지스터,
110: 드레인 전극,
130, 230, 330, 630: 반도체 구조물,
132, 232, 332, 632: 제1 반도체층,
134, 234, 334, 334a, 634, 634a: 제2 반도체층,
136, 236, 336, 336a, 636, 636a: 제3 반도체층,
30, 40, 50, 55, 60, 70: 누설전류 억제 구조물,
10, 20, 21, 22, 23, 24, 25: 트렌치,
140, 240, 340, 640: 게이트 전극, 170: 소스 전극,
360, 660: 전도층.

Claims (19)

  1. 서로 인접하여 배치되는 제1 형으로 도핑되는 질화물계 제1 반도체층, 제2 형으로 도핑되는 질화물계 제2 반도체층, 및 제1 형으로 도핑되는 질화물계 제3 반도체층을 구비하는 반도체 구조물;
    상기 제2 반도체층 내에 채널층을 생성하는 게이트 전극; 및
    상기 반도체 구조물의 외곽부를 따라 배치되며, 상기 제1 반도체층 또는 상기 제3 반도체층 내부에 전하의 공핍층을 생성하는 누설전류 억제 구조물을 포함하는
    질화물계 트랜지스터.
  2. 제1 항에 있어서,
    상기 누설전류 억제 구조물은
    상기 제1 반도체층 또는 상기 제3 반도체층과 쇼트키 접합을 하는 전도층을 포함하는
    질화물게 트랜지스터.
  3. 제1 항에 있어서,
    상기 제1 반도체층과 전기적으로 도통하는 소스 전극; 및
    상기 제3 반도체층과 전기적으로 도통하는 드레인 전극을 더 포함하는
    질화물계 트랜지스터.
  4. 제1 항에 있어서,
    상기 반도체 구조물은 하부로부터 순차적으로 적층되는 상기 제3 반도체층, 상기 제2 반도체층 및 상기 제1 반도체층을 포함하고,
    상기 게이트 전극은 상기 제1 반도체층으로부터 상기 제3 반도체층의 내부에 이르는 제1 트렌치 패턴의 내부에 배치되는
    질화물계 트랜지스터.
  5. 제4 항에 있어서,
    상기 채널층은 상기 게이트 전극과 인접한 상기 제2 반도체층 내에서 상하 방향으로 생성되는
    질화물계 트랜지스터.
  6. 제4 항에 있어서,
    상기 누설전류 억제 구조물은
    상기 제1 반도체층으로부터 상기 제2 반도체층 내부에 이르거나 또는 상기 제1 반도체층으로부터 상기 제3 반도체층의 내부에 이르는 제2 트렌치 패턴; 및
    상기 제2 트렌치 패턴의 내부에 배치되며, 상기 제1 반도체층 또는 상기 제3 반도체층과 쇼트키 접합을 하는 전도층을 포함하는
    질화물계 트랜지스터.
  7. 제6 항에 있어서,
    상기 제2 트렌치 패턴의 측벽부는 상기 반도체 구조물의 외곽부를 둘러싸도록 형성되는
    질화물계 트랜지스터.
  8. 제6 항에 있어서,
    상기 제2 트렌치 패턴의 내벽과 상기 전도층 사이에 배치되는 절연성 유전층을 더 포함하는
    질화물계 트랜지스터.
  9. 제4 항에 있어서,
    상기 누설전류 억제 구조물은
    상기 제1 반도체층으로부터 상기 제2 반도체층 내부에 이르거나 상기 제1 반도체층으로부터 상기 제3 반도체층의 내부에 이르는 제2 트렌치 패턴; 및
    상기 제2 트렌치 패턴의 바깥쪽에 배치되는 상기 제2 반도체층 및 상기 제3 반도체층의 적층 패턴을 포함하는
    질화물계 트랜지스터.
  10. 제9 항에 있어서,
    상기 제2 트렌치 패턴은 상기 반도체 구조물을 둘러싸고,
    상기 적층 패턴은 상기 제2 트렌치 패턴을 둘러싸도록 배치되는
    질화물계 트랜지스터.
  11. 제9 항에 있어서,
    상기 적층 패턴은 상기 제2 트렌치 패턴으로부터 멀어지는 외부 방향을 따라, 복수 개가 이격되어 배치되는
    질화물계 트랜지스터.
  12. 제1 항에 있어서,
    상기 반도체 구조물은 상기 제1 반도체층을 둘러싸는 상기 제2 반도체층 및 상기 제2 반도체층을 둘러싸는 상기 제3 반도체층을 포함하고,
    상기 게이트 전극은 상기 제1 반도체층 내지 상기 제3 반도체층이 수평 방향을 따라 서로 인접하는 평면 상에 배치되는
    질화물계 트랜지스터.
  13. 제12 항에 있어서,
    상기 채널층은 상기 게이트 전극과 인접한 상기 제2 반도체층 내에서 좌우 방향으로 형성되는
    질화물계 트랜지스터.
  14. 제12 항에 있어서,
    상기 누설전류 억제 구조물은
    상기 제3 반도체층의 내부에 이르도록 형성되는 트렌치 패턴; 및
    상기 트렌치 패턴의 내부에 배치되며 상기 제3 반도체층과 쇼트키 접합을 하는 전도층을 포함하는
    질화물계 트랜지스터.
  15. 제12 항에 있어서,
    상기 누설전류 억제 구조물은
    상기 제3 반도체층의 내부에 이르도록 형성되는 트렌치 패턴; 및
    상기 트렌치 패턴의 내부에 배치되는 제2 형으로 도핑되는 반도체층을 포함하는
    질화물계 트랜지스터.
  16. 제12 항에 있어서,
    상기 누설전류 억제 구조물은
    상기 제3 반도체층의 내부에 이르도록 형성되는 트렌치 패턴; 및
    상기 트렌치 패턴의 외곽부에 배치되는 상기 제2 반도체층 및 상기 제3 반도체층의 적층 패턴을 포함하는
    질화물계 트랜지스터.
  17. 제15 항 또는 제16 항에 있어서,
    상기 트렌치 패턴은 상기 반도체 구조물의 외곽부를 둘러싸도록 형성되는
    질화물계 트랜지스터.
  18. 소스 전극과 전기적으로 도통되는 제1 형으로 도핑되는 질화물계 제1 반도체층, 상기 제1 반도체층과 접하고 게이트 전극의 제어에 의해 채널층이 형성되는 제2 형으로 도핑되는 질화물계 제2 반도체층, 및 드레인 전극과 전기적으로 도통되는 제1 형으로 도핑되는 질화물계 제3 반도체층을 구비하는 반도체 구조물;
    상기 반도체 구조물의 외곽부를 둘러싸도록 배치되는 트렌치 패턴; 및
    상기 트렌치 패턴 내에 배치되어 상기 제3 반도체층 내부에 전하의 공핍층을 생성하는 누설전류 억제 구조물을 포함하는
    질화물계 트랜지스터.
  19. 소스 전극과 전기적으로 도통되는 제1 형으로 도핑되는 질화물계 제1 반도체층, 상기 제1 반도체층과 접하고 게이트 전극의 제어에 의해 채널층이 형성되는 제2 형으로 도핑되는 질화물계 제2 반도체층, 드레인 전극과 전기적으로 도통되는 제1 형으로 도핑되는 질화물계 제3 반도체층을 구비하는 반도체 구조물;
    상기 반도체 구조물의 외곽부를 둘러싸도록 배치되는 트렌치 패턴; 및
    상기 트렌치 패턴의 바깥쪽에서 상기 트렌치 패턴을 둘러싸도록 배치되는 누설전류 억제 구조물을 포함하되,
    상기 누설전류 억제 구조물은 상기 제2 반도체층과 상기 제3 반도체층의 적층 패턴을 포함하는
    질화물계 트랜지스터.
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