JP5470705B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 219
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 239000000758 substrate Substances 0.000 claims description 73
- 238000000034 method Methods 0.000 claims description 52
- 239000000463 material Substances 0.000 claims description 29
- 230000002093 peripheral effect Effects 0.000 claims description 22
- 238000005468 ion implantation Methods 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 11
- 150000001875 compounds Chemical class 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 3
- 229940126062 Compound A Drugs 0.000 claims 1
- NLDMNSXOCDLTTB-UHFFFAOYSA-N Heterophylliin A Natural products O1C2COC(=O)C3=CC(O)=C(O)C(O)=C3C3=C(O)C(O)=C(O)C=C3C(=O)OC2C(OC(=O)C=2C=C(O)C(O)=C(O)C=2)C(O)C1OC(=O)C1=CC(O)=C(O)C(O)=C1 NLDMNSXOCDLTTB-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 247
- 239000002346 layers by function Substances 0.000 description 37
- 238000002161 passivation Methods 0.000 description 36
- 229910002601 GaN Inorganic materials 0.000 description 24
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000013467 fragmentation Methods 0.000 description 2
- 238000006062 fragmentation reaction Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Description
本発明は、半導体装置及びその半導体装置の製造方法に関し、特に基板上にこの基板に比べて硬い半導体層を有する半導体装置及びこの半導体装置の製造方法に関する。
下記特許文献１に記載されるように、高周波特性に優れたGaN系電子デバイス、特に高電子移動度トランジスタ（HEMT：high electron mobility transistor）を組み込む半導体装置が知られている。HEMTは、デバイス機能層と、一対のオーミック（低抵抗）電極と、ゲート電極とを備えている。
デバイス機能層はGaN層及びこのGaN層上に積層されたアルミニウム窒化ガリウム（AlGaN）層により構成されている。デバイス機能層のGaN層とAlGaN層との界面近傍においてGaN層にはチャネル領域として機能する二次元電子ガス（2DEG：two-dimensional electron gas）層が生成される。一対のオーミック電極は、デバイス機能層のAlGaN層上に配設され、ソース電極及びドレイン電極として使用される。ゲート電極は、一対のオーミック電極間においてデバイス機能層のAlGaN層上にショットキー接合されており、二次元電子ガスの電子の流れを制御する。
HEMTのデバイス機能層を含む主半導体層は基板上に積層されている。主半導体層は、通常、基板上にエピタキシャル成長法により形成されている。従って、窒化物系半導体からなる主半導体層の成長に好適なGaN基板か、又は窒化物系半導体からなる主半導体層の基板側にバッファ層を介在することを前提として炭化シリコン（SiC）基板やサファイア基板が使用されている。
近年、この種の半導体装置においては、基板つまり製造プロセス中においてウエーハに単結晶シリコン（Si）基板を採用することが実用化に向けて期待されている。Si基板が採用されれば、基板コストを削減することができ、又基板の大口径化を実現することができ、更に高いデバイス性能を実現することができる。
特公平３−３９３６号公報
特公平３−３９３６号公報
しかしながら、前述のHEMTが組み込まれた半導体装置並びにその製造プロセスにおいては、以下の点について配慮がなされていなかった。
半導体装置の製造プロセスにおいては、複数の半導体装置（半導体チップ）を同時に製造するために、まずSiウエーハの基板上の全面に窒化物系半導体層からなるバッファ層を介在してGaN層、AlGaN層のそれぞれが順次積層され、デバイス機能生成層が形成される。バッファ層、GaN層及びAlGaN層の積層にはエピタキシャル成長法が使用されている。引き続き、AlGaN層上にオーミック電極及びゲート電極が形成される。この後、Siウエーハとその上のバッファ層、GaN層及びAlGaN層にスクライブ処理（又はダイシング処理）が行われ、Siウエーハは切断されて複数の半導体装置に細分化される。細分化された半導体装置において、GaN層及びAlGaN層はデバイス機能層として使用される。
ところが、半導体装置に細分する細分化処理において、Siウエーハに比べてバッファ層及びデバイス機能層を構成する窒化物系半導体（つまり、主半導体層）の材質が硬いので、細分化された半導体チップの主半導体層の側面にクラックが発生する。特に、半導体装置の裏面（Siウエーハの裏面）とソース電極との間を電気的に接続する場合、デバイス機能層の厚さ方向（縦方向）に高い電圧を保持する必要があり、デバイス機能層の側面に生じたクラックに起因し、リーク電流或いは電流コラプスが増加する。
本発明は上記課題を解決するためになされたものである。従って、本発明は、半導体層の側面のクラックの発生を防止することができ、リーク電流或いは電流コラプスを減少することができる半導体装置を提供することである。
また、本発明は、細分化処理において半導体層の側面にクラックが発生することを防止することができ、製造上の歩留まりを向上することができる半導体装置の製造方法を提供することである。
上記課題を解決するために、本発明の実施の形態に係る第１の特徴は、半導体装置において、ダイシングエリアに沿って細分化された、一主面に中央領域とこの中央領域の外側にダイシングエリアに沿って配設された周辺領域とを有し、IV族半導体材料又はIII−V族化合物半導体材料である基板基板と、基板の中央領域上に配設され、基板に比べて硬い半導体材料のヘテロ接合を持つ窒化物系半導体層により構成され、且つヘテロ接合界面近傍に二次元電子ガス層を有し、周囲にダイシングエリアに沿った側面を持つ半導体層と、半導体層の側面に配設され、この側面以外の半導体層の他の領域に比べて抵抗値が高い高抵抗領域とを備える。
また、第１の特徴に係る半導体装置において、基板がIV族半導体材料又はIII−V族化合物半導体材料であり、半導体層はヘテロ接合を持つ窒化物系半導体層を有し、ヘテロ接合界面近傍に二次元電子ガス層を有することが好ましい。また、第１の特徴に係る半導体装置において、高抵抗領域は、リーク電流を抑制するイオン注入層であることが好ましい。更に、第１の特徴に係る半導体装置において、半導体層の側面上であって、高抵抗領域上に絶縁膜を有することが好ましい。
本発明の実施の形態に係る第２の特徴は、半導体装置の製造方法において、一主面に中央領域とこの中央領域の外側に周囲をダイシングエリアに沿って配設された周辺領域とを有し、IV族半導体材料又はIII−V族化合物半導体材料である基板の一主面上に、この基板に比べて硬い半導体材料の窒化物系半導体層を有する半導体層生成層を形成する工程と、半導体層生成層の一部に基板の一主面の表面に達するエッチングをダイシングエリアに沿って行い、一主面の第１の方向及びそれに交差する第２の方向に一定間隔において半導体層生成層から細分化され、周囲にダイシングエリアに沿った側面を持つ複数の半導体層を中央領域上に形成する工程と、半導体層の側面にこの側面以外の前記半導体層の他の領域に比べて抵抗値が高い高抵抗領域を形成する工程と、半導体層生成層の一部がエッチングされた領域において基板に細分化処理を行い、基板を細分化する工程とを備える。
また、第２の特徴に係る半導体装置の製造方法において、高抵抗領域を形成する工程は、半導体層の側面の表面部分に不純物を注入し、この不純物の注入によって半導体層の表面部分にリーク電流を抑制するイオン注入層を形成する工程であることが好ましい。更に、第２の特徴に係る半導体装置の製造方法において、基板はIV族半導体材料又はIII−V族化合物半導体材料であり、半導体層生成層を形成する工程は窒化物系半導体層を有する半導体層生成層を形成する工程であることが好ましい。更に、第２の特徴に係る半導体装置の製造方法において、イオン注入層を形成する工程は、半導体層の結晶性が半導体層の中央側の結晶性に比べて低下されている、又は緩和されていることが好ましい。
本発明によれば、基板上に形成されかつ基板よりも硬い半導体層の側面のクラックの発生を防止することができ、リーク電流或いは電流コラプスを減少することができる半導体装置を提供することができる。
また、本発明によれば、細分化処理において半導体層の側面にクラックが発生することを防止することができ、製造上の歩留まりを向上することができる半導体装置の製造方法を提供することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施の形態）
本発明の第１の実施の形態は、HEMTが形成された電力用半導体装置及びこの電力用半導体装置の製造方法に本発明を適用した例を説明するものである。
本発明の第１の実施の形態は、HEMTが形成された電力用半導体装置及びこの電力用半導体装置の製造方法に本発明を適用した例を説明するものである。
［半導体装置の構成］
図１及び図２に示すように、第１の実施の形態に係る電力用半導体装置１は、一主面に中央領域１０２と外縁を含む中央領域１０２の外側であって露出された周辺領域１０１とを有する基板２と、基板２の一主面上に基板２に比べて硬い半導体材料により構成され、周辺領域１０１の露出部側に傾斜した側面を持つメサ形状を有する主半導体層（半導体層）２０と、主半導体層２０の側面上に配設された絶縁膜１２Ｓとを備える。
図１及び図２に示すように、第１の実施の形態に係る電力用半導体装置１は、一主面に中央領域１０２と外縁を含む中央領域１０２の外側であって露出された周辺領域１０１とを有する基板２と、基板２の一主面上に基板２に比べて硬い半導体材料により構成され、周辺領域１０１の露出部側に傾斜した側面を持つメサ形状を有する主半導体層（半導体層）２０と、主半導体層２０の側面上に配設された絶縁膜１２Ｓとを備える。
第１の実施の形態において、基板２には、IV族半導体材料により製造された基板、具体的には例えば300 μm−2.0 mmの厚さを有する単結晶Si基板が使用されている。このSi基板は十分に技術的に確立されたSi電子デバイス及びその製造プロセスに多用されており、Si基板を採用することによって、基板２のコストを減少することができ、基板２の大口径化を実現することができ、高いデバイス性能を実現することができる。ここで、図１及び図２に示す基板２は半導体装置１の製造プロセスの細分化（又はダイシング又はスクライブ）処理以後の細分化された状態であり、基板２の平面形状は、図２中、上下方向に細長い長方形形状である。なお、基板２の平面形状は、長方形形状に限定されるものではなく、正方形形状、五角形以上の多角形形状や角部を丸く角取りしてもよい。なお、細分化前の基板２はウエーハ（２Ｗ）である。
また、第１の実施の形態において、例えば基板２の平面寸法（半導体チップ１の平面サイズ）が0.3 mm×0.3 mm−5.0 mm×5.0 mmの場合、周辺領域１０１の幅寸法は、10 μm−100 μmの範囲内に設定されている。ここで、周辺領域１０１の幅寸法とは、基板２の端面（ダイシングされた面）から主半導体層２０までの間の寸法である。この幅寸法には、ダイシングカッタ（ダイシングブレード）のダイシング時の振れのマージン寸法及びダイシング時に主半導体層２０にクラックを生じさせないための寸法が含まれる。
主半導体層２０は、基板２ここでは単結晶Si基板の（１１１）結晶面上に配設され、傾斜した側面を持つメサ形状（メサ構造）を有する。第１の実施の形態において、主半導体層２０は、基板２上のデバイス機能層４と、基板２とデバイス機能層４との間に配設されたバッファ層３とを有する。そして、デバイス機能層４及びバッファ層３の双方を含め、主半導体層２０がメサ形状を有する。すなわち、メサ形状とは、図１に示す断面において、主半導体層２０の底面とその底面に対向する主半導体層２０の上面とが実効的に平行であり、主半導体層２０の底面サイズに比べてその上面サイズが小さい台形形状を有する形状（構造）である。ここでは、主半導体層２０の側面の傾斜角度（底面と側面とがなす角度）θは例えば10 度−70 度の範囲内に設定されている。
バッファ層３は、デバイス機能層４の結晶成長の連続性を確保するために、例えば窒化アルミニウム（AlN）層とGaN層とを交互に多層積み上げた積層により構成されている。第１の実施の形態において、バッファ層３の最終的な合計の膜厚は例えば0.5 μm−10.0 μmに設定されている。
デバイス機能層４は、基板２のSi材料に比べて硬度が硬いIII族窒化物系半導体材料により構成されている。代表的なIII族窒化物系半導体はAlxInyGa1-x-yN（0≦x≦1、0≦y≦1、0≦x＋y≦1）により表される。第１の実施の形態において、デバイス機能層４は、バッファ層３の表面（図１中、上側表面）上に配設されたGaN層４１と、このGaN層４１の表面（図１中、上側表面）上に配設された（積層された）AlGaN層４２とを備えている。GaNは窒素を含む六方晶化合物半導体の中でもよく知られたIII−V族化合物半導体である。
第１の実施の形態において、GaN層４１の膜厚は例えば0.5 μm−10.0 μmに設定され、ここではGaN層４１は例えば2.5 μm−3.5μmの膜厚を使用している。AlGaN層４２の膜厚は例えば5.0 nm−100.0 nmに設定されている。デバイス機能層４において、GaN層４１とAlGaN層４２とのヘテロ接合界面近傍であってGaN層４１の表面部分にGaN層４１及びAlGaN層４２の自発分極並びにピエゾ分極に基づく二次元電子ガス（2DEG）層４３が生成される。この二次元電子ガス層４３はHEMTにおいて電子の高移動度を有するチャネル領域として機能する。
第１の実施の形態に係る半導体装置１にはHEMTが搭載されている。HEMTは、前述の二次元電子ガス層４３を生成するデバイス機能層４と、デバイス機能層４のAlGaN層４２の表面上に互いに離間して配設された一対のオーミック電極（AlGaN層４２に対する低抵抗に接触する電極）５Ｓ及び５Ｄと、AlGaN層４２の表面上において一対のオーミック電極５Ｓと５Ｄとの間に配設されたゲート電極７Ｇとを備えている。
オーミック電極５Ｓは例えばソース電極として使用され、オーミック電極５Ｄは例えばドレイン電極として使用される。オーミック電極５Ｓ及び５Ｄは、例えば10 nm−50 nmの膜厚を有するチタン（Ti）層と、このTi層上に積層され100 nm−1000 nmの膜厚を有するアルミニウム（Al）層との積層膜により構成されている。
ゲート電極７Ｇ、オーミック電極５Ｓ及び５Ｄが配設された領域を除くデバイス機能層４上の全域にはパッシベーション膜６が配設されている。パッシベーション膜６には例えばプラズマ化学気相成長（PE−CVD）法により成膜されたシリコン酸化膜、シリコン窒化膜、シリコンオキシナイトライド（SiON）膜等を使用することができる。例えばシリコン酸化膜の場合、その膜厚は例えば200 nm−1000 nmに設定される。
ゲート電極７Ｇは、パッシベーション膜６上に配設され、このパッシベーション膜６に配設された接続孔６ＨＧを通してAlGaN層４２の表面にショットキー接合により接続されている。ゲート電極７Ｇは、例えば50 nm−500 nmの膜厚を有するチタン（Ti）層と、100 nm−500 nmの膜厚を有するニッケル（Ni）層と、このNi層上に積層され0.1 μm−1.0 μmの膜厚を有する金（Au）層との積層膜により構成されている。
ゲート電極７Ｇ上、電極７Ｓ上及び電極７Ｄ上を覆うパッシベーション膜６上には更にパッシベーション膜１０が配設されている。パッシベーション膜１０には例えばPE−CVD法により成膜されたシリコン酸化膜、シリコン窒化膜、シリコンオキシナイトライド膜等を実用的に使用することができる。例えば、シリコン酸化膜の場合、その膜厚は例えば200 nm−1000 nmに設定される。
図２に示すように、第１の実施の形態においては、基板２並びに主半導体層２０の平面形状は長方形形状を有し、基板２の平面サイズに比べて、主半導体層２０の平面サイズは一回り小さい平面形状を有している。主半導体層２０の上辺４０１に沿ったこの主半導体層２０上の周辺部分にはソース用外部端子７ＳＰが配設されるとともに、ゲート用外部端子７ＧＰが配設される。主半導体層２０の上辺４０１に対向する下辺４０２に沿った主半導体層２０上の周辺部分にはドレイン用外部端子７ＤＰが配設される。
ソース用外部端子７ＳＰは、上辺４０１から下辺４０２に向かう第１の方向に延在するオーミック電極５Ｓに電気的に接続されている。このオーミック電極５Ｓは左辺４０３からそれに対向する右辺４０４に向かう第２の方向に一定間隔において複数配列されている。
ドレイン用外部端子７ＤＰは、オーミック電極５Ｓに実効的に平行にかつ一定間隔離間して第１の方向に延在するオーミック電極５Ｄに電気的に接続されている。オーミック電極５Ｓとオーミック電極５Ｄとは、第２の方向に交互に配列されている。
ゲート用外部端子７ＧＰは、第２の方向に隣り合うオーミック電極５Ｓとオーミック電極５Ｄとの間に配設され、第１の方向に延在するゲート電極７Ｇに電気的に接続されている。
図１及び図２に示すように、第１の実施の形態において、バッファ層３及びデバイス機能層４の側面には比較的絶縁性が高く側面におけるリーク電流を抑制するためのイオン注入層１１Ｓ及び絶縁膜１２Ｓが配設されている。イオン注入層１１Ｓは、主半導体層２０の側面にイオン注入することにより形成される層（領域）である。このイオン注入層１１Ｓは、デバイス機能層４の側面の表面部分及びバッファ層３の各層の側面の表面部分をそれに対応するデバイス機能層４の各層の中央側よりも結晶欠陥を多くした、又は結晶性を低下若しくは緩和して高抵抗化した領域であると、本発明者等は推察している。
イオン注入層１１Ｓは、例えばイオン注入法を用い、例えば20 keV−100 keVのエネルギ及び1×1014 atoms/cm2のドーズ量の注入条件において、不純物として窒素（N2）を注入することにより構成されている。また、不純物にはアルゴン（Ar）等の不活性原子を使用することができる。
絶縁膜１２Ｓは、デバイス機能層４の側面の表面上及びバッファ層３の側面の表面上を斜覆するパッシベーション膜（保護膜）として機能する。この絶縁膜１２Ｓは、デバイス機能層４の上面上においてパッシベーション膜１０上の全域に配設されたパッシベーション膜１２の周辺の一部を利用して構成されている。また、絶縁膜１２Ｓはパッシベーション膜１２とは異なる材料により構成してもよいし、異なる層に構成してもよい。例えば、チタンオキサイド（TiO2）、アルミナ（Al2O3）等の金属酸化物の層により形成される絶縁膜１２Ｓにおいては、主半導体層２０の側面が不活性化され、リーク電流や電流コラプスを抑制することができる。
デバイス機能層４の上面上に配設されたソース用外部端子７ＳＰ、ドレイン用外部端子７ＤＰ、ゲート用外部端子７ＧＰのそれぞれの上部において、パッシベーション膜１０にはボンディング開口１２Ｈが配設されている。パッシベーション膜１０にはシリコン酸化膜を使用するこができるが、絶縁膜１２Ｓ及びパッシベーション膜１０には、例えば引張応力が生じる条件で比較的厚くかつ比較的加工し易いシリコン窒化膜を実用的に使用することができる。このシリコン窒化膜は例えば0.3 μm−2.0 μmの膜厚を有する。
なお、二次元電子ガス層４３が生成されるGaN層４１とAlGaN層４２とのヘテロ接合界面を含むその近傍にイオン注入層１１Ｓ及び絶縁膜１２Ｓが配設されていることが望ましい。更に、イオン注入層１１Ｓ及び絶縁膜１２Ｓは、バッファ層３の側面まで延伸されていることが望ましく、図２に示すようにバッファ層３及びデバイス機能層４の側面全体に渡って配設されていることがより望ましい。例えば、このように構成される半導体装置１においては、HEMTがオフ時において、オーミック電極５Ｄ（ドレイン電極）からバッファ層層３や基板２を通り、デバイス機能層４の側面側の二次元電子ガス層４３を経由してオーミック電極５Ｓ（ソース電極）に流れるリーク電流を抑制することができる。
［半導体装置の製造方法及びウエーハの構造］
次に、前述の半導体装置１の製造方法を説明する。併せて、細分化処理前のウエーハの構造について説明する。
次に、前述の半導体装置１の製造方法を説明する。併せて、細分化処理前のウエーハの構造について説明する。
まず、ウエーハ２Ｗが準備される（図３参照。）。第１の実施の形態において、ウエーハ２ＷにはIV族半導体材料である単結晶Siウエーハが使用される。図３に示すように、エピタキシャル成長法を使用し、ウエーハ２Ｗの主面上にバッファ層３及びデバイス機能層４を含む半導体層生成層２０Ａが形成される。ここで、ウエーハ２Ｗの「主面」とは、単結晶Siウエーハの（１１１）結晶面であり、バッファ層３、デバイス機能層４のそれぞれの、又は半導体生成層のエピタキシャル成長面という意味で使用される。また、前述の基板２の「主面」とは、このウエーハ２Ｗの「主面」と同一表面である。バッファ層３は、ウエーハ２Ｗの主面上の全域に形成され、AlN層とGaN層とを交互に複数回積層した複合膜により形成される。デバイス機能層４は、バッファ層３の表面上の全域に形成されたGaN層４１とこのGaN層４１の表面上の全域に形成されたAlGaN層４２との複合膜により形成される。これらバッファ層３、デバイス機能層４の製造条件、具体的には厚さは前述の通りである。
図４に示すように、デバイス機能層４（及びバッファ層３）の形成領域において、半導体層生成層２０Ａの最上層のAlGaN層４２の表面上にオーミック電極５Ｓ及び５Ｄが形成される。オーミック電極５Ｓ及び５Ｄは、半導体層生成層２０Ａの表面上に例えばスパッタリング法により成膜されたTi膜と、このTi膜の表面上に例えばスパッタリング法により成膜されたAl膜との複合膜により形成される。オーミック電極５Ｓ及び５Ｄは、通常のフォトリソグラフィ技術により形成されたマスクを使用したエッチング技術、又はリフトオフ法によりパターンニングされる。
引き続き、オーミック電極５Ｓ及び５Ｄ上を含む半導体層生成層２０Ａ上の全域にパッシベーション膜６が形成される（図５参照。）。パッシベーション膜６には例えばPE−CVD法により成膜されたシリコン酸化膜が使用される。引き続き、パッシベーション膜６のゲート電極７Ｇの形成領域において接続孔６ＨＧが形成される（図５参照。）。接続孔６ＨＧは、例えばフォトリソグラフィ技術により形成されたマスクを使用したエッチング法により形成される。
図５に示すように、パッシベーション膜６の接続孔６ＨＧを通して半導体層生成層２０ＡのAlGaN層４２の表面にショットキー接合により接続されるゲート電極７Ｇが形成される。ゲート電極７Ｇは、パッシベーション膜６の表面上に例えばスパッタリング法により成膜されたNi膜と、このNi膜の表面上に例えばめっき法により成膜されたAu膜との複合膜により形成される。ゲート電極７Ｇは、通常のフォトリソグラフィ技術により形成されたマスクを使用したエッチング技術によりパターンニングされる。
図６に示すように、ゲート電極７Ｇ上を含む半導体層生成層２０Ａ上の全域にパッシベーション膜１０が形成される。パッシベーション膜１０には例えばPE−CVD法により成膜されたシリコン窒化膜が使用される。
引き続き、パッシベーション膜１０上の全域に一部が開口されたマスク２０Ｍ（破線により示す。）が形成される（図７参照。）。ここで、マスク２０Ｍの開口領域とはウエーハ２Ｗのダイシングエリア（図７及び図１１参照。符号１０３。）及び半導体装置１となる領域であってこの半導体装置１の周辺領域１０１の形成領域であり、マスク２０Ｍにダイシングエリア以上の幅を持つ開口領域を有する点が重要である。図１１を参照し、ダイシングエリア１０３は、図中、ウエーハ２Ｗの主面を上から下に向かう第１の方向に延在し、第１の方向と交差し、左から右に向かう第２の方向に一定間隔において複数配列されたダイシングエリア１０３（１）と、第２の方向に延在し、第１の方向に一定間隔において複数配列されたダイシングエリア１０３（２）とを有する。マスク２０Ｍには例えばフォトレジスト膜を実用的に使用することができる。
図７に示すように、マスク２０Ｍの開口から露出するパッシベーション膜１０、パッシベーション膜６のそれぞれの一部を順次エッチングにより除去し、半導体層生成層２０Ａの表面の一部（ダイシングエリア１０３及び周辺領域１０１）が露出される。エッチングには例えばウエットエッチングを使用することができる。
図８に示すように、マスク２０Ｍをそのまま使用し、半導体層生成層２０Ａのマスク２０Ｍから露出する一部にウエーハ２Ｗの主面の表面に達するメサエッチングを行い、半導体層生成層２０Ａから細分化された主半導体層２０が形成される。つまり、この主半導体層２０はデバイス機能層４及びバッファ層３を有し、ウエーハ２Ｗの主面上に半導体装置１のデバイス機能層４及びバッファ層３は第１の方向及び第２の方向に複数細分化され、デバイス機能層４及びバッファ層３の各層の側面は傾斜を有する。メサエッチングには、例えば塩素系ガスを使用した誘導結合プラズマドライエッチング（ICP−DE：inductively coupled plasma − dry etching）を実用的に使用することができる。メサエッチングは、基本的にはウエーハ２Ｗの主面の表面を露出するまで行われるが、メサエッチングによる多少のオーバーエッチングは許容される。ウエーハ２Ｗの表面まで達するメサエッチングが行われることにより、細分化処理において実際にダイシングされるのはウエーハ２Ｗのみであり、ダイシングエリア１０３から特にデバイス機能層４の側面までの間が離間されているので、デバイス機能層４の側面に細分化処理に起因するクラックが生じない。
マスク２０Ｍが除去された後、デバイス機能層４及びバッファ層３の側面が露出された開口を有するマスク２１Ｍ（破線により示す。）がパッシベーション膜１０の上面に形成される（図９参照。）。マスク２１Ｍには例えばフォトレジスト膜を実用的に使用することができる。図９に示すように、マスク２１Ｍを使用し、このマスク２１Ｍの開口から露出するデバイス機能層４及びバッファ層３の側面の表面部分に不純物を注入し、デバイス機能層４及びバッファ層３の一部にイオン注入層１１Ｓが形成される。第１の実施の形態において、不純物にはN2又はAr等の不活性原子を実用的に使用することができる。
マスク２１Ｍが除去された後、ダイシングエリア１０３上、周辺領域１０１上、デバイス機能層４の上面上及び側面上を含む、ウエーハ２Ｗ上の全域にパッシベーション膜１２が形成される（図１０参照。）。このパッシベーション膜１２は、主半導体層２０の側面において、その側面に沿って配設された絶縁膜１２Ｓとして機能する。パッシベーション膜１２及びその一部の絶縁膜１２Ｓには例えばPE−CVD法により膜に引張応力が生じる条件で成膜されたシリコン窒化膜が使用される。図１０に示すように、デバイス機能層４の上面上において、パッシベーション膜１２及び１０のソース用外部端子７ＳＰ上、ドレイン用外部端子７ＤＰ上、ゲート用外部端子７ＧＰ上が除去され、ボンディング開口１２Ｈが形成される。第１の実施の形態においては、このボンディング開口１２Ｈを形成する工程と同一製造工程において製造工程を追加することなく、少なくともダイシングエリア１０３上のパッシベーション膜１２が除去され、ウエーハ２Ｗの主面の表面が露出される。ボンディング開口１２Ｈの形成並びにパッシベーション膜６の除去には例えばウエットエッチングを実用的に使用することができる。第１の実施の形態おいては、ダイシングエリア１０３から周辺領域１０１の一部の領域までのパッシベーション膜１２は除去される。
この図１０に示す工程までにおいて、ウエーハ２Ｗの平面形状は図１１に示す通りである。すなわち、第２の方向に隣り合う２本のダイシングエリア１０３（１）と第１の方向に隣り合う２本のダイシングエリア１０３（２）とにより周囲を囲まれ区画された領域内は半導体装置１の形成領域であり、この領域が第１の方向及び第２の方向に複数配列されている。半導体装置１の形成領域内にはダイシングエリア１０３に沿って配設された周辺領域１０１とこの周辺領域１０１により周囲が取り囲まれ区画された中央領域１０２とが配設されている。中央領域１０２には主半導体層２０が配設される。
次に、ダイシングエリア１０３において、ウエーハ２Ｗに細分化処理が行われ、ウエーハ２Ｗが細分化され、前述の図１及び図２に示すように、第１の実施の形態に係る半導体装置１を完成させることができる。
［第１の実施の形態の特徴］
第１の実施の形態に係る半導体装置１及びその中間生成物であるウエーハ２Ｗは、周辺領域１０１を露出させ、中央領域１０２に基板２又はウエーハ２Ｗに比べて硬い半導体材料を有する主半導体層２０を配設する。つまり、製造方法としては、ウエーハ２Ｗの主面の表面に達するメサエッチングを主半導体層生成層２０Ａに行い、細分化された主半導体層２０を形成し、この後にウエーハ２Ｗのダイシングエリア１０３に細分化処理が行われる。この結果、細分化処理がウエーハ２Ｗだけになり、更にダイシングエリア１０３から周辺領域１０１を介在して主半導体層２０の側面までの離間マージンを確保しているので、細分化処理の際の応力が特にデバイス機能層４に伝達しにくく、デバイス機能層４の側面にクラックが発生することを減少することができる。
第１の実施の形態に係る半導体装置１及びその中間生成物であるウエーハ２Ｗは、周辺領域１０１を露出させ、中央領域１０２に基板２又はウエーハ２Ｗに比べて硬い半導体材料を有する主半導体層２０を配設する。つまり、製造方法としては、ウエーハ２Ｗの主面の表面に達するメサエッチングを主半導体層生成層２０Ａに行い、細分化された主半導体層２０を形成し、この後にウエーハ２Ｗのダイシングエリア１０３に細分化処理が行われる。この結果、細分化処理がウエーハ２Ｗだけになり、更にダイシングエリア１０３から周辺領域１０１を介在して主半導体層２０の側面までの離間マージンを確保しているので、細分化処理の際の応力が特にデバイス機能層４に伝達しにくく、デバイス機能層４の側面にクラックが発生することを減少することができる。
また、、主半導体層２０がメサ形状により構成されているので、絶縁膜１２Ｓのステップカバレッジを向上することができる。また、主半導体層２０の側面が傾斜し、かつ絶縁膜１２Ｓが形成されているので、縦方向の電界を緩和することができる。更に、主半導体層２０の側面が傾斜しているので、側面にイオン注入によるイオン注入層１１Ｓを容易に形成することができる。
従って、デバイス機能層４の側面のクラックに起因するリーク電流又は電流コラプスの増加を抑制することができ、半導体装置１に搭載されたHEMTの高周波特性を向上することができる。特に、第１の実施の形態に係る半導体装置１は、半導体装置に組み込まれた際に（パッケージされた際に）、HEMTのソース側オーミック電極５Ｓと基板２との間が短絡され、縦方向に高い電圧例えば600 Vの高い電圧を保持する電力用として使用されているので、リーク電流又は電流コラプスの増加の抑制は有効である。
更に、第１の実施の形態に係る半導体装置１においては、主半導体層２０の特にデバイス機能層４の側面にイオン注入層１１Ｓ、絶縁膜１２Ｓを備えたので、より一層リーク電流又は電流コラプスの増加を抑制することができる。なお、第１の実施の形態は、主半導体層２０の側面にイオン注入層１１Ｓ及び絶縁膜１２Ｓの双方を同時に備えた例を説明しているが、これに限定されるものではなく、イオン注入層１１Ｓ、絶縁膜１２Ｓのいずれか一方を備えていればよい。
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係る半導体装置の製造プロセスの変形例を説明するものである。
本発明の第２の実施の形態は、前述の第１の実施の形態に係る半導体装置の製造プロセスの変形例を説明するものである。
［半導体装置の製造方法］
第２の実施の形態に係る半導体装置の製造方法は、まず最初に前述の第１の実施の形態に係る半導体装置の製造方法の図７に示す、マスク２０Ｍの開口から露出するパッシベーション膜１０、パッシベーション膜６のそれぞれの一部を順次エッチングにより除去した後に、マスク２０Ｍが除去される。
第２の実施の形態に係る半導体装置の製造方法は、まず最初に前述の第１の実施の形態に係る半導体装置の製造方法の図７に示す、マスク２０Ｍの開口から露出するパッシベーション膜１０、パッシベーション膜６のそれぞれの一部を順次エッチングにより除去した後に、マスク２０Ｍが除去される。
引き続き、ダイシングエリア１０３及び周辺領域１０１において主半導体層生成層２０Ａの表面上が開口された新たなマスク２０Ｍが、パッシベーション膜１０上に形成される（図１２参照。）。マスク２０Ｍには例えばフォトレジスト膜を実用的に使用することができる。
図１２に示すように、マスク２０Ｍを使用し、主半導体層生成層２０Ａのマスク２０Ｍから露出する一部にウエーハ２Ｗの主面の表面に達するメサエッチングを行い、主半導体層生成層２０Ａから細分化されたバッファ層３及びデバイス機能層４を有する主半導体層２０が形成される。メサエッチングは、第１の実施の形態と同様に、例えば塩素系ガスを使用したICP−DEを実用的に使用することができる。また、ウエーハ２Ｗの表面まで達するメサエッチングが行われることにより、細分化処理において実際にダイシングされるのはウエーハ２Ｗのみであり、ダイシングエリア１０３から主半導体層２０の側面までは離間されているので、主半導体層２０の側面にスクライブ処理に起因するクラックが生じない。
引き続き、第１の実施の形態に係る製造方法の図９に示す工程以降の工程を行うことにより、第２の実施の形態に係る半導体装置１が完成する。
第２の実施の形態に係る半導体装置に組み込まれた半導体装置１及びその製造方法においては、前述の第１の実施の形態に係る半導体装置１及びその製造方法により得られる効果と同様の効果を奏することができる。
（第３の実施の形態）
本発明の第３の実施の形態は、前述の第１又は第２の実施の形態に係るHEMTが形成された半導体装置１に代えて、MESFET（metal semiconductor field effect transistor）が形成された半導体装置１に本発明を適用した例を説明するものである。
本発明の第３の実施の形態は、前述の第１又は第２の実施の形態に係るHEMTが形成された半導体装置１に代えて、MESFET（metal semiconductor field effect transistor）が形成された半導体装置１に本発明を適用した例を説明するものである。
前述の図１及び図２に示す第１の実施の形態に係る電力用半導体装置１と同様に、図１３に示すように、第３の実施の形態に係る電力用半導体装置１は、一主面に中央領域１０２と外縁を含む中央領域１０２の外側であって露出された周辺領域１０１とを有する基板２と、基板２の一主面上に基板２に比べて硬い半導体材料により構成され、周辺領域１０１の露出部側に傾斜した側面を持つメサ形状を有する主半導体層２０と、主半導体層２０の側面上に配設された絶縁膜１２Ｓとを備える。
第３の実施の形態において、基板２にはIV族半導体材料により製造された単結晶Si基板が使用されている。主半導体層２０はバッファ層３及びデバイス機能層４１ａを備えている。デバイス機能層４１ａは、基板２に比べて硬い半導体材料であって、AlGaN層、InGaN層等の窒化物系半導体により構成されている。このデバイス機能層４１ａにはMESFETが形成されている。
MESFETは、チャネル領域が生成されるデバイス機能層４１ａと、デバイス機能層４１ａの表面上に互いに離間して配設された一対のオーミック電極５Ｓ及び５Ｄと、デバイス機能層４１ａの表面上において一対のオーミック電極５Ｓと５Ｄとの間に配設されたゲート電極７Ｇとを備えている。
このように構成される第３の実施の形態に係る半導体装置１においては、前述の第１又は第２の実施の形態に係る半導体装置１及びその製造方法と同様の作用効果を奏することができる。
（その他の実施の形態）
上記のように、本発明は複数の実施の形態によって記載されているが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。
上記のように、本発明は複数の実施の形態によって記載されているが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。
例えば、前述の実施の形態は、基板２（又はウエーハ２Ｗ）に単結晶Si基板を使用し、主半導体層２０に窒化物系半導体を使用しているが、本発明はこれに限定されない。本発明は、基板２に比べて主半導体層２０を硬い半導体材料により構成していればよく、例えば、基板２にSi基板、III−V族化合物半導体材料で代表されるGaAs基板を使用し、主半導体層２０の特にデバイス機能層４にSiCデバイス機能層、窒化物系半導体デバイス機能層を使用することができる。
また、前述の実施の形態は、ゲート電極にショットキー電極の例を説明したが、本発明はMISゲート構造やリセスゲート構造等の周知のノーマリオフ構造にしてもよい。また、本発明は、FETが形成された半導体装置に限定されるものではなく、ショッキーダイオード等が形成された半導体装置に適用することができる。
また、本発明は、バッファ層３及びデバイス機能層４若しくは４１ａの側面に形成されたイオン注入層１１Ｓや絶縁膜１２Ｓに代えて、バッファ層３及びデバイス機能層４若しくは４１ａの側面を熱酸化法により少なくとも一部を酸化して形成した絶縁膜により構成してもよい。また、本発明は、バッファ層３を省略してもよい。
１…半導体装置
２…基板
２０…主半導体層
２Ｗ…ウエーハ
３…バッファ層
４、４１ａ…デバイス機能層
４１…GaN層
４２…AlGaN層
４３…二次元電子ガス層
５Ｓ、５Ｄ…オーミック電極
６、１０、１２…パッシベーション膜
７Ｓ、７Ｄ…電極
７Ｇ…ゲート電極
８…HEMT
１１Ｓ…半導体層
１２Ｓ…絶縁膜
１０１…周辺領域
１０２…中央領域
１０３、１０３（１）、１０３（２）…ダイシングエリア
２０Ｍ−２２Ｍ…マスク
２…基板
２０…主半導体層
２Ｗ…ウエーハ
３…バッファ層
４、４１ａ…デバイス機能層
４１…GaN層
４２…AlGaN層
４３…二次元電子ガス層
５Ｓ、５Ｄ…オーミック電極
６、１０、１２…パッシベーション膜
７Ｓ、７Ｄ…電極
７Ｇ…ゲート電極
８…HEMT
１１Ｓ…半導体層
１２Ｓ…絶縁膜
１０１…周辺領域
１０２…中央領域
１０３、１０３（１）、１０３（２）…ダイシングエリア
２０Ｍ−２２Ｍ…マスク
Claims (6)
- ダイシングエリアに沿って細分化された、一主面に中央領域とこの中央領域の外側に前記ダイシングエリアに沿って配設された周辺領域とを有し、IV族半導体材料又はIII−V族化合物半導体材料である基板と、
前記基板の前記中央領域上に配設され、前記基板に比べて硬い半導体材料のヘテロ接合を持つ窒化物系半導体層により構成され、且つ前記ヘテロ接合界面近傍に二次元電子ガス層を有し、周囲に前記ダイシングエリアに沿った側面を持つ半導体層と、
前記半導体層の前記側面に配設され、この側面以外の前記半導体層の他の領域に比べて抵抗値が高い高抵抗領域と、
を備えたことを特徴とする半導体装置。 - 前記高抵抗領域は、リーク電流を抑制するイオン注入層であることを特徴とする請求項１に記載の半導体装置。
- 前記半導体層の前記側面上であって、前記高抵抗領域上に絶縁膜を有することを特徴とする請求項１又は２に記載の半導体装置。
- 一主面に中央領域とこの中央領域の外側に周囲をダイシングエリアに沿って配設された周辺領域とを有し、IV族半導体材料又はIII−V族化合物半導体材料である基板の前記一主面上に、この基板に比べて硬い半導体材料の窒化物系半導体層を有する半導体層生成層を形成する工程と、
前記半導体層生成層の一部に前記基板の前記一主面の表面に達するエッチングを前記ダイシングエリアに沿って行い、前記一主面の第１の方向及びそれに交差する第２の方向に一定間隔において前記半導体層生成層から細分化され、周囲に前記ダイシングエリアに沿った側面を持つ複数の半導体層を前記中央領域上に形成する工程と、
前記半導体層の前記側面にこの側面以外の前記半導体層の他の領域に比べて抵抗値が高い高抵抗領域を形成する工程と、
前記半導体層生成層の一部がエッチングされた領域において前記基板に細分化処理を行い、前記基板を細分化する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記高抵抗領域を形成する工程は、前記半導体層の前記側面の表面部分に不純物を注入し、この不純物の注入によって前記半導体層の前記表面部分にリーク電流を抑制するイオン注入層を形成する工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記イオン注入層を形成する工程は、前記半導体層の結晶性が前記半導体層の中央側の結晶性に比べて低下されている、又は緩和されていることを特徴とする請求項５に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007340972A JP5470705B2 (ja) | 2007-12-28 | 2007-12-28 | 半導体装置及びその製造方法 |
| US12/244,927 US7838906B2 (en) | 2007-12-28 | 2008-10-03 | Semiconductor device and method of manufacturing the same |
| US12/760,293 US8143650B2 (en) | 2007-12-28 | 2010-04-14 | Semiconductor device having resistance layer formed on side surface of semiconductor layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007340972A JP5470705B2 (ja) | 2007-12-28 | 2007-12-28 | 半導体装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2009164289A JP2009164289A (ja) | 2009-07-23 |
| JP2009164289A5 JP2009164289A5 (ja) | 2010-05-20 |
| JP5470705B2 true JP5470705B2 (ja) | 2014-04-16 |
Family
ID=40797032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007340972A Expired - Fee Related JP5470705B2 (ja) | 2007-12-28 | 2007-12-28 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7838906B2 (ja) |
| JP (1) | JP5470705B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4290745B2 (ja) * | 2007-03-16 | 2009-07-08 | 豊田合成株式会社 | Ｉｉｉ−ｖ族半導体素子の製造方法 |
| US7999288B2 (en) * | 2007-11-26 | 2011-08-16 | International Rectifier Corporation | High voltage durability III-nitride semiconductor device |
| SG185120A1 (en) * | 2010-05-02 | 2012-11-29 | Visic Technologies Ltd | Field effect power transistors |
| US8816395B2 (en) | 2010-05-02 | 2014-08-26 | Visic Technologies Ltd. | Field effect power transistors |
| JP2014197565A (ja) * | 2011-07-29 | 2014-10-16 | パナソニック株式会社 | 半導体装置 |
| US9601638B2 (en) * | 2011-10-19 | 2017-03-21 | Nxp Usa, Inc. | GaN-on-Si switch devices |
| US10164038B2 (en) * | 2013-01-30 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of implanting dopants into a group III-nitride structure and device formed |
| US9214423B2 (en) * | 2013-03-15 | 2015-12-15 | Semiconductor Components Industries, Llc | Method of forming a HEMT semiconductor device and structure therefor |
| CN108788473B (zh) * | 2013-04-17 | 2020-08-07 | 松下知识产权经营株式会社 | 化合物半导体装置及其制造方法以及树脂密封型半导体装置 |
| KR20150065240A (ko) * | 2013-12-05 | 2015-06-15 | 서울반도체 주식회사 | 누설전류 억제 구조물을 구비하는 질화물계 트랜지스터 |
| JP6287143B2 (ja) * | 2013-12-06 | 2018-03-07 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US9711463B2 (en) * | 2015-01-14 | 2017-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dicing method for power transistors |
| US10283501B2 (en) * | 2016-03-03 | 2019-05-07 | Gan Systems Inc. | GaN-on-Si semiconductor device structures for high current/ high voltage lateral GaN transistors and methods of fabrication thereof |
| KR102044244B1 (ko) * | 2016-12-13 | 2019-12-02 | (주)웨이비스 | 질화물계 전자소자 및 그 제조방법 |
| WO2018195261A1 (en) * | 2017-04-19 | 2018-10-25 | Macom Technology Solutions Holdings, Inc. | Device isolation design rules for hast improvement |
| EP3664126B1 (en) | 2018-12-03 | 2022-09-14 | Infineon Technologies AG | Semiconductor device and method of fabricating a semiconductor device |
| WO2023106087A1 (ja) * | 2021-12-09 | 2023-06-15 | 国立研究開発法人産業技術総合研究所 | 半導体装置 |
| WO2023228899A1 (ja) * | 2022-05-27 | 2023-11-30 | ローム株式会社 | 窒化物半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH033936A (ja) | 1989-05-31 | 1991-01-10 | Fujitsu Ten Ltd | 内燃機関の燃料噴射量制御方式 |
| JPH05182991A (ja) * | 1991-11-07 | 1993-07-23 | Mitsubishi Electric Corp | ヘテロ接合ｆｅｔ及びその製造方法 |
| JP3956422B2 (ja) * | 1996-11-11 | 2007-08-08 | 住友化学株式会社 | ３−５族化合物半導体チップの製造方法 |
| JP4114248B2 (ja) * | 1998-10-09 | 2008-07-09 | 株式会社デンソー | 電界効果トランジスタの製造方法 |
| JP4509031B2 (ja) * | 2003-09-05 | 2010-07-21 | サンケン電気株式会社 | 窒化物半導体装置 |
| US7476918B2 (en) * | 2004-11-22 | 2009-01-13 | Panasonic Corporation | Semiconductor integrated circuit device and vehicle-mounted radar system using the same |
| JP3128178U (ja) * | 2006-10-17 | 2006-12-28 | サンケン電気株式会社 | 化合物半導体素子 |
| US7859021B2 (en) * | 2007-08-29 | 2010-12-28 | Sanken Electric Co., Ltd. | Field-effect semiconductor device |
-
2007
- 2007-12-28 JP JP2007340972A patent/JP5470705B2/ja not_active Expired - Fee Related
-
2008
- 2008-10-03 US US12/244,927 patent/US7838906B2/en not_active Expired - Fee Related
-
2010
- 2010-04-14 US US12/760,293 patent/US8143650B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009164289A (ja) | 2009-07-23 |
| US8143650B2 (en) | 2012-03-27 |
| US7838906B2 (en) | 2010-11-23 |
| US20090166678A1 (en) | 2009-07-02 |
| US20100193842A1 (en) | 2010-08-05 |
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Legal Events
| Date | Code | Title | Description |
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|
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|
| A977 | Report on retrieval |
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|
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|
| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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|
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