JP4114248B2 - 電界効果トランジスタの製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、リセスゲート構造の電界効果トランジスタの製造方法に係り、特に、HEMT(High Electron Mobility Transistor )を含むMESFETの製造方法に関するものである。
【0002】
【従来の技術】
MESFETは、半導体層にオーミック接触したソース電極とドレイン電極の間に、半導体層にショットキー接触したゲート電極を形成し、ゲート電極の電界効果によりドレイン電流を調整するものであり、半導体材料にはGaAs等の高い移動度を有する材料を用いることにより高周波半導体素子として用いられている。
【0003】
また、最近では半導体へテロ接合を利用し、キャリアを発生するドーピング層とキャリアが走行するチャネル層を分離したHEMTの開発や、ゲート電極長を0.1μm程度に短縮したり、ソース電極とドレイン電極の間隔を2μm程度に短縮するなどの微細化などによって、より高周波での性能向上の検討がなされている。
【0004】
しかしながら、高周波での性能向上のために微細化を進めると、各電極およびリセスの位置精度がばらつき、MESFETの性能ばらつきに対する影響が大きくなるという問題も生じてくる。一般に、各電極やリセスの位置精度のばらつきにはフォトリソグラフィー時のアライメント誤差が大きく影響する。
【0005】
図7,8は従来の1段リセス構造のGaAsMESFETの製造方法を示した図である。
図7(a)に示すように、半絶縁性GaAs基板60上に、半導体層61としてn型GaAs層62およびn+ 型GaAs層63を順次形成する。そして、図7(b)に示すように、素子間分離のためにMESFET形成箇所とその他の箇所を覆ったメサエッチング用のレジストパターン64を形成する。さらに、このレジストパターン64を用いて半導体層61のメサエッチングを行い、図7(c)に示すように、MESFET形成領域のメサ部61aとその他の箇所のメサ部61bを形成する。
【0006】
引き続き、図7(d)に示すように、メサ部61a上のソースおよびドレイン電極形成箇所とメサ部61a以外の箇所に開口部65a,65b,65cを有するレジストパターン66を、メサ部61bをアライメントマークとして用いて形成する。そして、図7(e)に示すように、金属の蒸着およびリフトオフ法によりソース電極67、ドレイン電極68およびアライメントマーク69を形成する。
【0007】
さらに、図8(a)に示すように、メサ部61a上のゲート電極形成箇所に開口部70を有するレジストパターン71をアライメントマーク69を用いてアライメントする。そして、図8(b)に示すように、このレジストパターン71をマスクとしてエッチングを行い、リセス72を形成する。さらに、図8(c)に示すように、全面への電極用金属の蒸着とリフトオフ法により、ゲート電極73を形成する。その後、絶縁膜の成膜、メッキ配線の形成等を経て、MESFETを作製する。
【0008】
このような1段リセス構造のMESFETでは、リセス72およびゲート電極73を形成するためのレジストパターン71が、オーミック電極67,68と同一のレジストパタ一ン66で形成されたアライメントマーク69に対して形成されているために、オーミック電極67,68とゲート電極73、リセス72の位置精度が高くMESFETの性能ばらつきが小さくなる。
【0009】
しかしながら、リセス72とゲート電極73を形成するためのレジストパターン71が同一であるため、リセスエッチング量が数十nm程度であるHEMT等に適用するとサイドエッチング量が小さく、ゲート電極73とリセス72の距離を大きく取ることができない。従って、ゲート・ドレイン耐圧が低くなり破壊しやすいという問題があった。
【0010】
この問題に対し、特開平6−349861号公報が開示されている。このMESFETの製造方法では、同公報での図1に示すように、リセス構造を、比較的高抵抗な下部領域の開口部に対し比較的低抵抗な上部領域の開口部の幅が広い2段リセス構造とすることにより、ゲート・ドレイン耐圧を向上している。
【0011】
しかしながら、この製造方法においては、1段目と2段目のリセスとさらにゲート電極の形成用のレジストパターンが異なることになる。従って、それぞれを形成するためのリソグラフィー時のアライメントを、前述した1段リセス構造のアライメントのようにオーミック電極と同時に形成されたアライメントマークで行うと、リセス形成時にはリセスとオーミック電極の間に露光装置の有するアライメント誤差が生じ、さらにゲート電極とオーミック電極の間に装置の有するアライメント誤差が生じる。そして、結果的にリセスとゲート電極の間には露光装置の有するアライメント誤差の2倍の誤差を有することになる。
【0012】
従って、ソース抵抗等のばらつきが生じ、高周波でのMESFETの性能ばらつきが大きくなってしまう。
【0013】
【発明が解決しようとする課題】
この発明は上述した事情に鑑みなされたものであり、その目的は、ゲート電極とリセスの距離を任意に設定でき、かつゲート電極とリセスの位置精度を高くして、性能ばらつきを低減した電界効果トランジスタの製造方法を提供することにある。
【0014】
【課題を解決するための手段】
請求項1の電界効果トランジスタの製造方法によれば、ゲート電極形成用のリソグラフィー時のアライメントをリセスと同一のレジストパターンで形成したアライメントマークにより行うため、アライメント誤差によるゲート電極とリセスの位置ばらつきを低減でき、ソース抵抗のばらつき等による電界効果トランジスタの性能ばらつきを低減することができる。また、リセスとゲート電極を異なるレジストパターンにて形成するため、ゲート電極とリセスの距離を任意に設定でき、ゲート・ドレイン耐圧を向上することができる。加えて、上記第1のレジストパターンを光露光法にて形成するため、電子ビーム露光法のようにレジストに直接パターンを描く場合に比べ、リセスとアライメントマークの位置精度がレチクル(マスク)の精度で一義的に決まる。そのため、第2のレジストパターン形成時のアライメントを直接リセスで行うのと同様の効果となる。また、上記第2のレジストパターンについても光露光法にて形成するため、ゲート電極の位置がレチクル(マスク)の位置精度で一義的に決まる。したがって、上記のように第1及び第2のレジストパターンを光露光法にて形成することで、リセス、アライメントマーク、及びゲート電極の位
置精度がより向上し、電界効果トランジスタの性能ばらつきがより低減できる。
【0015】
請求項2の電界効果トランジスタの製造方法によれば、ソース電極とドレイン電極をゲート電極と同一のレジストパターンで形成するため、ゲート電極とリセスの位置精度が高くなることに加え、ゲート電極とソース電極およびドレイン電極の間の位置関係において、アライメント誤差による位置ばらつきが無くなるために、位置精度が向上し、電界効果トランジスタの性能ばらつきがより低減できる。また、リセスとゲート電極を異なるレジストパターンにて形成するため、ゲート電極とリセスの距離を任意に設定でき、ゲート・ドレイン耐圧を向上することができる。
【0018】
請求項3の電界効果トランジスタの製造方法によれば、活性層がチャネル層とキャリア供給層を分離して有するHEMT構造となっているため、より高周波で動作するようになる。従って、請求項1または2の効果がより大きくなる。
【0019】
請求項4の電界効果トランジスタの製造方法によれば、基板がInPであるHEMT構造となるため、より高周波で動作するようになる。従って、請求項3の効果がより大きくなる。
【0020】
請求項5の電界効果トランジスタの製造方法によれば、第1のレジストパターンの開口部に残るレジスト残査を除去するため、トランジスタのリセスとアライメントマークとなる凹部が良好にエッチングでき、第2のレジストパターン形成時のアライメントが良好に行われ、アライメント誤差が小さくなる。また、リセスの形状ばらつきも小さくなる。これらにより、電界効果トランジスタの性能ばらつきが小さくなる。
【0021】
請求項6の電界効果トランジスタの製造方法によれば、レジスト残査の除去を酸素プラズマ処理で行うため、残査が良好に除去される。
請求項7の電界効果トランジスタの製造方法によれば、酸素プラズマ処理で除去しきれなかったレジスト残査を、酸素プラズマ処理で形成された酸化膜ごと除去することができる。このため、続いて行われるリセスエッチングが安定して行われ、安定したリセス形状が得られる。
【0022】
請求項8の電界効果トランジスタの製造方法によれば、酸化膜の除去をクエン酸で行うことにより、半導体層の表面にダメージを与えず良好な半導体層表面が得られ、続いて行われるエッチングにより、より安定したリセス形状が得られる。
【0026】
【発明の実施の形態】
(第1の実施の形態)
以下、この発明を具体化した第1の実施の形態を図面に従って説明する。
【0027】
図1,2は、第1の実施形態におけるGaAsMESFETの製造工程を示した図である。
本MESFETは、図2(d)に示すように、半絶縁性のGaAs基板1上に、厚さ700nmのn型GaAs層3と厚さ200nmのn+ 型GaAs層4が積層され、メサ状をなしている。このメサ状の半導体層がMESFETの活性層となる。メサ状半導体層の上面にはリセス16が形成され、リセス16の底面にはn型GaAs層3が露出している。このリセス16の底面にはゲート電極20が、また、その両側においてソース電極10およびドレイン電極11がn+ 型GaAs層4に接するように配置されている。
【0028】
まず、図1(a)に示すように、半絶縁性のGaAs基板1上に、半導体層2を堆積する。詳しくは、厚さ700nmのn型GaAs層3と厚さ200nmのn+ 型GaAs層4を順次、例えばMBE成長法にて形成する。
【0029】
その後、図1(b)に示すように、素子間分離のためにMESFET形成箇所とその他の2箇所を覆ったメサエッチング用のレジストパターン5を例えばステッパを用いたリソグラフィー工程によって形成する。さらに、このレジストパターン5を用いて半導体層2に対しメサエッチングを行い半導体層2の不要領域を除去する。これにより、図1(c)に示すように、基板1の上において、第1メサ部2aと第2メサ部2bと第3メサ部2cが離間した位置に配置される。ここで、第1メサ部2aはMESFETの活性領域となり、第2メサ部2bはアライメントマーク形成用のメサ部であり、第3メサ部2cはアライメントマークとなる。なお、このメサエッチングに使用されるエッチング液として、例えば、硫酸と過酸化水素水の混合液を挙げることができる。
【0030】
引き続き、図1(d)に示すように、第1メサ部2a上のソースおよびドレイン電極形成箇所6,7と、第1メサ部2a以外の所定箇所8に開口部を有するレジストパターン9を、第3メサ部2cをアライメントマークとして用いて、例えばステッパを用いたリソグラフィー工程によって形成する。そして、例えば金属の蒸着およびリフトオフ法により、図1(e)に示すように、ソース電極10、ドレイン電極11およびアライメントマーク12を形成する。
【0031】
その後、図2(a)に示すように、光露光法(例えば、ステッパを用いたリソグラフィー工程)にて開口部13と開口部14を有するレジストパターン15をアライメントマーク12を用いて形成する。開口部13は、第1メサ部2aの所定位置(リセス形成箇所)に設けられたリセス形成用開口部であり、開口部14は、第2メサ部2bの所定位置に設けられたアライメントマーク形成用の開口部である。
【0032】
そして、酸素プラズマ処理によりレジストパターン15の開口部13,14にあるレジスト残査を除去して、さらに酸素プラズマ処理により半導体層2の表面に形成された酸化膜を、例えばクエン酸水溶液で除去する。引き続き、レジストパターン15をマスクとして半導体層2を、例えばクエン酸と過酸化水素水の混合液にて所定の深さまでエッチングして、図2(b)に示すように、第1メサ部2aにリセス16を形成するとともに第2メサ部2bにアライメントマーク用凹部17を形成する。ここで、リセス16の深さt1と凹部17の深さt2は同じ深さとなっている。
【0033】
その後、レジストパターン15を除去する。さらに、図2(c)に示すように、アライメントマーク用凹部17を用いたアライメントを行い、リセス16の底面にゲート電極形成用の開口部18を有するレジストパターン19を、例えばステッパを用いたリソグラフィー工程によって形成する。そして、開口部18を含むレジストパターン19上にゲート電極形成用金属を蒸着するとともに、レジストパターン19上のゲート電極形成用金属およびレジストパターン19を除去して、図2(d)に示すように、ゲート電極20を形成する。
【0034】
その後、絶縁膜の成膜、メッキ配線の形成等を経て、MESFETを形成する。
以上、MESFETの形成方法を示したが、本実施形態においてはゲート電極形成用リソグラフィー時のアライメントをリセス16と同一レジストパターン15で形成したアライメントマーク用凹部17で行うために、リセス16を用いてアライメントを行ったときと同様のアライメント誤差となる。このため、ゲート電極20とリセス16のアライメント誤差がソースおよびドレイン電極10,11と同時に形成したアライメントマークでアライメントを取ったときの半分となり、ゲート電極20とリセス16の位置精度が向上し、MESFETの性能ばらつきを低減できる。
【0035】
このように、本実施の形態は下記の特徴を有する。
(イ)ゲート電極形成用のリソグラフィー時のアライメントをリセス16と同一のレジストパターン15で形成したアライメントマーク(凹部17)により行うため、アライメント誤差によるゲート電極20とリセス16の位置ばらつきを低減でき、ソース抵抗のばらつき等による電界効果トランジスタの性能ばらつきを低減することができる。また、リセス16とゲート電極20を異なるレジストパターン15,19にて形成するため、ゲート電極20とリセス16の距離を任意に設定でき、ゲート・ドレイン耐圧を向上することができる。
(ロ)レジストパターン15を光露光法で形成するようにしたので、電子ビーム露光法のように直描した場合に比べ、リセス16とアライメントマークの位置精度がレチクル(マスク)の精度で一義的に決まるため、レジストパターン19の形成時のアライメントを直接リセスで行うのと同様の効果となり、より位置精度が向上し、電界効果トランジスタの性能ばらつきがより低減できる。
(ハ)レジストパターン15の開口部13,14に残るレジスト残査を除去するようにしたので、トランジスタのリセス16とアライメントマークとなる凹部17が良好にエッチングでき、レジストパターン19の形成時のアライメントが良好に行われ、アライメント誤差が小さくなる。また、リセス16の形状ばらつきも小さくなる。これらにより、電界効果トランジスタの性能ばらつきが小さくなる。
(ニ)このレジスト残査の除去を酸素プラズマ処理で行うようにしたので、残査を良好に除去することができる。
(ホ)またここで、酸素プラズマ処理で形成されてしまう酸化膜を除去するようにしたので、酸素プラズマ処理で除去しきれなかったレジスト残査を酸化膜ごと除去できるため良好なリセスエッチングができ、良好な電界効果トランジスタを得ることができる。
(ヘ)さらに、酸化膜の除去をクエン酸で行うようにしたので、半導体層2の表面にダメージを与えず良好な半導体層表面が得られ、続いて行われるエッチングにより、より安定したリセス形状を得ることができる。
(第2の実施の形態)
次に、第2の実施の形態を説明する。
【0036】
第2の実施形態においては、HEMTに適用しており、以下、第1の実施形態と異なる点を中心に説明する。
図3,4は、第2の実施形態におけるHEMTの製造工程を示した図である。
【0037】
本HEMTは、図4(c)に示すように、半絶縁性のInP基板30上に、厚さ100nmのi型In0.52Al0.48Asバッファー層32、厚さ20nmのi型In0.53Ga0.47Asチャネル層33、厚さ5nmのi型In0.52Al0.48Asスペーサ層34、厚さ10nmのn型In0.52Al0.48Asキャリア供給層35、厚さ20nmのi型In0.52Al0.48Asゲートコンタクト層36、厚さ20nmのn型In0.53Ga0.47Asオーミックコンタクト層37が積層され、メサ状をなしている。このメサ状の半導体層がHEMTの活性層となる。メサ状半導体層の上面にはリセス42が形成され、リセス42の底面にはi型In0.52Al0.48Asゲートコンタクト層36が露出している。このリセス42の底面にはゲート電極50が、また、その両側においてソース電極48およびドレイン電極49がn型In0.53Ga0.47Asオーミックコンタクト層37に接するように配置されている。
【0038】
ここで、i型In0.53Ga0.47Asチャネル層33において電子が走行し、n型In0.52Al0.48Asキャリア供給層35において電子を供給する。このように、活性層がチャネル層とキャリア供給層を分離して有するHEMT構造となっている。そのため、より高周波で動作することができる。また、基板がInPであるHEMT構造であるため、より高周波で動作することができる。
【0039】
まず、図3(a)に示すように、半絶縁性のInP基板上30上に、半導体層31を堆積する。詳しくは、厚さ100nmのi型In0.52Al0.48Asバッファー層32、厚さ20nmのi型In0.53Ga0.47Asチャネル層33、厚さ5nmのi型In0.52Al0.48Asスペーサ層34、厚さ10nmのn型In0.52Al0.48Asキャリア供給層35、厚さ20nmのi型In0.52Al0.48Asゲートコンタクト層36、厚さ20nmのn型In0.53Ga0.47Asオーミックコンタクト層37を順次、例えばMBE成長法にて形成する。
【0040】
その後、図3(b)に示すように、素子間分離のためにHEMT形成箇所とその他の箇所を覆ったメサエッチング用のレジストパターン38を例えばステッパを用いたリソグラフィー工程によって形成する。そして、このレジストパターン38を用いて半導体層31に対しメサエッチングを、例えば硫酸と過酸化水素水の混合液にて行い、図3(c)に示すように、HEMT形成領域のメサ部31aとその他の2箇所のメサ部31b、31cを形成する。つまり、半導体層31の不要領域を除去してInP基板30の上に、HEMTの活性層となる第1メサ部31aと、アライメントマーク形成用の第2メサ部31bと、アライメントマークとなる第3メサ部31cとを離間した位置に形成する。
【0041】
引き続き、図3(d)に示すように、光露光法(例えば、ステッパを用いたリソグラフィー工程)によって、第1メサ部31aの所定位置にリセス形成用の開口部39と第2メサ部31bの所定位置にアライメントマーク形成用の開口部40を有するレジストパターン41を、第3メサ部31cをアライメントマークとして用いて形成する。このとき、リセス形成用のレジスト開口部39の幅は0.8μmとした。
【0042】
そして、半導体層31に対し酸素プラズマ処理とクエン酸処理を続けて行い、レジスト残査の除去と酸化膜の除去を行う。さらに、レジストパターン41をマスクとして半導体層31を、例えばクエン酸と過酸化水素水の混合液にて所定の深さ(20nm)までエッチングを行い、図4(a)に示すように、リセス42とアライメントマーク用凹部43を形成する。
【0043】
レジストパターン41を除去した後、図4(b)に示すように、光露光法(例えばステッパを用いたリソグラフィー工程)によって、アライメントマーク用凹部43を用いたアライメントを行い、ゲート電極形成用の開口部46とソース電極形成用の開口部44とドレイン電極形成用の開口部45を有するレジストパターン47を形成する。つまり、レジストパターン47は、第1メサ部31a上のリセス42の両側のソースおよびドレイン電極形成箇所の開口部44,45とリセス42の内部のゲート電極形成箇所に開口部46を有する。ゲート電極形成用の開口部46はその幅が0.5μmである。このとき、レジストには富士フィルムオーリン社製のFHi−3950を用い、その厚さは0.7μmとした。また、ステッパはニコン社製のNSR−2005−i10Cを使用した。
【0044】
さらに、開口部44,45,46を含むレジストパターン47の上に例えば金属を蒸着するとともに、レジストパターン47上の金属およびレジストパターン47を除去して、図4(c)に示すように、ソース電極48、ドレイン電極49、ゲート電極50を形成する。
【0045】
その後、絶縁膜の成膜、メッキ配線の形成等を経て、HEMTを形成する。
以上、HEMTの形成方法を示したが、本実施形態においては、ゲート電極50とソースおよびドレイン電極48,49を同一のレジストパターン47で形成するため、ソ一ス電極48、ドレイン電極49、ゲート電極50、リセス42の位置精度が向上し、HEMTの性能ばらつきを低減できる。また、1段リセスで、かつ、共通のマスクパターンにてリセスとゲート電極を形成する場合に比べて、ゲート電極50とリセス42の端部の距離を、片側で0.15μm程度離してあるためにゲート・ドレイン耐圧の向上も図れる。
【0046】
このように、本実施の形態は下記の特徴を有する。
(イ)図4(b),(c)に示すように、ソース電極48とドレイン電極49をゲート電極50と同一のレジストパターン47で形成するようにしたので、ゲート電極50とリセス42の位置精度が高くなることに加え、ゲート電極50とソース電極48およびドレイン電極49の間の位置関係において、アライメント誤差による位置ばらつきが無くなるために、位置精度が向上し、電界効果トランジスタの性能ばらつきがより低減できる。また、リセス42とゲート電極50を異なるレジストパターン41,47にて形成するため、ゲート電極50とリセス42の距離を任意に設定でき、ゲート・ドレイン耐圧を向上することができる。
(ロ)レジストパターン41を光露光法で形成するようにしたので、電子ビーム露光法のように直描した場合に比べ、リセス42とアライメントマークの位置精度がレチクル(マスク)の精度で一義的に決まるため、レジストパターン47の形成時のアライメントを直接リセスで行うのと同様の効果となり、より位置精度が向上し、電界効果トランジスタの性能ばらつきがより低減できる。
(ハ)レジストパターン47を光露光法で形成するようにしたので、電子ビーム露光法のように直描した場合に比べ、ゲート電極用の開口部46とソース電極およびドレイン電極用の開口部44,45の位置精度がレチクル(マスク)の位置精度で一義的に決まるため、より位置精度が向上し、電界効果トランジスタの性能ばらつきがより低減できる。
(第3の実施の形態)
次に、第3の実施の形態を、第2の実施の形態との相違点を中心に説明する。
【0047】
図5は、第2の実施の形態に記載のHEMTが複数形成されたウエハの一例を模式的に描いた図である。また、図5のX部を拡大したものを図6に示す。
図5においてウエハ56には、多数の電界効果トランジスタ形成領域57が形成されるとともに、スクライブライン58を有している。ここで、各電界効果トランジスタ形成領域57には電界効果トランジスタのみが配置されていても、あるいは、例えばMMICのように電界効果トランジスタと共に受動素子が配置されていてもよい。
【0048】
そして、図6に示すように、第2メサ部31b(図4参照)がスクライブライン58の全てまたはその一部を兼ねている。つまり、第2メサ部31bはスクライブライン58の全てまたはその一部を構成するものとし、第2メサ部31b自体をスクライブラインとして用いる。そして、この第2メサ部31bの上面にリセスエッチングによってアライメントマーク用凹部43を形成する。引き続き、図4(b),(c)に示したレジストパターン47の形成およびゲート電極50の形成工程を経て、ダイシングして各チップ毎に裁断する。その結果、ダイシング後のチップにおいては第2メサ部31bは無いことになる。
【0049】
このようにすると、第2メサ部31bがスクライブライン58を兼ねているため、アライメントマーク用凹部43を電界効果トランジスタ形成領域(ダイシング後のチップ)57内に配置する必要がなく、チップ面積を低減することが可能となる。
【0050】
このように、本実施の形態は下記の特徴を有する。
(イ)第2メサ部31b、即ち、アライメントマーク用凹部43はスクライブライン58の全てまたはその一部を構成するため、チップ内部の領域全てを有効に利用でき、チップの小型化が図れる。
【0051】
なお、チップ内部に空き領域がある場合には、スクライブライン上ではなくチップ内の空き領域に第2メサ部31bを配置すればよいことは言うまでもない。
【図面の簡単な説明】
【図1】 第1の実施の形態における製造工程を説明するための断面図。
【図2】 第1の実施の形態における製造工程を説明するための断面図。
【図3】 第2の実施の形態における製造工程を説明するための断面図。
【図4】 第2の実施の形態における製造工程を説明するための断面図。
【図5】 第3の実施の形態におけるウエハの平面図。
【図6】 図5のX部の拡大図。
【図7】 従来技術を説明するための断面図。
【図8】 従来技術を説明するための断面図。
【符号の説明】
1…GaAs基板、2…半導体層、2a…第1メサ部、2b…第2メサ部、13,14…開口部、15…レジストパターン、16…リセス、17…アライメントマーク用凹部、18…開口部、19…レジストパターン、20…ゲート電極、30…InP基板、31…半導体層、31a…第1メサ部、31b…第2メサ部、33…i型In0.53Ga0.47Asチャネル層、35…n型In0.52Al0.48Asキャリア供給層、39,40…開口部、41…レジストパターン、42…リセス、43…アライメントマーク用凹部、44,45,46…開口部、47…レジストパターン、48…ソース電極、49…ドレイン電極、50…ゲート電極。
Claims (8)
- 基板の上に半導体層を堆積するとともに、この半導体層の不要領域を除去して、基板の上に、トランジスタの活性層となる第1メサ部および当該第1メサ部とは離間した位置にアライメントマーク形成用の第2メサ部を形成するメサ部形成工程と、
前記第1メサ部の所定位置にリセス形成用の開口部を有するとともに前記第2メサ部の所定位置にアライメントマーク形成用の開口部を有する第1のレジストパターンを光露光法にて形成する第1のレジストパターン形成工程と、
前記第1のレジストパターンをマスクとして前記半導体層を所定の深さまでエッチングし、第1メサ部にリセスを形成するとともに第2メサ部にアライメントマーク用凹部を形成するリセス形成工程と、
前記第1のレジストパターンを除去した後、アライメントマーク用凹部を用いたアライメントを行い、前記リセスの底面にゲート電極形成用の開口部を有する第2のレジストパターンを光露光法にて形成する第2のレジストパターン形成工程と、
前記ゲート電極形成用の開口部を含む第2のレジストパターン上にゲート電極形成用金属を蒸着するとともに、前記第2のレジストパターン上のゲート電極形成用金属および第2のレジストパターンを除去して、ゲート電極を形成するリフトオフ工程と、
を備えたことを特徴とする電界効果トランジスタの製造方法。 - 前記第2のレジストパターンは、ゲート電極形成用の開口部に加え、ソース電極形成用の開口部とドレイン電極形成用の開口部を有することを特徴とする請求項1に記載の電界効果トランジスタの製造方法。
- 前記活性層は、電子が走行するチャネル層とチャネル層に電子を供給するキャリア供給層を備えていることを特徴とする請求項1または2に記載の電界効果トランジスタの製造方法。
- 前記基板がInP基板であることを特徴とする請求項3に記載の電界効果トランジスタの製造方法。
- 第1のレジストパターンを形成した後、第1のレジストパターンの開口部に残るレジスト残査を除去する工程を有することを特徴とする請求項1〜4のいずれか1項に記載の電界効果トランジスタの製造方法。
- 第1のレジストパターンの開口部に残るレジスト残査を除去する工程が酸素プラズマ処理であることを特徴とする請求項5に記載の電界効果トランジスタの製造方法。
- 酸素プラズマ処理を行った後、開口部での半導体層表面に形成された酸化膜を除去する工程を有する請求項6に記載の電界効果トランジスタの製造方法。
- 前記酸化膜の除去をクエン酸水溶液にて行うことを特徴とする請求項7に記載の電界効果トランジスタの製造方法。
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