JP2003068766A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート領域にゲートリセスを形成するための
リセスエッチング工程に先立って、パターンマスクのエ
ッチャントに対する濡れ性を向上させるためのＯ ₂ プラ
ズマ処理を実施したとき、パターンマスクの開口部に露
出する半導体層の表面に酸化膜が形成され、その後のリ
セスエッチング工程において、この酸化膜がエッチング
を阻害することがある。 【解決手段】 リセスエッチング工程の前に、パターン
マスク３７の開口部において、Ｏ₂ プラズマ処理３８の
実施のために形成された酸化膜３９を除去し、その後、
パターンマスク３７を介してエッチングを実施し、リセ
ス３４を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ヘテロ接合を用
いた電界効果トランジスタの製造方法に関するもので、
特に、ゲート領域にゲートリセスを形成するための方法
における改良に関するものである。

【０００２】

【従来の技術】マイクロ波ないしミリ波領域で動作する
発振器やパワーアンプなどの素子として、ヘテロ接合構
造を有する電界効果トランジスタ（ＦＥＴ）が用いられ
ている。図３は、この発明にとって興味ある従来のヘテ
ロ接合構造を有するＦＥＴ１の積層構造を図解的に示す
断面図である。

【０００３】図３に示したＦＥＴ１は、たとえばＧａＡ
ｓからなる半絶縁性基板２を備え、この半絶縁性基板２
上に、それぞれ、エピタキシャル成長法により、バッフ
ァ層３、チャンネル層４、障壁層５、第１のコンタクト
層６、ストッパ層７および第２のコンタクト層８を順次
形成してなる積層構造を有している。

【０００４】上述の第２のコンタクト層８の表面には、
オーミック電極からなるソース電極９およびドレイン電
極１０が形成され、それによって、ソース領域およびド
レイン領域がそれぞれ形成される。

【０００５】また、第２のコンタクト層８から第１のコ
ンタクト層６にわたって、各々の一部が除去され、それ
によって、ゲートリセス１１が形成される。ゲートリセ
ス１１は、第２のコンタクト層８の一部に形成される第
１のリセス１２と、この第１のリセス１２内において、
ストッパ層７および第１のコンタクト層６の各一部に形
成される第２のリセス１３とからなる２段リセス構造を
有している。

【０００６】上述したゲートリセス１１、より特定的に
は第２のリセス１３の形成によって露出した障壁層５の
表面には、ショットキー電極からなるゲート電極１４が
形成され、ここにゲート領域が形成される。

【０００７】また、第２のコンタクト層８、ストッパ層
７およびゲート電極１４の露出した表面を覆うように、
たとえばＳｉＮからなる保護膜１５が形成される。

【０００８】このようなＦＥＴ１が擬似格子整合系高電
子移動度トランジシスタ（ＰＨＥＭＴ）である場合に
は、たとえば、バッファ層３はＧａＡｓからなり、チャ
ンネル層４はＩｎＧａＡｓからなり、障壁層５はＡｌＧ
ａＡｓからなり、コンタクト層６および８はＧａＡｓか
らなり、ストッパ層７はＡｌＧａＡｓからなる。

【０００９】図示したＦＥＴ１のようにエピタキシャル
成長層を基板として用いる場合、ゲート電極１４を形成
する前に、ゲートリセス１１をソース電極９およびドレ
イン電極１０間に形成することが一般的である。ゲート
リセス１１は、所望のピンチオフ電圧（Ｖ_p ）および飽
和ドレイン電流（Ｉ_dss ）を得ることを目的とするもの
で、コンタクト層６および８をエッチングし、障壁層５
の表面を露出させるように形成される。

【００１０】障壁層５の厚みは、所望のＶ_p およびＩ
_dss が得られるように設計されており、その表面に、ゲ
ート電極１４を形成することによって、所望のＦＥＴ特
性を得ることができる。障壁層５には、ゲート耐圧およ
びバリアハイトを得るため、前述したＡｌＧａＡｓ、あ
るいはＡｌＩｎＡｓなどのＡｌを含むバンドギャップの
大きな半導体層が用いられる。

【００１１】ゲートリセス１１は、均一なＶ_p およびＩ
_dss を得るため、選択エッチングを施すことによって形
成されることが多い。このような選択エッチングは、Ｒ
ＩＥ等のドライプロセスを用いて行なわれる場合もある
が、ドライプロセスによると、エッチング後の表面にプ
ラズマ損傷が発生するため、このような損傷の発生しな
いウェットエッチングを用いることが好ましい。このウ
ェットエッチングにおけるエッチャントとしては、通
常、クエン酸系、アンモニア系のものが用いられるが、
その他、アジピン酸系、コハク酸系などが用いられるこ
ともある。

【００１２】図１に示したＦＥＴ１の場合には、上述の
エッチャントとして、コンタクト層６および８を構成す
るＧａＡｓに対してエッチングレートが高く、障壁層５
およびストッパ層７を構成するＡｌ含有半導体に対して
エッチングレートが低くなる系、たとえば、クエン酸／
過酸化水素水、アンモニア／過酸化水素水などが用いら
れ、ゲート領域にあるストッパ層７および障壁層５の各
々の表面でエッチングが停止するようにされる。

【００１３】なお、ソース領域およびドレイン領域にお
いては、コンタクト層６および８がエッチングされずに
残っているため、接触抵抗および直列抵抗を小さく保つ
ことができる。

【００１４】前述したようなマイクロ波ないしミリ波領
域で動作する発振器やパワーアンプなどの素子では、高
利得、高出力および高効率な特性が求められており、今
やそれを実現するために、ゲート長がサブミクロンない
しサブクォーターミクロン、すなわち０．１μｍレベル
まで微細化されてきている。

【００１５】このような微細なゲートを形成すべきゲー
ト領域に、ウェットエッチングにより、ゲートリセス１
１を形成しようとする場合、その深さが前述したＶ_p や
Ｉ_{ds s} に大きく影響を与えるため、歩留まりやコスト低
減の点から、ゲートリセス１１は、均一に狙いどおりの
深さに形成される必要がある。

【００１６】他方、ゲートリセス１１を選択エッチング
によって形成する際に用いるパターンマスク、特に第２
のリセス１３を形成する際に用いるパターンマスクは、
その開口部が微細でアスペクト比が大きいため、エッチ
ャント内に浸漬しても、エッチャントのパターンマスク
に対する濡れ性が悪く、エッチャントがパターンマスク
の表面ではじかれ、エッチャントが均一にパターンマス
クの開口部内に浸透して行かないという欠点がある。そ
のため、エッチング深さにばらつきが発生し、歩留まり
低下の原因となっている。

【００１７】これを解決するため、上述したパターンマ
スクのエッチャントに対する濡れ性を向上させ、それに
よって、エッチャントをパターンマスクの開口部内に浸
透させやすくするため、Ｏ₂ プラズマ処理を施す方法が
採用されている。この方法の詳細について、図４を参照
して説明する。

【００１８】図４には、図３に示したゲートリセス１
１、特に第２のリセス１３を形成するための工程および
ゲート電極１４を形成するための工程が示されている。

【００１９】ゲートリセス１１を形成するため、まず、
第２のコンタクト層８を広範囲に選択エッチングし、第
１のリセス１２を形成することが行なわれる。この選択
エッチングは、数ｎｍの厚みを有するＡｌ含有半導体薄
層からなるストッパ層７で停止する。

【００２０】次に、図４（１）に示すように、ゲート電
極１４を形成すべきゲート領域に対応する微細な開口部
を有するパターンマスク１６が、フォトリソグラフィ技
術を用いて形成される。

【００２１】次に、図４（２）に示すように、ＦＥＴ１
を与えるウエハの表面に対して、Ｏ ₂ プラズマ処理１７
が施される。これによって、パターンマスク１６の表面
層が酸化され、エッチャントに対する濡れ性が良好にさ
れ、エッチャントがパターンマスク１６の開口部内に浸
透しやすくなる。

【００２２】次に、図４（３）に示すように、パターン
マスク１６を介してエッチングが実施される。これによ
って、パターンマスク１６の開口部において、ストッパ
層７および第１のコンタクト層６が除去され、それによ
って、第２のリセス１３が形成される。

【００２３】次に、図４（４）に示すように、第２のリ
セス１３の形成によって露出した障壁層５の表面に、ゲ
ート電極１４が形成される。また、パターンマスク１６
が除去されるとともに、図３に示すような保護膜１５が
形成され、ＦＥＴ１が完成される。

【００２４】

【発明が解決しようとする課題】しかしながら、上述し
た図４（２）に示すように、Ｏ₂ プラズマ処理１７を施
した後、図４（３）に示すように、選択エッチングを施
そうとするとき、次のような問題に遭遇する。

【００２５】図４（２）に示すＯ₂ プラズマ処理１７
は、パターンマスク１６の表面層だけでなく、パターン
マスク１６の開口部に露出しているストッパ層７の表面
層および、場合によっては、第１のコンタクト層６の表
面層をも酸化し、そこに酸化膜１８を形成してしまう。

【００２６】この状態でエッチングしようとすると、選
択性のないエッチングであれば、酸化膜１８の存在に関
わらず、エッチングが可能であるが、選択性がないた
め、横方向および深さ方向のエッチング量の調整が困難
である。

【００２７】他方、選択エッチングの場合には、酸化膜
１８があると、この酸化膜１８ではエッチングが進行し
にくいため、酸化膜１８の厚みのばらつきにより、エッ
チング量にばらつきが生じ、所望のエッチング深さが得
られるように調整することが困難であり、歩留まりが低
下するという問題を招く。特にストッパ層７のようなＡ
ｌＧａＡｓ層が露出している場合には、強力な酸化膜１
８が形成され、上述した問題がより顕著に現れる。

【００２８】そこで、この発明の目的は、上述した問題
を解決し得る電界効果トランジシスタの製造方法を提供
しようとすることである。

【００２９】

【課題を解決するための手段】この発明は、半導体層の
ゲート領域にゲートリセスを形成するために、半導体層
を選択的にエッチングするリセスエッチング工程を備え
る、ヘテロ接合構造を有する電界効果トランジシスタの
製造方法に向けられるものであって、上述した技術的課
題を解決するため、リセスエッチング工程の前に、半導
体層の表面に形成された酸化膜を専ら除去するための酸
化膜除去工程を実施することを特徴としている。

【００３０】電界効果トランジシスタの製造方法におい
て、リセスエッチング工程の前に、このリセスエッチン
グ工程において用いるパターンマスクのエッチャントに
対する濡れ性を向上させるためのＯ₂ プラズマ処理が実
施され、このＯ₂ プラズマ処理によって、上述の酸化膜
が半導体層の表面に形成されるとき、この発明が特に有
利に適用される。

【００３１】酸化膜除去工程では、たとえば、酸原液ま
たは酸に対して酸化剤である過酸化水素量の割合を１／
２以下にしたエッチャントが用いられる。

【００３２】また、酸化膜除去工程において用いるエッ
チャントとリセスエッチング工程において用いるエッチ
ャントとは、互いに同一種であることが好ましい。

【００３３】この発明の好ましい実施態様では、酸化膜
除去工程において、エッチャントとして、クエン酸原
液、リン酸原液、１〜３：０〜１：２００の割合でクエ
ン酸と過酸化水素水と水とを混合した混合液、または、
１〜３：０〜１：２００の割合でリン酸と過酸化水素水
と水とを混合した混合液が用いられ、リセスエッチング
工程において、エッチャントとして、クエン酸とアンモ
ニアと過酸化水素水と水とからなる混合液が用いられ
る。

【００３４】また、酸化膜除去工程において用いるエッ
チャントとリセスエッチング工程において用いるエッチ
ャントとはともに、クエン酸を主成分とするとともに、
互いに異なる割合で過酸化水素水を含むものであること
が好ましい。

【００３５】この発明は、ゲートリセスが、第１のリセ
スとこの第１のリセス内に形成される第２のリセスとか
らなる２段リセス構造を有していてもよい。

【００３６】また、この発明は、酸化膜除去工程の結
果、ゲートリセス内にＡｌＧａＡｓ層が現れるものであ
るとき、特に有利に適用される。

【００３７】

【発明の実施の形態】図１は、この発明の一実施形態に
よる製造方法によって得られた、ヘテロ接合構造を有す
る電界効果トランジシスタ（ＦＥＴ）２１の積層構造を
図解的に示す、図３に相当する断面図である。

【００３８】図１に示したＦＥＴ２１は、たとえばＧａ
ＡｓまたはＩｎＰからなる半絶縁性基板２２を備えてい
る。半絶縁性基板２２上には、それぞれ、ＭＢＥ、ＭＯ
ＣＶＤ等を用いたエピタキシャル成長法により、バッフ
ァ層２３、下部障壁層２４、チャンネル層２５、障壁層
２６、第１のコンタクト層２７、ストッパ層２８および
第２のコンタクト層２９が、積層構造をなしながら、順
次形成されている。

【００３９】なお、このＦＥＴ２１においては、図３に
示したＦＥＴ１と比較したとき、バッファ層２３とチャ
ンネル層２５との間に下部障壁層２４が形成されている
が、このことは本質的な特徴ではなく、図３に示すよう
な積層構造を有していてもよい。

【００４０】第２のコンタクト層２９の表面には、オー
ミック電極からなるソース電極３０およびドレイン電極
３１が形成され、それによって、ソース領域およびドレ
イン領域がそれぞれ形成される。

【００４１】また、第２のコンタクト層２９から第１の
コンタクト層２７にわたって、各々の一部が除去され、
それによって、ゲートリセス３２が形成される。ゲート
リセス３２は、第２のコンタクト層２９の一部を除去し
て形成された第１のリセス３３と、第１のリセス３３内
において、ストッパ層２８から第１のコンタクト層２７
にわたって一部が除去されて形成された第２のリセス３
４とからなる２段リセス構造を有している。

【００４２】ゲートリセス３２、より特定的には第２の
リセス３４の形成によって露出した障壁層２６上には、
ショットキー電極からなるゲート電極３５が形成され、
ここにゲート領域が形成される。なお、図１に示した実
施形態では、ゲート電極３５は、その下部が障壁層２６
に埋め込まれるように形成されているが、図３に示すよ
うに、ゲート電極が障壁層の表面上に形成されてもよ
い。

【００４３】また、第２のコンタクト層２９、ストッパ
層２８およびゲート電極３５の露出した表面を覆うよう
に、たとえばＳｉＮからなる保護膜３６が形成される。

【００４４】このようなＦＥＴ２１において、バッファ
層２３は、ノンドープＧａＡｓとノンドープＡｌＧａＡ
ｓとの積層構造からなる。主にノンドープＧａＡｓ層が
半絶縁性基板２２の平坦化のために用いられ、その上層
を、高抵抗でバンドギャップの大きいノンドープＡｌＧ
ａＡｓ層で形成し、チャンネル層２５から基板２２方向
へのキャリヤの流出を防ぐようにしている。なお、バッ
ファ層２３は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＡｓ
などを用いて構成してもよく、また、これらの材料を組
み合わせた層や超格子構造のような一般的な層構造を用
いてもよい。

【００４５】下部障壁層２４は、たとえばＡｌＧａＡｓ
からなり、電子供給層として機能させるために高濃度に
ドープされたｎ型層とされる。なお、前述したように、
この下部障壁層２４はなくてもよい。

【００４６】チャンネル層２５は、たとえばｎ型ＩｎＧ
ｓＡｓからなる。なお、チャンネル層２５は、ｎ型ドー
プ層、ノンドープ層もしくはそれらの組み合わせまたは
ＧａＡｓ層であってもよい。

【００４７】障壁層２６においては、障壁の高さが後述
する第１のコンタクト層２７を構成するＧａＡｓより高
い、たとえばＡｌＧａＡｓを用いて構成される。このよ
うにＡｌＧａＡｓを用いる場合、絶縁性を高めるため、
低濃度ｎ型ＡｌＧａＡｓやノンドープＡｌＧａＡｓを用
いることが多い。なお、ＡｌＧａＡｓに代えて、同様に
障壁の高さが高いＩｎＡｌＡｓやＩｎＧａＰのような材
料を用いてもよい。

【００４８】第１のコンタクト層２７は、たとえばｎ型
ＧａＡｓからなる。なお、絶縁性を高くするために、低
濃度ｎ型ＧａＡｓやノンドープＧａＡｓを用いることも
ある。

【００４９】ストッパ層２８は、後述する選択エッチン
グにおけるエッチング停止のために設けられるもので、
たとえばｎ型ＡｌＧａＡｓのようなＡｌを含有する半導
体からなる。なお、絶縁性を高めるために、低濃度ｎ型
ＡｌＧａＡｓやノンドープＡｌＧａＡｓを用いてもよ
い。

【００５０】第２のコンタクト層２９は、ソース電極３
０およびドレイン電極３１に対してオーミック接合を形
成するために、たとえば高濃度にドープされた、ｎ型Ｇ
ａＡｓ層から構成されている。

【００５１】次に、ＦＥＴ２１の製造方法、特にゲート
リセス３２の形成からゲート電極３５の形成に至るまで
の工程について説明する。

【００５２】ゲートリセス３２を形成するため、前述し
た従来の場合と同様、まず、第２のコンタクト層２９を
広範囲に選択エッチングし、第１のリセス３３を形成す
ることが行なわれる。この選択エッチングは、ストッパ
層２８で停止する。

【００５３】以後の工程を、図２を参照しながら説明す
る。図２は、前述した図４に対応する図であって、第２
のリセス３４を形成するための工程およびゲート電極３
５を形成するための工程が示されている。

【００５４】前述したように、第１のリセス３３を形成
した後、図２（１）に示すように、ゲート電極３５を形
成すべきゲート領域に対応する微細な開口部を有するパ
ターンマスク３７がフォトリソグラフィ技術を用いて形
成される。

【００５５】次に、図２（２）に示すように、ＦＥＴ２
１を与えるウエハの表面に対して、Ｏ₂ プラズマ処理３
８が施される。これによって、パターンマスク３７の表
面層が酸化され、エッチャントに対する濡れ性が良好に
され、エッチャントがパターンマスク３７の開口部分内
に浸透しやすくなる。

【００５６】また、上述のＯ₂ プラズマ処理３８は、そ
の本来の目的ではないが、パターンマスク３７の開口部
に露出しているストッパ層２８の表面層および、場合に
よっては、第１のコンタクト層２７の表面層をも酸化
し、そこに酸化膜３９を形成してしまう。

【００５７】以上の各工程は、前述した従来の場合と実
質的に同様である。

【００５８】次に、図２（３）に示すように、上述した
酸化膜３９を専ら除去するための酸化膜除去工程が実施
される。この酸化膜除去工程は、好ましくは、ウェット
エッチングにより実施される。このウェットエッチング
では、好ましくは、酸原液または酸に対して酸化剤であ
る過酸化水素量の割合を１／２以下にしたエッチャント
が用いられる。これによって、酸化膜３９を除去した
後、再度、酸化物が堆積されることを防止することがで
きる。

【００５９】上述したエッチャントとして、たとえば、
リン酸系エッチャント（リン酸原液、またはリン酸：過
酸化水素水：水＝１〜３：０〜１：２００の混合液）、
クエン酸系エッチャント（クエン酸原液、またはクエン
酸：過酸化水素水：水＝１〜３：０〜１：２００の混合
液）、または硫酸系エッチャント（硫酸原液、または硫
酸：過酸化水素水：水＝１〜３：０〜１：２００の混合
液）、その他、アンモニア系、アジピン酸系、コハク酸
系などのエッチャントを用いて、３秒間から３０秒間エ
ッチングが行なわれ、これによって、酸化膜３９が除去
される。

【００６０】次に、図２（４）に示すように、パターン
マスク３７を介して選択的にエッチングするリセスエッ
チングが実施される。この選択エッチングは、パターン
マスク３７の開口部において、ストッパ層２８の残部お
よび第１のコンタクト層２７を除去するように進行し、
障壁層２６に到達した時点で停止する。その結果、第２
のリセス３４が形成されるとともに、第２のリセス３４
内において障壁層２６の表面が露出した状態が得られ
る。

【００６１】上述したリセスエッチングにおいて、たと
えば、クエン酸系、アンモニア系、アジピン酸系などの
選択エッチャントが用いられる。より具体的には、たと
えば２５：５〜９：２５〜５０：１０００の割合でクエ
ン酸とアンモニアと過酸化水素水と水とを混合した混合
液をエッチャントとして用いることができる。

【００６２】前述した酸化膜除去工程において用いるエ
ッチャントとこのリセスエッチング工程において用いる
エッチャントとの各々の主成分が互いに同じ酸系である
場合、すなわち互いに同一種である場合には、酸化膜除
去工程とリセスエッチング工程との間での洗浄工程は不
要であるが、互いに異なる場合には、たとえば１０秒間
程度の流水洗浄が必要である。なお、酸化膜除去工程と
リセスエッチング工程とにおいてそれぞれ用いるエッチ
ャントが互いに同一種である場合、各々、クエン酸を主
成分とするとともに、互いに異なる割合で過酸化水素水
を含む、エッチャントを共通して用いることが好まし
い。

【００６３】次に、図２（５）に示すように、第２のリ
セス３４の形成によって露出した障壁層２６の上に、ゲ
ート電極３５が、蒸着等の方法によって形成される。ま
た、パターンマスク３７が除去されるとともに、図１に
示すような保護膜３６が形成されて、ＦＥＴ２１が完成
される。

【００６４】なお、ゲート電極３５は、Ｔｉなどのショ
ットキー金属から構成されてもよいが、図１に示される
ように、熱拡散によって障壁層２６内に埋め込む場合、
Ｐｔを主体とした積層電極（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ、
Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕ等）であることが望まし
い。

【００６５】以上、この発明を図示した実施形態に関連
して説明したが、この発明の範囲内において、その他、
種々の実施形態が可能である。

【００６６】たとえば、図示のＦＥＴ２１は、２段リセ
ス構造を有するものであったが、１段リセス構造のＦＥ
Ｔに対してもこの発明を適用することができる。

【００６７】

【発明の効果】以上のように、この発明によれば、半導
体層のゲート領域にゲートリセスを形成するためのリセ
スエッチング工程の前に、半導体層の表面に形成された
酸化膜を専ら除去するための酸化膜除去工程を実施する
ようにしているので、酸化膜の存在によってエッチング
が阻害されたり、酸化膜の厚みのばらつきによってエッ
チング量にばらつきがもたらされたりすることがないの
で、均一な深さをもってゲートリセスを形成することが
容易になり、ＦＥＴの製造における歩留まりを向上させ
ることができる。

【００６８】上述した酸化膜がリセスエッチング工程に
おいて用いるパターンマスクのエッチャントに対する濡
れ性を向上させるためのＯ₂ プラズマ処理の結果形成さ
れたものである場合には、この発明によれば、このよう
な酸化膜が除去されるので、パターンマスクの濡れ性を
向上させるためのＯ₂ プラズマ処理を問題なく実施する
ことができ、そのため、パターンマスクの開口部が微細
でアスペクト比が大きい場合であっても、エッチング深
さにばらつきが生じにくくすることができ、ＦＥＴに対
する高利得、高出力および高効率といった要望に十分対
応できるようになる。

【００６９】また、酸化膜除去工程において、酸原液ま
たは酸に対して酸化剤である過酸化水素量の割合を１／
２以下にしたエッチャントを用いると、酸化膜除去工程
の後、再度、酸化物が半導体層上に堆積されることを有
利に防止することができる。

【００７０】また、酸化膜除去工程において用いるエッ
チャントとリセスエッチング工程において用いるエッチ
ャントとが互いに同一種であると、これらの工程間で洗
浄工程を実施することが不要となり、工程数の低減に寄
与させることができる。

【００７１】また、酸化膜除去工程の結果、ゲートリセ
ス内にＡｌＧａＡｓ層が現れる場合には、このＡｌＧａ
Ａｓ層の表面には、強力な酸化膜が形成される傾向があ
るため、この発明による効果が一層顕著なものとなる。

【図面の簡単な説明】

【図１】この発明の一実施形態による製造方法によって
得られた、ヘテロ接合構造を有するＦＥＴ２１の積層構
造を図解的に示す断面図である。

【図２】図１に示した第２のリセス３４を形成するため
の工程およびゲート電極３５を形成するための工程を説
明するための図解的断面図である。

【図３】この発明にとって興味ある従来のヘテロ接合構
造を有するＦＥＴ１の積層構造を図解的に示す断面図で
ある。

【図４】図３に示した第２のリセス１３を形成するため
の工程およびゲート電極１４を形成するための工程を説
明するための図解的断面図である。

【符号の説明】

２１ ＦＥＴ ２２ 半絶縁性基板 ２３ バッファ層 ２４ 下部障壁層 ２５ チャンネル層 ２６ 障壁層 ２７，２９ コンタクト層 ２８ ストッパ層 ３０ ソース電極 ３１ ドレイン電極 ３２ ゲートリセス ３３ 第１のリセス ３４ 第２のリセス ３５ ゲート電極 ３７ パターンマスク ３８ Ｏ₂ プラズマ処理 ３９ 酸化膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F043 AA37 BB25 GG04 5F102 FA00 GB01 GC01 GD01 GJ05 GJ06 GK04 GK05 GK06 GK08 GL04 GM04 GM06 GN05 GN06 GQ02 GR04 GS02 GT01 GT03 GV08 HC01 HC15

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体層のゲート領域にゲートリセスを
   形成するために、前記半導体層を選択的にエッチングす
   るリセスエッチング工程を備える、ヘテロ接合構造を有
   する電界効果トランジスタの製造方法であって、 前記リセスエッチング工程の前に、前記半導体層の表面
   に形成された酸化膜を専ら除去するための酸化膜除去工
   程を実施することを特徴とする、電界効果トランジスタ
   の製造方法。
2. 【請求項２】 前記リセスエッチング工程の前に、当該
   リセスエッチング工程において用いるパターンマスクの
   エッチャントに対する濡れ性を向上させるためのＯ₂ プ
   ラズマ処理が実施され、前記酸化膜は、前記Ｏ₂ プラズ
   マ処理によって前記半導体層の表面に形成されたもので
   ある、請求項１に記載の電界効果トランジスタの製造方
   法。
3. 【請求項３】 前記酸化膜除去工程において、酸原液ま
   たは酸に対して酸化剤である過酸化水素量の割合を１／
   ２以下にしたエッチャントを用いる、請求項１または２
   に記載の電界効果トランジスタの製造方法。
4. 【請求項４】 前記酸化膜除去工程において用いる前記
   エッチャントと前記リセスエッチング工程において用い
   る前記エッチャントとは、互いに同一種である、請求項
   １ないし３のいずれかに記載の電界効果トランジスタの
   製造方法。
5. 【請求項５】 前記酸化膜除去工程において用いる前記
   エッチャントは、クエン酸原液、リン酸原液、１〜３：
   ０〜１：２００の割合でクエン酸と過酸化水素水と水と
   を混合した混合液、または、１〜３：０〜１：２００の
   割合でリン酸と過酸化水素水と水とを混合した混合液で
   あり、前記リセスエッチング工程において用いる前記エ
   ッチャントは、クエン酸とアンモニアと過酸化水素水と
   水とからなる混合液である、請求項１ないし４のいずれ
   かに記載の電界効果トランジスタの製造方法。
6. 【請求項６】 前記酸化膜除去工程において用いる前記
   エッチャントと前記リセスエッチング工程において用い
   る前記エッチャントとは、ともに、クエン酸を主成分と
   するとともに、互いに異なる割合で過酸化水素水を含
   む、請求項１ないし５のいずれかに記載の電界効果トラ
   ンジスタの製造方法。
7. 【請求項７】 前記ゲートリセスは、第１のリセスと前
   記第１のリセス内に形成される第２のリセスとからなる
   ２段リセス構造を有する、請求項１ないし６のいずれか
   に記載の電界効果トランジスタの製造方法。
8. 【請求項８】 前記酸化膜除去工程の結果、前記ゲート
   リセス内にＡｌＧａＡｓ層が現れる、請求項１ないし７
   のいずれかに記載の電界効果トランジスタの製造方法。