JP3235548B2

JP3235548B2 - 半導体装置の製造方法

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Publication number: JP3235548B2
Application number: JP31003197A
Authority: JP
Inventors: 洋一及川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-04-04
Filing date: 1997-10-24
Publication date: 2001-12-04
Anticipated expiration: 2017-10-24
Also published as: JPH10335353A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に化合物半導体装置の製造に用いて好適
とされる製造方法に関する。

【０００２】

【従来の技術】マイクロ波及びミリ波帯での増幅素子と
してよく用いられている化合物半導体装置では、ドレイ
ン耐圧を向上させるために、従来より、リセス内にゲー
ト電極を形成した構造が知られている。さらに、高周波
特性を向上させるためには、素子寄生抵抗をできる限り
低減する必要があり、このために、例えばリセス内に形
成するゲート電極をソース電極側に寄せた構造、いわゆ
るリセス内オフセットゲート電極構造が従来より用いら
れている。

【０００３】以下では、このリセス内オフセットゲート
電極構造を有する化合物半導体電界効果型トランジスタ
（以下、「ＦＥＴ」と略記する）の製造方法の従来技術
について説明する。

【０００４】第１の従来技術は、リソグラフィーでの目
合せによる製造方法であり、図４は、その製造方法の主
要工程の断面を工程順に模式的に示した図である。

【０００５】まず、ＧａＡｓ基板１表面のキャップ層
（図示せず）を所望の深さまで、フォトレジスト５ａを
マスクとしてエッチングして、ワイドリセス７を形成す
る（図４（ａ）参照）。

【０００６】次に、フォトレジスト５ａを除去した後、
全面にＳｉＯ₂（シリコン酸化膜）などの絶縁膜４を成
膜し、リソグラフィー目合せ技術にて、ワイドリセス７
に対してオフセットになるように、ゲート電極形成予定
領域以外の絶縁膜４を覆うフォトレジスト５ｂを形成す
る（図４（ｂ）参照）。

【０００７】そして、フォトレジスト５ｂをマスクとし
て絶縁膜４をエッチングし、ゲート開口部を形成する
（図４（ｃ）参照）。

【０００８】次に、フォトレジスト５ｂを除去した後、
ゲート電極９となる、タングステンシリサイド（ＷＳ
ｉ）、窒化チタン（ＴｉＮ）、白金（Ｐｔ）、金（Ａ
ｕ）膜を、蒸着法またはスパッタ法にて順次積層成膜す
る。

【０００９】リソグラフィー技術を用いてフォトレジス
トマスクを形成し（ゲート部に開口を備えたマスク）、
ＲＩＥ（リアクティブ・イオンエッチング）やイオンミ
リングなどを用いて、ゲート電極９頭部以外を除去し
て、Ｔ字型ゲート電極９を形成する（図４（ｄ）参
照）。

【００１０】その後、ソース電極１１及びドレイン電極
１２を形成して、半導体装置を製造する（図４（ｅ）参
照）。

【００１１】また、第２の従来技術として、リセス幅お
よびリセス内オフセットゲート電極の位置を精度良く形
成できる化合物半導体装置の製造方法を提供することを
目的とした特開平３−１４５１４０号公報には、図５に
工程断面図として示すような製造方法が開示されてい
る。

【００１２】まず、ＧａＡｓ基板１上に酸化膜（絶縁
膜）４を形成し、その上に隣り合う３つの開口部を持つ
第１のフォトレジスト５ａを形成する。この際、中央の
開口部の幅がゲート長を、両側の開口部の間隔がリセス
幅を、また、両側の開口部に対する中央の開口部の位置
がリセス内オフセットゲートの位置を決定するようにマ
スク設計を行なう。そして、この第１のフォトレジスト
５ａをマスクとして酸化膜４に開口部を形成する（図５
（ａ）参照）。

【００１３】次に、第２のフォトレジスト層５ｂを被着
した後、中央の開口部のみを残すようにパターニングを
施す（図５（ｂ）参照）。

【００１４】次に、第１及び第２のフォトレジスト５
ａ、５ｂの開口部より酸化膜４をウェットエッチングす
る（図５（ｃ）参照）。

【００１５】つづいて、開口部よりＧａＡｓ基板１をエ
ッチングして、ワイドリセス７を形成する。その後、ゲ
ート電極金属９を蒸着する（図５（ｄ）参照）。

【００１６】そして、リフトオフ法により、第１及び第
２のフォトレジスト５ａ、５ｂを除去して、リセス内オ
フセットゲート電極９を形成する（図５（ｅ）参照）。

【００１７】さらに、第３の従来技術として、ＧａＡｓ
を用いたＭＥＳＦＥＴなどにワイドリセスおよびゲート
下の狭いリセスを形成するとき、一度の目合わせで位置
を決定することにより、目合わせずれの生じない２段リ
セスを形成する製造方法を提供することを目的とした特
開平５−１３４４５号公報には、図６に工程断面図とし
て示すような製造方法が開示されている。

【００１８】まず、ＧａＡｓ基板１上に窒化膜４ａを成
長し、ゲート部以外のリセスに相当する領域の窒化膜４
ａを選択的に除去する（図６（ａ）参照）。

【００１９】次に、この窒化膜４ａをマスクとしてＧａ
Ａｓ基板１をエッチングし、ゲート下部以外の幅の広い
リセスを形成する。そして、酸化膜４ｂを成長してから
レジスト５ａを塗布する（図６（ｂ）参照）。

【００２０】次に、レジスト５ａと酸化膜４ｂのエッチ
ング条件が等しくなる条件で、窒化膜４ａが露出するま
でエッチバック平坦化を行なう（図６（ｃ）参照）。

【００２１】そして、窒化膜４ａのエッチングレートが
酸化膜４ｂのエッチングレートより十分大きくなる条件
でドライエッチングを行い、窒化膜４ａを除去する。次
に、ゲート部以外のＧａＡｓ基板１をレジスト５ｂでマ
スクする（図６（ｄ）参照）。

【００２２】次に、ＧａＡｓ基板１のゲート部のｎチャ
ネル層が所望の厚さになるまでエッチングしてゲート下
部のリセス８を形成する（図６（ｅ）参照）。

【００２３】

【発明が解決しようとする課題】しかしながら、上記し
た従来技術は、それぞれ下記記載の問題点を有してい
る。

【００２４】（１）まず、図４を参照して説明した上記
第１の従来技術では、ワイドリセスに対してゲート開口
部がオフセットになるように、リソグラフィー目合せ技
術を用いているため、ゲート電極の位置のばらつきが発
生する、という問題点を有している。因みに、露光時の
目合せによる位置精度は、±０．２μｍ程度であるた
め、この程度の位置ずれが生じてしまう。

【００２５】この問題に対して、１度の露光によりワイ
ドリセス寸法及びゲート電極の位置を決定する目的で、
図５、図６を参照してそれぞれ説明した上記第２の従来
技術及び第３の従来技術が提案されている。

【００２６】（２）しかしながら、上記第２の従来技術
では、第１のフォトレジスト５ａ上に第２のフォトレジ
スト５ｂを形成しているため、第２のフォトレジストｂ
を露光・現像する際に、第１のフォトレジスト５ａが溶
解して開口寸法が広がる、という問題が発生する。この
第１のフォトレジストの開口寸法は、ＦＥＴのゲート長
に直結しているため、第１のフォトレジストの開口寸法
が広がると、ゲート長が広がり、ＦＥＴの高周波特性が
劣化する、という問題が生じる。

【００２７】（３）また、上記第３の従来技術では、窒
化膜で開口した領域を酸化膜で埋め込んでから、レジス
トを用いて全面エッチバックし、窒化膜を全部除去する
工程により、酸化膜からなるゲート開口部を形成してい
るため、相異なる絶縁膜が２種類必要であり、さらに酸
化膜をエッチバックしてから窒化膜を全面除去するとい
うように、製造工程が長くなり、且つ複雑化している。
このため、製造コストが高くなり、また歩留が低下する
問題点も有している。

【００２８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、製造工程をでき
るだけ簡略にしつつ、リセス内のゲート電極の位置を精
度良く、且つゲート長及びリセス幅を精度良く形成でき
るようにした半導体装置の製造方法を提供することにあ
る。

【００２９】

【課題を解決するための手段】前記目的を達成するた
め、本願第１発明の半導体装置の製造方法は、半導体基
板上に絶縁膜を成膜する工程と、ゲート部以外のリセス
部に相当する領域に絶縁膜が残るように、絶縁膜をエッ
チングする工程と、絶縁膜で覆われていない領域のみ選
択的に半導体層を成長する工程とを含む。

【００３０】また、本願第２発明は、上記第１発明にお
いて、前記ゲート部以外のリセス部に相当する領域に
て、ソース電極側よりもドレイン電極側の幅が長くなる
ように前記絶縁膜を残すことを特徴とする。

【００３１】また、本願第３発明は、半導体基板上に絶
縁膜を成膜する工程と、ゲート部以外のリセス部に相当
する領域に絶縁膜が残るように、絶縁膜をエッチングす
る工程と、ゲート電極を形成する工程を、ゲート電極と
絶縁膜で覆われていない領域のみ選択的に半導体層を成
長する工程とを含む。

【００３２】

【発明の実施の形態】次に、本発明の好ましい実施の形
態について図面を参照して説明する。

【００３３】［実施の形態１］図１は、本発明の好まし
い実施の形態に係る半導体装置の製造方法の主要工程に
ついて工程順に断面を模式的に示した図である。図１を
参照して、本発明（請求項１）の実施の形態について説
明する。

【００３４】半導体基板１上に、絶縁膜４を成膜し、フ
ォトレジストパターン５ａを形成し、ゲート部以外のリ
セス部に相当する領域に絶縁膜４が残るように絶縁膜４
をエッチングする（図１（ａ）参照）。

【００３５】その後、フォトレジスト除去後、絶縁膜４
で覆われていない領域にのみ選択的に、半導体層６を成
長する（図１（ｂ）参照）。

【００３６】次に、ゲート部以外の領域を、フォトレジ
スト５ｂで覆い、ゲート部領域の半導体層６を除去し
（図１（ｃ）参照）、その後、ゲート電極９を形成する
（図１（ｄ）参照）。

【００３７】次に、絶縁性保護膜１０を形成した後、オ
ーミック性を有するソース電極１１、ドレイン電極１２
を形成して、半導体装置が得られる（図１（ｅ）参
照）。

【００３８】この実施の形態によれば、リセス内のゲー
ト電極の位置及びゲート長、リセス幅は、最初の絶縁膜
をエッチングする際のマスクパターンによって、一義的
に決定でき、その後、ドライエッチング、選択成長技術
を用いて製造しているため、製造工程をできるだけ簡略
なものとしつつ、リセス内のゲート電極の位置を精度良
く形成でき、且つ、ゲート長及びリセス幅を精度良く形
成することができる、という作用効果を奏する。

【００３９】［実施例１］上記した実施の形態について
より具体的に説明すべくその一実施例について、図１を
参照して以下に説明する。

【００４０】半絶縁性ＧａＡｓ基板１上に、分子線ビー
ムエピタキシャル（ＭＢＥ；Ｍolecular Ｂeam Ｅpit
axial growth）法または有機金属気相成長（ＭＯＣＶ
Ｄ；Ｍetal Ｏrganic ＣＶＤ）法を用いて、チャネル
層であるノンドープＩｎ_0.2Ｇａ_0.8Ａｓ層２、電子供給
層であるｎ型Ａｌ_0.2Ｇａ_0.8Ａｓ層３を順次成長させ
る。Ｉｎ_0.2Ｇａ_0.8Ａｓ層の膜厚は１５ｎｍであり、Ａ
ｌ_0.2Ｇａ_0.8Ａｓ層３の膜厚は４０ｎｍ、不純物濃度は
２×１０¹⁸ｃｍ^-3である。

【００４１】次に、Ａｌ_0.2Ｇａ_0.8Ａｓ層３上にＳｉＯ
₂からなる厚さ２００ｎｍの絶縁膜４を成長させ、リソ
グラフィー技術を用いてフォトレジスト膜パターン５ａ
を形成する。このとき、ゲート部以外のリセス部に相当
する領域のみフォトレジスト５ａが覆われるようにパタ
ーンを形成する。

【００４２】その後、例えば四フッ化炭素（ＣＦ₄）と
フルオロハイドロカーボン（ＣＨＦ₃）とアルゴン（Ａ
ｒ）の混合ガスを用いたドライエッチングを行い、ゲー
ト部以外のリセス部に相当する領域のみ絶縁膜４を残す
（図１（ａ）参照）。

【００４３】フォトレジスト５ａを剥離した後、絶縁膜
４が覆われていない領域のみ選択的に、ＭＯＣＶＤ法を
用いて、コンタクト層であるｎ型ＧａＡｓ層６を成長す
る（図１（ｂ）参照）。ここで、ＧａＡｓ層６の膜厚は
８０ｎｍ、不純物濃度は３×１０¹⁸ｃｍ^-3である。

【００４４】次に、ゲート部以外の領域をフォトレジス
ト５ｂで覆い、そのフォトレジスト５ｂの形状が逆テー
パになるようにパターニングする。

【００４５】そして、ゲート部領域のＧａＡｓ膜６をエ
ッチングして、除去する（図１（ｃ）参照）。このとき
のエッチング方法としては、ドライエッチングもしくは
ウェットエッチングのどちらでもよい。

【００４６】また、下地ＡｌＧａＡｓ層３に対して選択
的にＧａＡｓをエッチングしても、または非選択的にエ
ッチングしてもいずれであってもよいが、下地ＡｌＧａ
Ａｓ層３に対して選択的にエッチングした方が好まし
い。その理由は、電子供給層であるＡｌＧａＡｓ層の厚
さが精度良く製造でき、ＦＥＴの重要なパラメータであ
るしきい値電圧（Ｖth）が再現よく製造できるからであ
る。例えばＢＣｌ₃とＳＦ₆の混合ガスを用いることによ
り、選択比２００以上のＧａＡｓドライエッチングが可
能である。

【００４７】その後、ゲート電極金属用として厚さ５０
ｎｍのチタン（Ｔｉ）と厚さ５００ｎｍのアルミニウム
（Ａｌ）を蒸着する。そして、リフトオフ法により、フ
ォトレジスト膜及びフォトレジスト膜上のＴｉ／Ａｌ膜
を除去して、ゲート電極９を形成する（図１（ｄ）参
照）。

【００４８】ついで、全面に厚さ２００ｎｍの窒化シリ
コン膜１０を成膜した後、ソース電極及びドレイン電極
形成領域の窒化シリコン膜を選択的に除去して露出させ
たｎ型ＧａＡｓ層表面６に、蒸着法またはスパッタ法に
より、オーミック性を有するソース電極１１、ドレイン
電極１２を形成して、半導体装置が得られる（図１
（ｅ）参照）。

【００４９】［実施例２］なお、上記実施例１では、ワ
イドリセスのみを有する半導体装置の製造方法を例に説
明したが、ワイドリセス及びゲートリセスの２段リセス
構造を有する半導体装置も、同様の方法で製造できる。

【００５０】この場合、図２に示すように、ゲート部以
外のリセス部に相当する領域のみ絶縁膜４を形成し（図
２（ａ）参照）、選択的にｎ型ＧａＡｓ層６を成長し
（図２（ｂ）参照）、ゲート部以外の領域をフォトレジ
スト５ｂで覆い、ゲート部領域のＧａＡｓ層６をエッチ
ングした後、さらにＡｌＧａＡｓ層３をエッチング除去
して、ゲートリセス８を形成する（図２（ｃ）参照）。
これにより、２段リセス構造ができる。この２段リセス
構造では、ＦＥＴのゲート・ドレイン間の耐圧が向上す
る利点がある。

【００５１】なお、上記各実施例では、ＧａＡｓ基板上
にＩｎＧａＡｓ層、ＡｌＧａＡｓ層を順次成長したヘテ
ロ結合の結晶を用いているが、ＧａＡｓ基板上にｎ型Ｇ
ａＡｓを成長してから、ゲート部以外のリセス部に相当
する領域に絶縁膜を形成してもよい。

【００５２】また、上記各実施例では、基板としてＧａ
Ａｓ基板を用いているが、本発明はこれに限定されるも
のでなく、Ｓｉ、ＩｎＰなどどのような半導体基板を用
いてもよい。

【００５３】［実施の形態２］次に、請求項２記載の本
発明の半導体装置の製造方法の実施の形態について説明
する。図１を参照すると、この実施の形態においては、
半導体基板１上に、絶縁膜４を成膜し、ゲート部以外の
リセス部に相当する領域にて、ソース電極側よりもドレ
イン電極側の幅が長くなるように、絶縁膜４を残す（図
１（ａ）参照）。

【００５４】その後の工程は、上記した実施の形態と同
様の工程に従い、半導体装置を得る。

【００５５】［実施例３］上記した発明の実施の形態に
ついてより具体的に説明すべく一実施例について図１を
参照して以下に説明する。

【００５６】上記実施例１と同様に、半絶縁性ＧａＡｓ
基板１上に、チャネル層であるノンドープＩｎ_0.2Ｇａ
_0.8Ａｓ層２、電子供給層であるｎ型Ａｌ_0.2Ｇａ_0.8Ａ
ｓ層３を順次成長した後、ＳｉＯ₂からなる絶縁膜４を
成長させ、リソグラフィー技術を用いてフォトレジスト
膜パターン５ａを形成する（図１（ａ）参照）。

【００５７】このとき、ゲート部以外のリセス部に相当
する領域のみフォトレジスト５ａが覆われ、且つ、ソー
ス電極側のパターンをドレイン電極側のパターンよりも
幅を短くする。例えば、ソース電極側のパターン幅Ｌgs
を０．２μｍ、ゲート部の開口寸法Ｌgを０．２μｍ、
ドレイン電極側のパターンＬgdを０．４μｍとする。

【００５８】その後は、上記実施例１と同様にして、ゲ
ート電極及びソース・ドレイン電極を形成して、半導体
装置を得る。このように、ゲート部以外のリセス部に相
当する領域に絶縁膜が残るようにリソグラフィーとドラ
イエッチング技術とを用い、その後、半導体層を選択成
長する技術を用いたことにより、リセス内のゲート電極
の位置は最初の絶縁膜をエッチングする際のマスクパタ
ーンによって決定され、リセス内オフセットゲート寸法
を精度良く形成することができる。

【００５９】［実施の形態３］次に、請求項５又は６記
載の本発明の半導体装置の製造方法の実施の形態につい
て図面を参照して説明する。図３は、この実施の形態の
製造方法の主要工程について工程順に断面を模式的に示
した図である。図３を参照すると、半導体基板１上に絶
縁膜４を成膜し、フォトレジストパターン５ａを形成
し、ゲート部以外のリセス部に相当する絶縁膜４が残る
ように、絶縁膜４をエッチングする。（図３（ａ）参
照）。

【００６０】次にゲート部以外の領域をフォトレジスト
５ｂで覆い、ゲート電極９を形成する（図３（ｂ）参
照）。

【００６１】その後、ゲート電極９と絶縁膜４が覆われ
ていない領域のみ選択的に、半導体層６を成長する（図
３（ｃ）参照）。

【００６２】次に、絶縁性保護膜１０を形成した後、オ
ーミック性を有するソース電極１１、ドレイン電極１２
を形成して、半導体層が得られる（図３（ｄ）参照）。

【００６３】［実施例４］上記した発明の実施の形態に
ついてより具体的に説明すべく一実施例について図３を
参照して以下に説明する。

【００６４】上記実施例１と同様に、半絶縁性ＧａＡｓ
基板１上に、チャネル層であるノンドープＩｎ_0.2Ｇａ
_0.8Ａｓ層２、電子供給層であるｎ型Ａｌ_0.2Ｇａ_0.8Ａ
ｓ層３を順次成長した後、ＳｉＯ₂からなる絶縁膜４を
成長させ、リソグラフィー技術を用いてフォトレジスト
膜パターン５ａを形成する。このとき、ゲート部以外の
リセス部に相当する領域のみフォトレジスト５ａが覆わ
れるようにパターンを形成し、このフォトレジスト５ａ
をマスクとして絶縁膜を選択的にエッチングする（図３
（ａ）参照）

【００６５】フォトレジスト５ａを剥離した後、将来ゲ
ート電極になる開口部以外の領域をフォトレジスト５ｂ
で覆い、そのフォトレジスト５ｂの形状が逆テーパにな
るようにパターニングする。その後、ゲート電極金属用
として厚さ５００ｎｍのモリブデン（Ｍｏ）を蒸着する
（図３（ｂ）参照）。そして、リフトオフ法によりフォ
トレジスト膜及びフォトレジスト膜上のＭｏ膜を除去し
て、ゲート電極９を形成する。次に、ゲート電極９及び
絶縁膜４が覆われていない領域のみ選択的に、ＭＯＣＶ
Ｄ法を用いて、コンタクト層であるｎ型ＧａＡｓ層６を
成長する（図３（ｃ）参照）。

【００６６】その後は、実施例１と同様にして、ソース
ドレイン電極を形成して、半導体装置を得る（図３
（ｄ）参照）。

【００６７】なお、実施例２のように、ゲート電極を蒸
着する前にＡｌＧａＡｓ層３をエッチングしてゲートリ
セスを形成して、２段リセス構造にすることを追加して
もよい。

【００６８】さらに、実施例３のように、絶縁膜４上の
フォトレジスト５ａをパターニングする際、ゲート部以
外のリセス部に相当する領域のみ覆い、かつ、ソース電
極側のパターンをドレイン電極側のパターンよりも幅を
短くすることを追加してもよい。

【００６９】この実施例４では、ゲート電極を形成して
から、リセス部以外の領域にＧａＡｓキャップ層を選択
成長しているので、実施例１にてゲート部領域内に成長
されたＧａＡｓ層を除去する工程が不必要であり、実施
例１よりも１工程短縮できている。

【００７０】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００７１】（１）本発明の第１の効果は、リセス内の
ゲート電極の位置を精度良く形成できる、ということで
ある。また、この時、ゲートのリセス内オフセット寸法
を正確に形成できる、という効果も奏する。

【００７２】その理由は、本発明によれば、ゲート部以
外のリセス部に相当する領域に絶縁膜が残るようにリソ
グラフィーとドライエッチング技術とを用い、その後、
半導体層を選択成長する技術を用いている、ことによ
る。すなわち、リセス内のゲート電極の位置は最初の絶
縁膜をエッチングする際のマスクパターンによって決定
できるためである。

【００７３】（２）本発明の第２の効果は、ゲート長及
びリセス幅が精度良く形成できる、ということである。

【００７４】その理由は、本発明においては、上記
（１）の理由で説明した通り、ゲート長及びリセス幅を
最初の絶縁膜をエッチングする際のマスクパターンによ
って決定できるためである。

【００７５】（３）本発明の第３の効果は、リソグラフ
ィー、ドライエッチング、選択成長などの一般的な技術
を用いて半導体装置を製造しているため、製造工程が従
来の方法よりも容易且つ簡略であり、歩留が向上し、製
造コストを削減することができ、生産性を向上する、と
いうことである。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体装置の製造方法
の主要工程を工程順に示す断面図である。

【図２】本発明の一実施例に係る半導体装置の製造方法
の主要工程を工程順に示す断面図である。

【図３】本発明の一実施例に係る半導体装置の製造方法
の主要工程を工程順に示す断面図である。

【図４】第１の従来技術の半導体装置の製造方法の主要
工程を工程順に示す断面図である。

【図５】第２の従来技術の半導体装置の製造方法の主要
工程を工程順に示す断面図である。

【図６】第３の従来技術の半導体装置の製造方法の主要
工程を工程順に示す断面図である。

【符号の説明】

１半導体基板２ＩｎＧａＡｓ層３ＡｌＧａＡｓ層４絶縁膜４ａ窒化膜４ｂ酸化膜５ａ第１のフォトレジスト５ｂ第２のフォトレジスト６ｎ型ＧａＡｓ層７ワイドリセス８ゲートリセス９ゲート電極１０絶縁性保護膜１１ソース電極１２ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/41 H01L 29/812

Claims

(57)【特許請求の範囲】

【請求項１】リセスゲート構造を有する半導体装置の製
造方法において、（ａ）半導体基板の表面に下地層を設け、該下地層上に
絶縁膜を形成する工程と、（ｂ）将来リセス領域を形成する領域外、及び、将来リ
セス領域を形成する領域内で、将来ゲート部を形成する
領域の前記絶縁膜を除去する工程と、（ｃ）前記将来リセス領域を形成する領域を除く領域に
半導体層を形成する工程と、（ｄ）前記将来ゲート部を形成する領域の半導体層を前
記下地層に対して選択的にエッチングする工程と、（ｅ）前記将来リセス領域を形成する領域内の前記将来
ゲート部を形成する領域にゲート電極を形成する工程
と、を有することを特徴とする半導体装置の製造方法。
【請求項２】請求項１において、ゲートを形成する領域
の一方の側の絶縁膜の幅が、他方の側の絶縁膜の幅より
も広く残すことを特徴とする半導体装置の製造方法。
【請求項３】請求項１又は２に記載の半導体装置の製造
方法おいて、前記将来ゲート部を形成する領域の半導体
層を前記下地層に対して選択的にエッチングした後、さ
らに前記下地層の一部をエッチング除去して、ゲートリ
セスを形成した後、前記ゲート電極を形成する、ことを
特徴とする半導体装置の製造方法。
【請求項４】リセスゲート構造を有する半導体装置の製
造方法において、（ａ）半導体基板上に絶縁膜を形成する工程と、（ｂ）将来リセス領域を形成する領域外、及び、将来リ
セス領域を形成する領域内で、将来ゲート部を形成する
領域の前記絶縁膜を除去する工程と、（ｃ）前記将来ゲート部を形成する領域外をフォトレジ
スト膜で覆った上に電極金属を堆積させて、リフトオフ
法により前記フォトレジスト膜上の前記電極金属を除去
して、将来リセス領域を形成する領域内の前記将来ゲー
ト部を形成する領域にゲート電極を形成する工程と、（ｄ）前記ゲート電極形成後に、前記将来リセス領域を
形成する領域を除く領域に半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】請求項４において、ゲートを形成する領域
の一方の側の絶縁膜の幅が、他方の側の絶縁膜の幅より
も広く残すことを特徴とする半導体装置の製造方法。
【請求項６】（ａ）基板の表面に下地層を設け、該下地
層上に絶縁膜を形成した後、ゲート部以外のリセス部に
相当する領域のみがフォトレジストで覆われるようにマ
スクパターンを形成し、（ｂ）前記絶縁膜をドライエッチしてゲート部以外のリ
セス部に相当する領域にのみ前記絶縁膜を残し、（ｃ）前記フォトレジスト除去後、前記絶縁膜をマスク
として選択的に半導体層を成長させ、（ｄ）ゲート部以外の領域をフォトレジストで覆い、前
記半導体層を、前記下地層に対して選択的に、エッチン
グ除去し、（ｅ）ゲート電極用金属を蒸着し、リフトオフしてゲー
ト電極を形成し、（ｆ）その後ソース電極及びドレイン電極を形成し、リ
セス内の前記ゲート電極の位置が、前記絶縁膜をエッチ
ングする際の前記マスクパターンで決定できるようにし
た、ことを特徴とする半導体装置の製造方法。