WO2023228899A1 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

Info

Publication number
WO2023228899A1
WO2023228899A1 PCT/JP2023/018925 JP2023018925W WO2023228899A1 WO 2023228899 A1 WO2023228899 A1 WO 2023228899A1 JP 2023018925 W JP2023018925 W JP 2023018925W WO 2023228899 A1 WO2023228899 A1 WO 2023228899A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
nitride semiconductor
outer peripheral
substrate
semiconductor device
Prior art date
Application number
PCT/JP2023/018925
Other languages
English (en)
French (fr)
Inventor
友 多胡
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Publication of WO2023228899A1 publication Critical patent/WO2023228899A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Abstract

窒化物半導体装置（１０）は、基板（１２）と、基板（１２）の上方に配置されるとともに、基板（１２）の上方に側壁面（１６Ｅ）が露出した電子走行層（１６）と、電子走行層（１６）との界面付近において電子走行層（１６）内に二次元電子ガス（２０）を発生させるべく電子走行層（１６）の上に配置された電子供給層（１８）と、電子走行層（１６）の側壁面（１６Ｅ）を覆う保護絶縁膜（４６）とを備える。基板（１２）は、電子走行層（１６）の側壁面（１６Ｅ）よりも外側に位置するとともに保護絶縁膜（４６）の下端面（４６Ｓ）と接する基板外周部（１２Ｐ）を含む。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　現在、窒化ガリウム（ＧａＮ）等のIII族窒化物半導体（以下、単に「窒化物半導体」と言う場合がある）を用いた高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。特許文献１は、ノーマリーオフ型（エンハンスメント型とも呼ばれる）ＧａＮ－ＨＥＭＴデバイスの一例を開示している。
　特許文献１に記載のデバイスは、基板の上方に設けられたＧａＮ層と、ＧａＮ層の上に設けられた窒化アルミニウムガリウム（ＡｌＧａＮ）層と、ＡｌＧａＮ層の上に設けられるとともにアクセプタ型不純物がドープされたｐ型ＧａＮゲート層とを含む。この構造では、ＧａＮ層（電子走行層とも呼ばれる）とＡｌＧａＮ層（電子供給層とも呼ばれる）との間のヘテロ接合界面付近においてＧａＮ層内に発生した二次元電子ガス（２ＤＥＧ）がソース－ドレイン間の電流経路として使用される。
特表２０１２－５２３６９７号公報
　ＧａＮ－ＨＥＭＴデバイスなどの窒化物半導体装置は、一枚の大判の基板に多数個一括して形成された後、ダイシングによって個々のチップに個片化される。その後、各チップは、内部の構造に対する外的要因の影響（例えば、衝撃などの物理的影響、サージなどの電気的影響、または水分などのその他の影響）を抑制するために封止樹脂で封止される。
　封止樹脂は、例えばチップ端部に露出したＧａＮ層（２ＤＥＧが生じる窒化物半導体層）の側壁面を覆うように設けられる。しかしながら、例えばＧａＮ層の側壁面との界面において封止樹脂の形成が十分でないなどの何らかの欠陥が封止樹脂にある場合、ＧａＮ層に対する外的要因の影響が十分に抑制されない。
　なお、このような課題は、窒化物半導体ＨＥＭＴのみならず、窒化物半導体層（上記の例ではＧａＮ層）に生じた２ＤＥＧを電流経路として使用する他の窒化物半導体装置（例えば窒化物半導体ダイオードなど）においても同様に生じ得る。
　本開示の一態様による窒化物半導体装置は、基板と、前記基板の上方に配置されるとともに、前記基板の上方に側壁面が露出した第１窒化物半導体層と、前記第１窒化物半導体層との界面付近において前記第１窒化物半導体層内に二次元電子ガスを発生させるべく前記第１窒化物半導体層の上に配置された第２窒化物半導体層と、前記第１窒化物半導体層の前記側壁面を覆う保護絶縁膜とを備え、前記基板は、前記第１窒化物半導体層の前記側壁面よりも外側に位置するとともに前記保護絶縁膜の下端面と接する基板外周部を含む。
　本開示の一態様による窒化物半導体装置は、窒化物半導体層に対する外的要因の影響を抑制することができる。
図１は、一実施形態に係る例示的な窒化物半導体装置の端部周辺構造を示す概略断面図である。 図２は、図１に示す四角枠Ｆ２で囲まれた部分の概略拡大断面図である。 図３は、図１の窒化物半導体装置の例示的なＨＥＭＴ構造を示す概略断面図である。 図４は、図１の窒化物半導体装置の概略的な部分平面図である。 図５は、図１の窒化物半導体装置の例示的な製造工程を示す概略断面図である。 図６は、図５に続く例示的な製造工程を示す概略断面図である。 図７は、図６に続く例示的な製造工程を示す概略断面図である。 図８は、図７に続く例示的な製造工程を示す概略断面図である。 図９は、図８に続く例示的な製造工程を示す概略断面図である。 図１０は、図９に続く例示的な製造工程を示す概略断面図である。 図１１は、図１０に続く例示的な製造工程を示す概略断面図である。 図１２は、図１１に続く例示的な製造工程を示す概略断面図である。 図１３は、図１２に続く例示的な製造工程を示す概略断面図である。 図１４は、図１３に続く例示的な製造工程を示す概略断面図である。 図１５は、図１４に続く例示的な製造工程を示す概略断面図である。 図１６は、図１５に続く例示的な製造工程を示す概略断面図である。 図１７は、図１６に続く例示的な製造工程を示す概略断面図である。 図１８は、図１７に続く例示的な製造工程を示す概略断面図である。 図１９は、図１８に続く例示的な製造工程を示す概略断面図である。 図２０は、図１９に続く例示的な製造工程を示す概略断面図である。 図２１は、図２０に続く例示的な製造工程を示す概略断面図である。
　以下、添付図面を参照して本開示による半導体装置のいくつかの実施形態を説明する。なお、図面に示される構成要素は、分かり易さおよび明瞭化のために部分的に拡大されている場合があり、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　［１．窒化物半導体装置の全体構造］
　図１～図４を参照して、一実施形態に係る例示的な窒化物半導体装置１０の全体構造を説明する。例えば、窒化物半導体装置１０は、III族窒化物半導体を用いたＨＥＭＴとして構成され得る。III族窒化物半導体の代表例は、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）であり、一般には、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。図１～図４の例では、窒化物半導体装置１０は、ＧａＮを用いたＧａＮ－ＨＥＭＴとして構成されている。
　図１は、窒化物半導体装置１０の端部周辺構造を示す概略断面図であり、図２は、図１に示す四角枠Ｆ２で囲まれた部分の概略拡大断面図である。図３は、窒化物半導体装置１０の例示的なＨＥＭＴ構造を示す概略断面図である。また、図４は、窒化物半導体装置１０の概略的な部分平面図である。なお、図１は図４のＦ１－Ｆ１線断面を示し、図３は図４のＦ３－Ｆ３線断面を示している。まず、図３を参照してＨＥＭＴ構造について説明する。
　［１－１．例示的なＨＥＭＴ構造］
　図３に示されるように、窒化物半導体装置１０は、基板１２と、基板１２上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。
　基板１２は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＧａＮ、サファイア、または他の基板材料で形成され得る。例えば、基板１２は、導電性Ｓｉ基板である。基板１２の厚さは、例えば２００μｍ以上１５００μｍ以下であってよい。なお、各図（例えば図１）に示された互いに直交するＸＹＺ軸のＺ方向は、基板１２の主面１２Ｓと直交する方向である。本明細書で使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ方向に沿って上方から窒化物半導体装置１０を視ることをいう。
　バッファ層１４は、基板１２と電子走行層１６との間に位置し、基板１２と電子走行層１６との間の格子不整合を緩和することができる任意の材料によって形成され得る。例えば、バッファ層１４は、１つまたは複数の窒化物半導体層を含む。例えば、バッファ層１４は、ＡｌＮ層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含み得る。例えば、バッファ層１４は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって形成され得る。
　一例において、バッファ層１４は、基板１２上に形成された第１バッファ層と、第１バッファ層上に形成された第２バッファ層とを含む。第１バッファ層は、例えばＡｌＮ層であり、例えば２００ｎｍ程度の厚さを有し得る。第２バッファ層は、例えば複数のＡｌＧａＮ層を含み、各ＡｌＧａＮ層は例えば１００ｎｍ程度の厚さを有し得る。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入して半絶縁性にしてもよい。その場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上であってよい。
　電子走行層１６は窒化物半導体で構成されており、例えばＧａＮ層であってよい。電子走行層１６は第１窒化物半導体層に対応する。電子走行層１６は、例えば０．５μｍ以上２μｍ以下の厚さを有し得る。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入して電子走行層１６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は例えばＣであり、不純物の濃度は、例えばピーク濃度で１×１０１９ｃｍ－３以上であってよい。
　電子供給層１８は電子走行層１６よりも大きなバンドギャップを有する窒化物半導体で構成されており、例えばＡｌＧａＮ層であってよい。電子供給層１８は第２窒化物半導体層に対応する。ＡｌＧａＮ層では、Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有している。電子供給層１８は、例えばＡｌｘＧａ１－ｘＮで構成されており、ｘは０．１＜ｘ＜０．４であり、より好ましくは０．２＜ｘ＜０．３である。ただし、必ずしもこの範囲にｘの値は限定されない。電子供給層１８は、例えば５ｎｍ以上２０ｎｍ以下の厚さを有し得る。
　電子走行層１６と電子供給層１８は、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層１６を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層１８を構成する窒化物半導体（例えば、ＡｌＧａＮ）とは格子不整合系の接合になっている。電子走行層１６および電子供給層１８の自発分極と、電子供給層１８のヘテロ接合部が受ける応力に起因するピエゾ分極とによって、電子走行層１６と電子供給層１８とのヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）において電子走行層１６内には二次元電子ガス（２ＤＥＧ）２０が広がっている。
　窒化物半導体装置１０はさらに、電子供給層１８上に形成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うパッシベーション層２６とを含む。
　ゲート層２２は、アクセプタ型不純物を含む窒化物半導体で構成されており、電子供給層１８の上に配置されている。ゲート層２２は第３窒化物半導体層に対応する。ゲート層２２は、電子供給層１８よりも小さなバンドギャップを有する任意の材料によって構成され得る。例えば、電子供給層１８がＡｌＧａＮ層である場合、ゲート層２２は、アクセプタ型不純物がドープされたＧａＮ層、すなわちｐ型ＧａＮ層であってよい。アクセプタ型不純物は、例えば、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、および炭素（Ｃ）のうちの少なくとも１つを含み得る。アクセプタ型不純物は、例えば、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下の最大濃度を有し得る。
　ゲート電極２４は、ゲート層２２の上面の一部または全部に形成されており、ゲート層２２とショットキー接合を形成している。ゲート電極２４は、１つまたは複数の金属層によって構成されており、例えば窒化チタン（ＴｉＮ）層であってよい。あるいは、ゲート電極２４は、第１金属層（例えば、Ｔｉ層）と、第１金属層上に設けられた第２金属層（例えば、ＴｉＮ層）とによって構成されてもよい。ゲート電極２４は、例えば、５０ｎｍ以上３００ｎｍ以下の厚さを有し得る。
　パッシベーション層２６は、例えば、窒化シリコン（ＳｉＮ）膜、二酸化シリコン（ＳｉＯ２）膜、酸窒化シリコン（ＳｉＯＮ）膜、アルミナ（Ａｌ２Ｏ３）膜、ＡｌＮ膜、および酸窒化アルミニウム（ＡｌＯＮ）膜のうちのいずれか１つの単膜か、またはそれらの２つ以上の任意の組み合わせを含む複合膜によって構成されている。
　パッシベーション層２６は、ソース開口部２６Ａおよびドレイン開口部２６Ｂを含む。ソース開口部２６Ａは、電子供給層１８の一部をソース接続領域１８Ａとして露出させ、ドレイン開口部２６Ｂは、電子供給層１８の一部をドレイン接続領域１８Ｂとして露出させる。ゲート層２２は、ソース開口部２６Ａとドレイン開口部２６Ｂとの間に位置している。
　窒化物半導体装置１０はさらに、パッシベーション層２６の上に形成されたバリア膜２８と、バリア膜２８を介してパッシベーション層２６の上に形成された電極層３０とを含む。バリア膜２８は、例えばＴｉＮ膜であってよい。電極層３０は、ソース開口部２６Ａを介して電子供給層１８のソース接続領域１８Ａに接するソース電極３２と、ドレイン開口部２６Ｂを介して電子供給層１８のドレイン接続領域１８Ｂに接するドレイン電極３４とを含む。ソース電極３２およびドレイン電極３４は、それぞれソース開口部２６Ａおよびドレイン開口部２６Ｂを介して、電子供給層１８の直下の２ＤＥＧ２０とオーミック接触している。
　電極層３０（ソース電極３２およびドレイン電極３４）は、例えば、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層のうちの少なくとも１つを用いた１つまたは複数の金属層を含む。例えば、ソース電極３２とドレイン電極３４とは同じ材料で形成され得る。この場合、ソース電極３２とドレイン電極３４とが同一の工程で形成される点で有利である。バリア膜２８は、電極層３０の金属材料がパッシベーション層２６に拡散することを抑制する。
　ソース電極３２は、ソース電極部３２Ａとフィールドプレート電極部３２Ｂとを含む。ソース電極部３２Ａは、ソース開口部２６Ａに充填された充填領域と、充填領域と一体に形成されるとともに平面視でソース開口部２６Ａの上方および周辺に形成された上部領域とを含む。例えば、上部領域は、平面視でゲート層２２およびゲート電極２４を覆う位置まで延在している。図３の例では、フィールドプレート電極部３２Ｂは、ソース電極部３２Ａに連続して一体に形成されている。ただし、フィールドプレート電極部３２Ｂは、ソース電極部３２Ａとは離間して別々に形成されてもよい。
　フィールドプレート電極部３２Ｂは、ドレイン電極３４寄りの位置にフィールドプレート端部３２Ｃを有している。図１のＸ軸方向においてゲート層２２のドレイン側端部からフィールドプレート端部３２Ｃまでのフィールドプレート電極部３２Ｂの長さは、フィールドプレート長と定義され得る。フィールドプレート電極部３２Ｂは、ゲート－ソース間電圧が０Ｖ（トランジスタオフ）の状態でソース－ドレイン間電圧に高電圧が印加されたときに、フィールドプレート電極部３２Ｂの直下の領域に空乏層を伸長させる役割を果たす。これにより、ゲート電極２４の端部近傍の電界集中を緩和して、パッシベーション層２６の絶縁性の低下を抑制しつつ、電流コラプスの発生を抑制することができる。
　窒化物半導体装置１０はさらに、電極層３０（ソース電極３２およびドレイン電極３４）およびパッシベーション層２６を覆う層間絶縁層４２と、層間絶縁層４２の上に形成された配線層４４とを含む。層間絶縁層４２は、例えばＳｉＯ２層であってよい。あるいは、層間絶縁層４２は、他の絶縁材料で形成されてもよい。配線層４４は、例えば、金（Ａｕ）、Ｃｕ、またはＡｌなどの金属材料で形成されている。
　窒化物半導体装置１０はさらに、配線層４４の上に形成された保護絶縁膜４６と、保護絶縁膜４６の上に形成された封止樹脂４８とを含む。保護絶縁膜４６は、例えばＳｉＯ２層およびＳｉＮ層のうちの少なくとも一方を含む。一実施形態では、保護絶縁膜４６は、例えば、絶縁性、耐水性、および密着性（図１において、基板１２と保護絶縁膜４６との密着性）の観点から、ＳｉＯ２層とそのＳｉＯ２層上に形成されたＳｉＮ層との両方を含み得る。封止樹脂４８は、例えばエポキシ樹脂等の絶縁性樹脂材料によって形成され得る。
　一般に、ＳｉＮはＳｉＯ２よりも緻密性が高いため耐水性に優れる一方で、内部応力が高いため厚さが増加すると割れやすくなる。この点を考慮して、ＳｉＮ層とＳｉＯ２層との両方を用いて保護絶縁膜４６を形成することにより、保護絶縁膜４６の厚さを増加させて耐水性と絶縁性の双方を向上させることができる。また、ＳｉＯ２はＳｉＮよりもＳｉ基板との密着性に優れる。保護絶縁膜４６は基板１２と接する部分を含む（図１および図２を参照して後述する）。このため、基板１２と接する位置にＳｉＯ２層を配置することにより、基板１２と保護絶縁膜４６との密着性を向上させることができる。保護絶縁膜４６において、ＳｉＯ２層の厚さは例えば５５０ｎｍ以上であってよく、ＳｉＮ層の厚さは例えば６００ｎｍ以上であってよい。
　図３に示された例示的なＨＥＭＴ構造では、ｐ型ＧａＮ層によって形成されたゲート層２２がゲート電極２４の直下に配置されている。この構造では、ｐ型ＧａＮ層から下方に広がる空乏層によりゲート層２２の直下の２ＤＥＧ２０（チャネル）が消失する。これにより、ノーマリーオフ型のＨＥＭＴ構造が実現されている。
　［１－２．窒化物半導体装置の例示的な端部周辺構造］
　次に、図１および図２を参照して、窒化物半導体装置１０の例示的な端部周辺構造について説明する。
　図１に示されるように、電子走行層１６は、基板１２の上方に露出した側壁面１６Ｅを含む。保護絶縁膜４６は、この側壁面１６Ｅを覆うように設けられている。なお、図１の例では、電子走行層１６の直下のバッファ層１４も、基板１２の上方に露出した側壁面１４Ｅを含む。バッファ層１４の側壁面１４Ｅは、基板１２の主面１２Ｓと直交する方向（Ｚ方向）において、電子走行層１６の側壁面１６Ｅと面一であってよい。保護絶縁膜４６は、電子走行層１６の側壁面１６Ｅとともに、バッファ層１４の側壁面１４Ｅを覆っている。
　また、図１の例では、基板１２も、電子走行層１６の側壁面１６Ｅおよびバッファ層１４の側壁面１４Ｅと面一な側壁面１２Ｅ１を含む。基板１２の側壁面１２Ｅ１は、図２を参照して後述する段差壁の一例である。したがって、保護絶縁膜４６は、電子走行層１６の側壁面１６Ｅおよびバッファ層１４の側壁面１４Ｅとともに、基板１２の側壁面１２Ｅ１を覆っている。
　基板１２は、電子走行層１６の側壁面１６Ｅよりも外側に位置するとともに保護絶縁膜４６の下端面４６Ｓと接する基板外周部１２Ｐを含む。図１の例では、基板外周部１２Ｐは、保護絶縁膜４６の下端面４６Ｓと接する第１外周部１２Ｐ１と、窒化物半導体装置１０のチップ端部の位置（すなわち、ダイシングライン）に対応する基板１２の最外周端面１２Ｅ２を含む第２外周部１２Ｐ２とを含み得る。
　図２に示されるように、第１外周部１２Ｐ１は、保護絶縁膜４６の下端面４６Ｓと接する第１外周上面１２Ｓ１を含む。第１外周上面１２Ｓ１は、基板１２の主面１２Ｓよりも下方に位置している。したがって、基板１２の側壁面１２Ｅ１は、基板１２の主面１２Ｓと第１外周上面１２Ｓ１とを段差状に接続する段差壁として設けられている。
　第２外周部１２Ｐ２は、第１外周上面１２Ｓ１よりも下方に位置して最外周端面１２Ｅ２と第１外周上面１２Ｓ１とを接続する第２外周上面１２Ｓ２を含む。図２の例では、第２外周上面１２Ｓ２は湾曲状である。ただし、第２外周上面１２Ｓ２の形状は、必ずしも湾曲状に限定されず、直線傾斜状または段差状であってもよい。
　第２外周部１２Ｐ２は、第２外周部１２Ｐ２の上部領域に、この第２外周部１２Ｐ２の他の領域よりも高抵抗を有する表面改質層１２ＰＬを含み得る。図２の例では、この表面改質層１２ＰＬの上面が第２外周上面１２Ｓ２に対応する。表面改質層１２ＰＬは、例えばレーザー加工による改質処理によって高抵抗領域として形成されたアモルファス層であってよい。レーザー加工により形成された表面改質層１２ＰＬの上面、すなわち第２外周上面１２Ｓ２は、全体としては湾曲状を有しているが、微細領域で視るとレーザー加工の痕跡による微小な段差（凹凸）を含み得る。なお、レーザー加工に代えてイオン照射を用いた改質処理によってアモルファス層が形成されてもよい。
　第１外周部１２Ｐ１は、電子走行層１６の側壁面１６Ｅと平面視で一致する位置（言い換えれば、段差壁として設けられた基板１２の側壁面１２Ｅ１の位置）に内縁を有し、第２外周部１２Ｐ２との境界位置に外縁を有している。第１外周部１２Ｐ１は、電子走行層１６の側壁面１６Ｅと平面視で直交する方向において第１外周部１２Ｐ１の内縁から外縁まで第１幅Ｗ１を有している。第１幅Ｗ１は、例えば２０μｍ以上であってよい。
　第１外周部１２Ｐ１において、保護絶縁膜４６の下端面４６Ｓは、第１幅Ｗ１の１／２以上の長さに亘って第１外周上面１２Ｓ１と接し得る。例えば、保護絶縁膜４６の下端面４６Ｓは、第１外周上面１２Ｓ１の全面を覆っていてもよい。保護絶縁膜４６の下端面４６Ｓが第１外周上面１２Ｓ１を覆う面積が大きいほど、保護絶縁膜４６により基板外周部１２Ｐを覆う面積が相対的に大きくなる。これにより、基板外周部１２Ｐを介してデバイス内部に侵入し得るサージおよび水分等の外的要因の影響を抑制する効果を高めることができる。
　第２外周部１２Ｐ２は、第１外周部１２Ｐ１との境界位置に内縁を有し、最外周端面１２Ｅ２の位置に外縁を有している。第２外周部１２Ｐ２は、最外周端面１２Ｅ２と平面視で直交する方向において第２外周部１２Ｐ２の内縁から外縁まで第２幅Ｗ２を有している。第２幅Ｗ２は、例えば１０μｍ以上であってよい。
　一実施形態において、第１幅Ｗ１は、第２幅Ｗ２より大きくてもよい。この場合、保護絶縁膜４６により第１外周部１２Ｐ１（基板外周部１２Ｐ）を覆う面積が相対的に増加する。これにより、基板外周部１２Ｐを介してデバイス内部に侵入し得るサージおよび水分等の外的要因の影響を抑制する効果を高めることができる。
　あるいは、第２幅Ｗ２は、第１幅Ｗ１以上であってもよい。例えば、ダイシングによって個々のチップに個片化されるとき、表面改質層１２ＰＬの領域がダイシング後に減少する可能性がある。このような表面改質層１２ＰＬの減少を抑制するために第２幅Ｗ２が第１幅Ｗ１以上に設定されてもよい。
　第２外周部１２Ｐ２において、第２外周上面１２Ｓ２は、基板１２の主面１２Ｓと直交する深さ方向における上端と下端とを有している。第２外周上面１２Ｓ２の上端は、深さ方向における第２外周部１２Ｐ２の内縁の位置に対応し、第２外周上面１２Ｓ２の下端は、深さ方向における第２外周部１２Ｐ２の外縁の位置に対応する。一実施形態では、深さ方向における第２外周上面１２Ｓ２の上端から下端までの距離Ｈ１は、例えば１０μｍ以上であってよく、好ましくは６０μｍ以上であってよい。あるいは、基板１２の厚さに基づいて、距離Ｈ１は、例えば基板１２の厚さの１／１０以上に設定されてもよい。
　第２外周上面１２Ｓ２の上端から下端までの距離Ｈ１が大きいほど、最外周端面１２Ｅ２（すなわちチップ端部）から第１外周上面１２Ｓ１までの距離が大きくなり、結果として、最外周端面１２Ｅ２から電子走行層１６の側壁面１６Ｅまでの距離が大きくなる。これにより、窒化物半導体装置１０の内部構造に対する外的要因の影響を抑制することができる。例えば、距離Ｈ１を大きくすることで、デバイス内部へのサージおよび水分などの侵入を抑制することに加えて、ダイシング時に基板の破片が飛散することによる内部構造への衝撃の影響を緩和することができる。
　［１－３．窒化物半導体装置の例示的な平面レイアウト］
　次に、図４を参照して、窒化物半導体装置１０のＨＥＭＴ構造（図３参照）の例示的な平面レイアウトについて説明する。図４は、ＨＥＭＴ構造の平面レイアウトとともに窒化物半導体装置１０の端部周辺構造（図１及び図２参照）の概略平面図も示している。なお、図示を明瞭にするために、図４では封止樹脂４８の図示を省略するとともに、ＨＥＭＴ構造が配置される素子領域内においては層間絶縁層４２および保護絶縁膜４６の図示も省略している。
　図４に示されるように、配線層４４は、ゲート配線４４Ａと、ソース配線４４Ｂと、ドレイン配線４４Ｃとを含む。例えば、ゲート配線４４Ａは、層間絶縁層４２（図３参照）を貫通するとともにゲート電極２４まで延在するゲート接続導体４５Ａによりゲート電極２４に接続されている。ソース配線４４Ｂは、層間絶縁層４２を貫通するソース接続導体４５Ｂによりソース電極３２に接続されている。ドレイン配線４４Ｃは、層間絶縁層４２を貫通するドレイン接続導体４５Ｃによりドレイン電極３４に接続されている。
　窒化物半導体装置１０は、素子領域内に、ＨＥＭＴ構造を有する複数のトランジスタ１０Ｔを含む。なお、図４は、Ｘ軸方向に並ぶ２つのトランジスタ１０Ｔのみを示しているが、実際には、多数のトランジスタ１０ＴがＸ軸方向およびＹ軸方向に並んで設けられ得る。
　電極層３０は、互いに離間しつつＹ軸方向に延在する複数のドレイン電極３４を含む。図３を参照して説明したように、各ドレイン電極３４は、その直下のドレイン開口部２６Ｂを充填するように設けられている。なお、図４は、Ｘ軸方向に並ぶ２つのドレイン電極３４のみを示しているが、ドレイン電極３４は、素子領域内に形成されるトランジスタ１０Ｔの数に応じてＸ軸方向およびＹ軸方向に並んで設けられ得る。
　ソース電極３２は、例えば、平面視で各ドレイン電極３４を囲むように設けられている。図３を参照して説明したように、ソース電極３２は、ソース開口部２６Ａを充填するソース電極部３２Ａと、ソース電極部３２Ａに一体的に形成されたフィールドプレート電極部３２Ｂとを含む。フィールドプレート電極部３２Ｂは、平面視でソース電極部３２Ａから隣接するドレイン電極３４に向かって延在している。なお、図４の例では、ソース電極３２は、Ｘ軸方向に隣接する複数のトランジスタ１０Ｔに亘ってＸ軸方向に連続的に形成されているが、Ｘ軸方向に複数の部分に分離されていてもよい。
　窒化物半導体装置１０は、複数のゲート層２２および複数のゲート電極２４を含む。なお、図４は、Ｘ軸方向に並ぶ２つのゲート層２２（２つのゲート電極２４）のみを示しているが、ゲート層２２（ゲート電極２４）は、素子領域内に形成されるトランジスタ１０Ｔの数に応じてＸ軸方向およびＹ軸方向に並んで設けられ得る。各ゲート層２２および各ゲート電極２４は、平面視でドレイン電極３４の一つを囲むように環状に形成されている。ただし、各ゲート層２２および各ゲート電極２４は完全な環状でなくてもよく、環状の一部にギャップがあってもよい。
　図４に示されるように、窒化物半導体装置１０の端部周辺構造においては、電子走行層１６の側壁面１６Ｅが保護絶縁膜４６により覆われているため、電子走行層１６に対する外的要因の影響が抑制される。また、第１幅Ｗ１を有する第１外周上面１２Ｓ１と最外周端面１２Ｅ２（すなわち、チップ端部）との間に、第２幅Ｗ２を有し表面改質層１２ＰＬにより形成された第２外周上面１２Ｓ２が湾曲状（図２参照）に設けられているため、電子走行層１６に対する外的要因の影響がより効果的に抑制される。
　［２．例示的な製造方法］
　次に、窒化物半導体装置１０の例示的な製造方法について説明する。
　図５～図２１は、図１の窒化物半導体装置１０の製造工程を示す概略断面図である。なお、図５～図２１は、図１および図２に示される端部周辺構造の製造工程を中心に示している。理解を容易にするために、窒化物半導体装置１０の最終的な構成要素を含む部材またはそれに対応する部材には、図１～図４の参照符号を括弧書きで部分的に示している。
　図５に示されるように、基板１２に対応する一枚の大判の基板１１２が準備される。この基板１１２は、例えばＳｉ基板である。この基板１１２上に、バッファ層１４に対応する窒化物半導体層１１４、電子走行層１６に対応する窒化物半導体層１１６、電子供給層１８に対応する窒化物半導体層１１８、およびゲート層２２に対応する窒化物半導体層１２２が順にエピタキシャル成長によって形成される。エピタキシャル成長プロセスには、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いることができる。
　なお、基板１１２および窒化物半導体層１１４，１１６，１１８，１２２は、図１～図４を参照して説明した基板１２、バッファ層１４、電子走行層１６、電子供給層１８、およびゲート層２２にそれぞれ対応する任意の材料および厚さで形成され得る。一実施形態では、窒化物半導体層１１６（電子走行層１６）はＧａＮ層であり、窒化物半導体層１１８（電子供給層１８）はＡｌＧａＮ層であり、窒化物半導体層１２２（ゲート層２２）はアクセプタ型不純物としてＭｇがドープされたｐ型ＧａＮ層である。
　次いで、図６に示されるように、窒化物半導体層１２２上に例えばスパッタ法によってゲート電極層１２４が形成される。このゲート電極層１２４は、図１～図４のゲート電極２４に対応する任意の材料および厚さで形成され得る。一実施形態では、ゲート電極層１２４（ゲート電極２４）はＴｉＮ層である。その後、図７に示されるように、図示しないマスクを用いてゲート電極層１２４を選択的にエッチングすることによりゲート電極２４が形成される。
　次いで、図８に示されるように、図示しないマスクを用いて窒化物半導体層１２２を選択的にエッチングすることによりゲート層２２が形成される。なお、ゲート層２２の断面形状は特に限定されず、例えば、ゲート層２２は、断面矩形状、断面台形状、または断面リッジ状であってよい。
　次いで、図９に示されるように、ゲート層２２とゲート電極２４とを覆う誘電体層１２６が窒化物半導体層１１８（電子供給層１８）上に形成される。この誘電体層１２６は、図１～図４のパッシベーション層２６に対応する任意の材料および厚さで形成され得る。一実施形態では、誘電体層１２６（パッシベーション層２６）は例えばＳｉＮ層である。
　次いで、図１０に示されるように、素子分離工程が実施される。素子分離工程では、図示しないマスクを用いて誘電体層１２６および窒化物半導体層１１８を選択的にエッチングすることにより素子領域と素子分離領域とが形成される。図１０に示す例では、誘電体層１２６の側壁面１２６Ｅおよび窒化物半導体層１１８の側壁面１１８Ｅが、素子領域と素子分離領域との境界に対応する。この境界よりも外側（図１０において右側）に位置する素子分離領域に電子供給層１８は存在しないため、素子分離領域の電子走行層１６内に２ＤＥＧ２０（図３参照）は形成されない。
　次いで、図１１に示されるように、誘電体層１２６と窒化物半導体層１１８の露出面とを覆うバリア膜１２８が例えばスパッタ法によって形成される。このバリア膜１２８は、図１～図３のバリア膜２８に対応する任意の材料および厚さで形成され得る。一実施形態では、バリア膜１２８（バリア膜２８）は例えばＴｉＮ膜である。
　次いで、図１２に示されるように、図示しないマスクを用いてバリア膜１２８を選択的にエッチングすることにより、窒化物半導体層１１８の露出面上におけるバリア膜１２８の部分が除去される。なお、図１２の工程では、ＨＥＭＴ領域（図３参照）におけるソース開口部２６Ａとドレイン開口部２６Ｂの形成も同時に行われる。
　次いで、図１３に示されるように、バリア膜１２８と窒化物半導体層１１８の露出面とを覆う電極層１３０が形成される。この電極層１３０は、図１～図４の電極層３０に対応する任意の材料および厚さで形成され得る。一実施形態では、電極層１３０（電極層３０）は、例えば、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層のうちの少なくとも１つを含み得る。
　次いで、図１４に示されるように、図示しないマスクを用いて電極層１３０とその直下のバリア膜１２８とが選択的にエッチングされる。このエッチングにより、電極層１３０の側壁面１３０Ｅおよびバリア膜１２８の側壁面１２８Ｅが、素子領域と素子分離領域との境界よりも内側に形成される。なお、図１４の工程では、ＨＥＭＴ領域（図３参照）におけるソース電極３２およびドレイン電極３４の形成も同時に行われる。
　次いで、図１５に示されるように、層間絶縁層１４２が形成される。この層間絶縁層１４２は、図１～図４の層間絶縁層４２に対応する任意の材料および厚さで形成され得る。一実施形態では、層間絶縁層１４２（層間絶縁層４２）は、例えばＳｉＯ２層である。
　次いで、図１６に示されるように、層間絶縁層１４２を貫通する貫通孔４２Ｈが形成される。ここで、図１６～図２１に示された二点鎖線は、基板１１２の最終的な切断位置、すなわち、ダイシングラインＤＬに対応する。言い換えれば、ダイシングラインＤＬは、図１および図２に示された最外周端面１２Ｅ２（チップ端部）の位置に対応する。
　例えば、層間絶縁層１４２の貫通孔４２Ｈは、ダイシングラインＤＬを境に隣接する２つのチップ（窒化物半導体装置１０）の基板外周部１２Ｐを含む寸法（幅）で形成される。この貫通孔４２Ｈが形成されることで、層間絶縁層４２の側壁面４２Ｅが露出される。なお、図１６の工程では、ＨＥＭＴ領域（図３参照）において、ゲート電極２４の上面、ソース電極３２の上面、およびドレイン電極３４の上面をそれぞれ部分的に露出するビアホール（図示略）の形成も行われる。
　次いで、図１７に示されるように、貫通孔４２Ｈ内に露出した窒化物半導体層１１６が図示しないマスクを用いてエッチングされる。図１７の例では、このエッチングによって、窒化物半導体層１１６（電子走行層１６）と、窒化物半導体層１１４（バッファ層１４）と、基板１１２（基板１２）の一部とを連続して貫通する第１トレンチＴＬ１が形成される。この第１トレンチＴＬ１が形成されることで、電子走行層１６の側壁面１６Ｅと、バッファ層１４の側壁面１４Ｅと、基板１２の側壁面１２Ｅ１（段差壁）とが基板外周部１２Ｐの上方に露出される。
　次いで、図１８に示されるように、貫通孔４２Ｈ内および第１トレンチＴＬ１内を充填しつつ層間絶縁層１４２を覆う配線層１４４が、例えばスパッタ法によって形成される。この配線層１４４は、図１～図４の配線層４４に対応する任意の材料および厚さで形成され得る。一実施形態では、配線層１４４（配線層４４）は、例えばＡｕ、Ｃｕ、またはＡｌなどの金属材料で形成されている。なお、図１８の工程では、図１６の工程で形成されたビアホール（図示略）内に配線層１４４が充填されることにより、図４に示されるようなゲート接続導体４５Ａ、ソース接続導体４５Ｂ、およびドレイン接続導体４５Ｃが形成され得る。
　次いで、図１９に示されるように、貫通孔４２Ｈ内および第１トレンチＴＬ１内に充填された配線層１４４を図示しないマスクを用いてエッチングすることにより、図４に示されるようなゲート配線４４Ａとソース配線４４Ｂとドレイン配線４４Ｃとを含む配線層４４が形成される。
　次いで、図２０に示されるように、電子走行層１６の側壁面１６Ｅを覆うとともに基板外周部１２Ｐと接する保護絶縁膜４６が形成される。一実施形態では、保護絶縁膜４６は、例えばＳｉＯ２層とＳｉＮ層との２層構造であり、ＳｉＯ２層を形成した後にＳｉＮ層が形成される。図２０の例では、保護絶縁膜４６は、電子走行層１６の側壁面１６Ｅに加えて、バッファ層１４の側壁面１４Ｅ、基板１２の側壁面１２Ｅ１（段差壁）、層間絶縁層４２の側壁面４２Ｅ、および配線層１４４全体を覆う。
　次いで、図２１に示されるように、例えばレーザー加工によって、ダイシングラインＤＬを境に隣接する２つのチップ（窒化物半導体装置１０）の基板外周部１２Ｐ間の領域に第２トレンチＴＬ２が形成される。この第２トレンチＴＬ２は、例えばボウル状（断面視半円状）であり、ダイシングラインＤＬに対する第２トレンチＴＬ２の半分の領域は基板外周部１２Ｐの第２外周部１２Ｐ２に対応する。
　図２１の工程では、第２トレンチＴＬ２が形成されるとき、この第２トレンチＴＬ２の位置における基板１１２の表層（すなわち、第２外周部１２Ｐ２の上部領域）がレーザー加工を通じてアモルファス化されることにより、表面改質層１２ＰＬが形成される。その結果、表面改質層１２ＰＬを含む第２外周部１２Ｐ２が第１外周部１２Ｐ１のさらに外側に形成される。
　その後、ダイシングラインＤＬで基板１１２が切断されて個々のチップ（窒化物半導体装置１０）に個片化された後、各チップが封止樹脂４８で封止されることにより、図１の窒化物半導体装置１０の構造が得られる。
　［３．窒化物半導体装置の作用］
　次に、上述した窒化物半導体装置１０の作用について説明する。
　窒化物半導体装置１０は、電子走行層１６の側壁面１６Ｅを覆う保護絶縁膜４６を備えており、基板１２は、電子走行層１６の側壁面１６Ｅよりも外側に位置するとともに保護絶縁膜４６の下端面４６Ｓと接する基板外周部１２Ｐを含む。この構造では、保護絶縁膜４６によって、電子走行層１６に対する外的要因の影響（例えば、衝撃などの物理的影響、サージなどの電気的影響、または水分などのその他の影響）が抑制される。また、保護絶縁膜４６の下端面４６Ｓが基板外周部１２Ｐと接しているため、基板外周部１２Ｐを介した内部構造への外的要因の影響が抑制される。
　第１実施形態の窒化物半導体装置１０は、以下の利点を有する。
　（１－１）電子走行層１６（第１窒化物半導体層）の側壁面１６Ｅが保護絶縁膜４６によって覆われているため、保護絶縁膜４６によって、電子走行層１６に対する外的要因の影響が抑制される。また、保護絶縁膜４６の下端面４６Ｓが基板外周部１２Ｐと接しているため、基板外周部１２Ｐを介した内部構造への外的要因の影響が抑制される。
　（１－２）基板外周部１２Ｐは、第１外周部１２Ｐ１と第２外周部１２Ｐ２とを含む。第１外周部１２Ｐ１は、保護絶縁膜４６の下端面４６Ｓと接する第１外周上面１２Ｓ１を含む。第２外周部１２Ｐ２は、第１外周上面１２Ｓ１よりも下方に位置して最外周端面１２Ｅ２（すなわちチップ端部）と第１外周上面１２Ｓ１とを接続する第２外周上面１２Ｓ２を含む。この構造では、第２外周上面１２Ｓ２が第１外周上面１２Ｓ１と同じ高さ位置にある場合に比べ、最外周端面１２Ｅ２から第２外周上面１２Ｓ２を介した第１外周上面１２Ｓ１までの距離が大きくなる。その結果、最外周端面１２Ｅ２から電子走行層１６の側壁面１６Ｅまでの距離が大きくなることにより、基板外周部１２Ｐを介した内部構造への外的要因の影響がより効果的に抑制される。
　（１－３）第１外周上面１２Ｓ１は、基板１２の主面１２Ｓよりも下方に位置しており、基板１２は、基板１２の主面１２Ｓと第１外周上面１２Ｓ１とを段差状に接続する側壁面１２Ｅ１（段差壁）を含む。この構造では、最外周端面１２Ｅ２から第１外周上面１２Ｓ１を介した電子走行層１６の側壁面１６Ｅまでの距離が側壁面１２Ｅ１の高さによって大きくなる。これにより、基板外周部１２Ｐを介した内部構造への外的要因の影響をより効果的に抑制することができる。
　（１－４）第２外周上面１２Ｓ２は湾曲状である。この構造では、第２外周上面１２Ｓ２が例えば直線傾斜状の場合に比べて、最外周端面１２Ｅ２から第２外周上面１２Ｓ２を介した第１外周上面１２Ｓ１までの距離が大きくなる。これにより、基板外周部１２Ｐを介した内部構造への外的要因の影響をより効果的に抑制することができる。
　（１－５）第２外周部１２Ｐ２は、第２外周部１２Ｐ２の上部領域に第２外周部１２Ｐ２の他の領域よりも高抵抗の表面改質層１２ＰＬを含む。表面改質層１２ＰＬは、例えばレーザー加工によって形成されたアモルファス層であってよい。このような表面改質層１２ＰＬを設けることにより、基板外周部１２Ｐを介した内部構造への外的要因の影響をより効果的に抑制することができる。
　（１－６）第１外周部１２Ｐ１の第１幅Ｗ１は、第２外周部１２Ｐ２の第２幅Ｗ２より大きくてもよい。この場合、保護絶縁膜４６により第１外周部１２Ｐ１（基板外周部１２Ｐ）を覆う面積が相対的に増加する。これにより、基板外周部１２Ｐを介した内部構造への外的要因の影響をより効果的に抑制することができる。
　（１－７）第２幅Ｗ２は、第１幅Ｗ１以上であってもよい。例えば、ダイシングによって個々のチップに個片化されるとき、表面改質層１２ＰＬの領域がダイシング後に減少する可能性がある。このような表面改質層１２ＰＬの減少を抑制するために第２幅Ｗ２が第１幅Ｗ１以上に設定されてもよい。
　（１－８）保護絶縁膜４６の下端面４６Ｓは、第１幅Ｗ１の１／２以上の長さに亘って第１外周上面１２Ｓ１と接し得る。保護絶縁膜４６の下端面４６Ｓが第１外周上面１２Ｓ１を覆う面積が大きいほど、保護絶縁膜４６により基板外周部１２Ｐを覆う面積が相対的に大きくなる。これにより、基板外周部１２Ｐを介した内部構造への外的要因の影響をより効果的に抑制することができる。
　（１－９）第１幅Ｗ１は例えば２０μｍ以上であってよく、第２幅Ｗ２は例えば１０μｍ以上であってよい。ただし、第１幅Ｗ１の値および第２幅Ｗ２の値は必ずしもこの範囲に限定されない。このような範囲内の値に第１幅Ｗ１および第２幅Ｗ２をそれぞれ設定することで、基板外周部１２Ｐを介した内部構造への外的要因の影響を効果的に抑制することができる。
　（１－１０）基板１２の主面１２Ｓと直交する深さ方向における第２外周上面１２Ｓ２の上端から下端までの距離Ｈ１は、例えば１０μｍ以上であってよく、好ましくは６０μｍ以上であってよい。ただし、距離Ｈ１の値は必ずしもこの範囲に限定されない。あるいは、基板１２の厚さに基づいて、距離Ｈ１は、例えば基板１２の厚さの１／１０以上に設定されてもよい。このような範囲内の値に距離Ｈ１を設定することで、最外周端面１２Ｅ２から第１外周上面１２Ｓ１までの第２外周上面１２Ｓ２の距離を極力大きくしつつ、製造時における基板１１２（基板１２）のハンドリング性を良好に維持することができる。
　（１－１１）保護絶縁膜４６は、ＳｉＯ２層およびＳｉＮ層のうちの少なくとも一方を含み得る。一般に、ＳｉＮはＳｉＯ２よりも緻密性が高いため耐水性に優れる。したがって、保護絶縁膜４６にＳｉＮ層を用いることで、絶縁性および耐水性を向上させることができる。一方、ＳｉＯ２はＳｉＮよりもＳｉ基板との密着性に優れる。したがって、保護絶縁膜４６にＳｉＯ２層を用いることで、保護絶縁膜４６と基板１２との密着性を向上させることができる。また、ＳｉＮ層とＳｉＯ２層との両方を用いて保護絶縁膜４６を形成しつつ基板１２と接する位置にＳｉＯ２層を配置することにより、基板１２との密着性を向上させつつ、保護絶縁膜４６の厚さを増加させて耐水性と絶縁性の双方を向上させることができる。
　（１－１２）窒化物半導体装置１０は、保護絶縁膜４６を覆う封止樹脂４８をさらに含む。この構造では、保護絶縁膜４６の外側にさらに封止樹脂４８が設けられるため、内部構造への外的要因の影響をより効果的に抑制することができる。
　（１－１３）ｐ型ＧａＮ層によって形成されたゲート層２２がゲート電極２４の直下に配置されている。この構造では、ｐ型ＧａＮ層から下方に広がる空乏層によりゲート層２２の直下の２ＤＥＧ２０（チャネル）が消失する。これにより、ノーマリーオフ型のＨＥＭＴ構造を有しつつ、内部構造への外的要因の影響を抑制する構造を有する窒化物半導体装置１０が提供される。
　［変更例］
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・窒化物半導体装置１０は、ＧａＮ－ＨＥＭＴ構造への適用に限定されず、他の窒化物半導体を用いた窒化物半導体ＨＥＭＴ構造に適用されてもよい。
　・窒化物半導体装置１０は、窒化物半導体ＨＥＭＴ構造への適用に限定されず、窒化物半導体ダイオード構造に適用されてもよい。
　・保護絶縁膜４６の材料は、ＳｉＯ２またはＳｉＮを用いることに限定されない。
　・保護絶縁膜４６の下端面４６Ｓは、第１外周部１２Ｐ１の第１幅Ｗ１の１／２未満の長さで第１外周上面１２Ｓ１と接していてもよい。
　・基板外周部１２Ｐは、第１外周部１２Ｐ１のみを含む構造でもよい。
　・基板外周部１２Ｐは、第２外周部１２Ｐ２のみを含む構造でもよい。この場合、第２外周部１２Ｐ２に保護絶縁膜４６の下端面４６Ｓが接していてもよい。
　・第１外周上面１２Ｓ１は、基板１２の主面Ｓ１と同じ高さ位置に形成されてもよい。すなわち、基板１２は側壁面（段差壁）を有していなくてもよい。
　・基板外周部１２Ｐは、例えば湾曲状の第２外周上面１２Ｓ２を含む一方、表面改質層１２ＰＬを有していなくてもよい。
　・本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。例えば、電子供給層１８が電子走行層１６上に形成される上記各実施形態は、２ＤＥＧ２０を安定して形成するために電子供給層１８と電子走行層１６との間に中間層が位置する構造も含む。
　・本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　・本開示で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」等の方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
　［付記］
　上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記Ａ１）
　基板（１２）と、
　前記基板（１２）の上方に配置されるとともに、前記基板（１２）の上方に側壁面（１６Ｅ）が露出した第１窒化物半導体層（１６）と、
　前記第１窒化物半導体層（１６）との界面付近において前記第１窒化物半導体層（１６）内に二次元電子ガス（２０）を発生させるべく前記第１窒化物半導体層（１６）の上に配置された第２窒化物半導体層（１８）と、
　前記第１窒化物半導体層（１６）の前記側壁面（１６Ｅ）を覆う保護絶縁膜（４６）と、を備え、
　前記基板（１２）は、前記第１窒化物半導体層（１６）の前記側壁面（１６Ｅ）よりも外側に位置するとともに前記保護絶縁膜（４６）の下端面（４６Ｓ）と接する基板外周部（１２Ｐ）を含む、窒化物半導体装置（１０）。
　（付記Ａ２）
　前記基板外周部（１２Ｐ）は、
　　前記保護絶縁膜（４６）の下端面（４６Ｓ）と接する第１外周上面（１２Ｓ１）を含む第１外周部（１２Ｐ１）と、
　　前記基板（１２）の最外周端面（１２Ｅ２）と、前記第１外周上面（１２Ｓ１）よりも下方に位置して前記最外周端面（１２Ｅ２）と前記第１外周上面（１２Ｓ１）とを接続する第２外周上面（１２Ｓ２）とを含む第２外周部（１２Ｐ２）と、
を含む、付記Ａ１に記載の窒化物半導体装置（１０）。
　（付記Ａ３）
　前記第１外周上面（１２Ｓ１）は、前記基板（１２）の主面（１２Ｓ）よりも下方に位置しており、
　前記基板（１２）は、前記基板（１２）の主面（１２Ｓ）と前記第１外周上面（１２Ｓ１）とを段差状に接続する段差壁（１２Ｅ１）をさらに含む、付記Ａ２に記載の窒化物半導体装置（１０）。
　（付記Ａ４）
　前記第２外周上面（１２Ｓ２）は湾曲状である、付記Ａ２またはＡ３に記載の窒化物半導体装置（１０）。
　（付記Ａ５）
　前記第２外周部（１２Ｐ２）は、前記第２外周部（１２Ｐ２）の上部領域に前記第２外周部（１２Ｐ２）の他の領域よりも高抵抗を有する表面改質層（１２ＰＬ）を含み、
　前記表面改質層（１２ＰＬ）の上面が前記第２外周上面（１２Ｓ２）である、付記Ａ２～Ａ４のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記Ａ６）
　前記表面改質層（１２ＰＬ）はアモルファス層である、付記Ａ５に記載の窒化物半導体装置（１０）。
　（付記Ａ７）
　前記第１外周部（１２Ｐ１）は、前記第１窒化物半導体層（１６）の前記側壁面（１６Ｅ）と平面視で一致する位置に内縁を有するとともに、前記第２外周部（１２Ｐ２）との境界位置に外縁を有し、かつ、前記側壁面（１６Ｅ）と平面視で直交する方向において前記第１外周部（１２Ｐ１）の内縁から外縁まで第１幅（Ｗ１）を有し、
　前記第２外周部（１２Ｐ２）は、前記第１外周部（１２Ｐ１）との境界位置に内縁を有するとともに、前記基板（１２）の前記最外周端面（１２Ｅ２）の位置に外縁を有し、かつ、前記最外周端面（１２Ｅ２）と平面視で直交する方向において前記第２外周部（１２Ｐ２）の内縁から外縁まで第２幅（Ｗ２）を有し、
　前記第１幅（Ｗ１）は前記第２幅（Ｗ２）よりも大きい、付記Ａ２～Ａ６のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記Ａ８）
　前記第１外周部（１２Ｐ１）は、前記第１窒化物半導体層（１６）の前記側壁面（１６Ｅ）と平面視で一致する位置に内縁を有するとともに、前記第２外周部（１２Ｐ２）との境界位置に外縁を有し、かつ、前記側壁面（１６Ｅ）と平面視で直交する方向において前記第１外周部（１２Ｐ１）の内縁から外縁まで第１幅（Ｗ１）を有し、
　前記第２外周部（１２Ｐ２）は、前記第１外周部（１２Ｐ１）との境界位置に内縁を有するとともに、前記基板（１２）の前記最外周端面（１２Ｅ２）の位置に外縁を有し、かつ、前記最外周端面（１２Ｅ２）と平面視で直交する方向において前記第２外周部（１２Ｐ２）の内縁から外縁まで第２幅（Ｗ２）を有し、
　前記第２幅（Ｗ２）は前記第１幅（Ｗ１）以上である、付記Ａ２～Ａ６のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記Ａ９）
　前記保護絶縁膜（４６）の下端面（４６Ｓ）は、前記第１幅（Ｗ１）の１／２以上の長さに亘って前記第１外周上面（１２Ｓ１）と接している、付記Ａ７またはＡ８に記載の窒化物半導体装置（１０）。
　（付記Ａ１０）
　前記第２外周部（１２Ｐ２）の前記第２幅（Ｗ２）は１０μｍ以上である、付記Ａ７～Ａ９のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記Ａ１１）
　前記第２外周上面（１２Ｓ２）は、前記基板（１２）の主面（１２Ｓ）と直交する深さ方向における上端と下端を有し、
　前記第２外周上面（１２Ｓ２）の上端は、前記深さ方向における前記第２外周部（１２Ｐ２）の内縁の位置に対応するとともに、前記第２外周上面（１２Ｓ２）の下端は、前記深さ方向における前記第２外周部（１２Ｐ２）の外縁の位置に対応し、
　前記深さ方向における前記第２外周上面（１２Ｓ２）の上端から下端までの距離（Ｈ１）は１０μｍ以上である、付記Ａ７～Ａ１０のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記Ａ１２）
　前記第１外周部（１２Ｐ１）の前記第１幅（Ｗ１）は２０μｍ以上である、付記Ａ７～Ａ１１のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記Ａ１３）
　前記保護絶縁膜（４６）は、ＳｉＯ２層およびＳｉＮ層のうちの少なくとも一方を含む、付記Ａ１～Ａ１２のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記Ａ１４）
　前記保護絶縁膜（４６）は、前記ＳｉＯ２層と、前記ＳｉＯ２層の上に形成された前記ＳｉＮ層とを含み、
　前記保護絶縁膜（４６）の下端面（４６Ｓ）は前記ＳｉＯ２層の下面である、付記Ａ１３に記載の窒化物半導体装置（１０）。
　（付記Ａ１５）
　前記ＳｉＯ２層は５５０ｎｍ以上の厚さを有し、前記ＳｉＮ層は６００ｎｍ以上の厚さを有する、付記Ａ１３またはＡ１４に記載の窒化物半導体装置（１０）。
　（付記Ａ１６）
　前記保護絶縁膜（４６）を覆う封止樹脂（４８）をさらに備える付記Ａ１～Ａ１５のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記Ａ１７）
　前記第２窒化物半導体層（１８）の上に配置されるとともに、アクセプタ型不純物を含む第３窒化物半導体層（２２）と、
　前記第２窒化物半導体層（１８）の上に配置されるとともに、前記二次元電子ガス（２０）に電気的に接続されたソース電極（３２）およびドレイン電極（３４）と、
をさらに備える付記Ａ１～Ａ１６のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０…窒化物半導体装置
　１２…基板
　１２Ｓ…主面
　１２Ｐ…基板外周部
　１２Ｐ１…第１外周部
　１２Ｓ１…第１外周上面
　１２Ｐ２…第２外周部
　１２Ｓ２…第２外周上面
　１２ＰＬ…表面改質層
　１２Ｅ１…側壁面（段差壁）
　１２Ｅ２…最外周端面
　１６…電子走行層（第１窒化物半導体層）
　１６Ｅ…側壁面
　１８…電子供給層（第２窒化物半導体層）
　２０…二次元電子ガス（２ＤＥＧ）
　２２…ゲート層（第３窒化物半導体層）
　２４…ゲート電極
　３２…ソース電極
　３４…ドレイン電極
　４６…保護絶縁膜
　４６Ｓ…下端面
　４８…封止樹脂
　Ｗ１…第１幅
　Ｗ２…第２幅
　Ｈ１…距離

Claims (17)

  1. 　基板と、
    　前記基板の上方に配置されるとともに、前記基板の上方に側壁面が露出した第１窒化物半導体層と、
    　前記第１窒化物半導体層との界面付近において前記第１窒化物半導体層内に二次元電子ガスを発生させるべく前記第１窒化物半導体層の上に配置された第２窒化物半導体層と、
    　前記第１窒化物半導体層の前記側壁面を覆う保護絶縁膜と、を備え、
    　前記基板は、前記第１窒化物半導体層の前記側壁面よりも外側に位置するとともに前記保護絶縁膜の下端面と接する基板外周部を含む、窒化物半導体装置。
  2. 　前記基板外周部は、
    　　前記保護絶縁膜の下端面と接する第１外周上面を含む第１外周部と、
    　　前記基板の最外周端面と、前記第１外周上面よりも下方に位置して前記最外周端面と前記第１外周上面とを接続する第２外周上面とを含む第２外周部と、
    を含む、請求項１に記載の窒化物半導体装置。
  3. 　前記第１外周上面は、前記基板の主面よりも下方に位置しており、
    　前記基板は、前記基板の主面と前記第１外周上面とを段差状に接続する段差壁をさらに含む、請求項２に記載の窒化物半導体装置。
  4. 　前記第２外周上面は湾曲状である、請求項２または３に記載の窒化物半導体装置。
  5. 　前記第２外周部は、前記第２外周部の上部領域に前記第２外周部の他の領域よりも高抵抗を有する表面改質層を含み、
    　前記表面改質層の上面が前記第２外周上面である、請求項２～４のうちのいずれか一項に記載の窒化物半導体装置。
  6. 　前記表面改質層はアモルファス層である、請求項５に記載の窒化物半導体装置。
  7. 　前記第１外周部は、前記第１窒化物半導体層の前記側壁面と平面視で一致する位置に内縁を有するとともに、前記第２外周部との境界位置に外縁を有し、かつ、前記側壁面と平面視で直交する方向において前記第１外周部の内縁から外縁まで第１幅を有し、
    　前記第２外周部は、前記第１外周部との境界位置に内縁を有するとともに、前記基板の前記最外周端面の位置に外縁を有し、かつ、前記最外周端面と平面視で直交する方向において前記第２外周部の内縁から外縁まで第２幅を有し、
    　前記第１幅は前記第２幅よりも大きい、請求項２～６のうちのいずれか一項に記載の窒化物半導体装置。
  8. 　前記第１外周部は、前記第１窒化物半導体層の前記側壁面と平面視で一致する位置に内縁を有するとともに、前記第２外周部との境界位置に外縁を有し、かつ、前記側壁面と平面視で直交する方向において前記第１外周部の内縁から外縁まで第１幅を有し、
    　前記第２外周部は、前記第１外周部との境界位置に内縁を有するとともに、前記基板の前記最外周端面の位置に外縁を有し、かつ、前記最外周端面と平面視で直交する方向において前記第２外周部の内縁から外縁まで第２幅を有し、
    　前記第２幅は前記第１幅以上である、請求項２～６のうちのいずれか一項に記載の窒化物半導体装置。
  9. 　前記保護絶縁膜の下端面は、前記第１幅の１／２以上の長さに亘って前記第１外周上面と接している、請求項７または８に記載の窒化物半導体装置。
  10. 　前記第２外周部の前記第２幅は１０μｍ以上である、請求項７～９のうちのいずれか一項に記載の窒化物半導体装置。
  11. 　前記第２外周上面は、前記基板の主面と直交する深さ方向における上端と下端を有し、
    　前記第２外周上面の上端は、前記深さ方向における前記第２外周部の内縁の位置に対応するとともに、前記第２外周上面の下端は、前記深さ方向における前記第２外周部の外縁の位置に対応し、
    　前記深さ方向における前記第２外周上面の上端から下端までの距離は１０μｍ以上である、請求項７～１０のうちのいずれか一項に記載の窒化物半導体装置。
  12. 　前記第１外周部の前記第１幅は２０μｍ以上である、請求項７～１１のうちのいずれか一項に記載の窒化物半導体装置。
  13. 　前記保護絶縁膜は、ＳｉＯ２層およびＳｉＮ層のうちの少なくとも一方を含む、請求項１～１２のうちのいずれか一項に記載の窒化物半導体装置。
  14. 　前記保護絶縁膜は、前記ＳｉＯ２層と、前記ＳｉＯ２層の上に形成された前記ＳｉＮ層とを含み、
    　前記保護絶縁膜の下端面は前記ＳｉＯ２層の下面である、請求項１３に記載の窒化物半導体装置。
  15. 　前記ＳｉＯ２層は５５０ｎｍ以上の厚さを有し、前記ＳｉＮ層は６００ｎｍ以上の厚さを有する、請求項１３または１４に記載の窒化物半導体装置。
  16. 　前記保護絶縁膜を覆う封止樹脂をさらに備える請求項１～１５のうちのいずれか一項に記載の窒化物半導体装置。
  17. 　前記第２窒化物半導体層の上に配置されるとともに、アクセプタ型不純物を含む第３窒化物半導体層と、
    　前記第２窒化物半導体層の上に配置されるとともに、前記二次元電子ガスに電気的に接続されたソース電極およびドレイン電極と、
    をさらに備える請求項１～１６のうちのいずれか一項に記載の窒化物半導体装置。
PCT/JP2023/018925 2022-05-27 2023-05-22 窒化物半導体装置 WO2023228899A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-087082 2022-05-27
JP2022087082 2022-05-27

Publications (1)

Publication Number Publication Date
WO2023228899A1 true WO2023228899A1 (ja) 2023-11-30

Family

ID=88919310

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/018925 WO2023228899A1 (ja) 2022-05-27 2023-05-22 窒化物半導体装置

Country Status (1)

Country Link
WO (1) WO2023228899A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0284725A (ja) * 1988-01-20 1990-03-26 Nippon Mining Co Ltd 半導体装置およびその製造方法
JP2009164289A (ja) * 2007-12-28 2009-07-23 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2016174054A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置およびその製造方法
JP2019009459A (ja) * 2018-09-06 2019-01-17 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2020061414A (ja) * 2018-10-05 2020-04-16 ローム株式会社 窒化物半導体装置および窒化物半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0284725A (ja) * 1988-01-20 1990-03-26 Nippon Mining Co Ltd 半導体装置およびその製造方法
JP2009164289A (ja) * 2007-12-28 2009-07-23 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2016174054A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置およびその製造方法
JP2019009459A (ja) * 2018-09-06 2019-01-17 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2020061414A (ja) * 2018-10-05 2020-04-16 ローム株式会社 窒化物半導体装置および窒化物半導体装置の製造方法

Similar Documents

Publication Publication Date Title
US11114554B2 (en) High-electron-mobility transistor having a buried field plate
US9620599B2 (en) GaN-based semiconductor transistor
US10388744B2 (en) Nitride semiconductor device
EP2763179B1 (en) High Electron Mobility Transistor (HEMT)
US8350297B2 (en) Compound semiconductor device and production method thereof
WO2010084727A1 (ja) 電界効果トランジスタ及びその製造方法
CN111883588A (zh) 用于hemt器件的侧壁钝化
US20160218067A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US10784361B2 (en) Semiconductor device and method for manufacturing the same
US8941148B2 (en) Semiconductor device and method
US20240038886A1 (en) Semiconductor device and method for manufacturing the same
US20230290836A1 (en) Nitride semiconductor device comprising layered structure of active region and method for manufacturing the same
US11929407B2 (en) Method of fabricating high electron mobility transistor
US20150021666A1 (en) Transistor having partially or wholly replaced substrate and method of making the same
US10784336B2 (en) Gallium nitride high electron mobility transistor and gate structure thereof
US10985253B2 (en) Semiconductor devices with multiple channels and three-dimensional electrodes
WO2023228899A1 (ja) 窒化物半導体装置
WO2022176455A1 (ja) 窒化物半導体デバイス
JP2017143231A (ja) 半導体装置
CN114127954B (zh) 半导体装置及其制造方法
US20220336649A1 (en) High electron mobility transistor and fabrication method thereof
WO2023042617A1 (ja) 半導体装置
TWI820820B (zh) 半導體裝置
TWI755277B (zh) 高電子遷移率電晶體及其製作方法
US11935947B2 (en) Enhancement mode high electron mobility transistor

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23811771

Country of ref document: EP

Kind code of ref document: A1