WO2023042617A1 - 半導体装置 - Google Patents

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学 柳原
浩隆 大嶽
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Definitions

  • HEMTs high electron mobility transistors
  • GaN gallium nitride
  • 2DEG two-dimensional electron gas
  • Power devices using HEMTs are recognized as devices capable of low on-resistance and high-speed/high-frequency operation compared to typical silicon (Si) power devices.
  • Patent Document 1 discloses providing a guard ring forming region that shields static electricity around an element region in order to increase resistance to static electricity.
  • a 2DEG is formed in the carrier transport layer heterojunction with the barrier layer, and an electrode (shielding layer) in ohmic contact with the 2DEG is provided on the barrier layer in the guard ring forming region. ing.
  • the shielding layer and the 2DEG existing directly under the shielding layer play a role of shielding static electricity.
  • each gate electrode 28 includes a first gate electrode portion 281 and a second gate electrode portion 282 extending in the second direction (Y direction) and parallel to each other, and It includes a first connecting portion 283 and a second connecting portion 284 extending parallel to each other.
  • the first gate electrode portion 281 and the second gate electrode portion 282 are connected to each other by the first connection portion 283 and the second connection portion 284, thereby forming each gate electrode 28 in a ring shape.
  • the semiconductor device 10 employs a POA structure.
  • the POA structure since the source pad 42, the drain pad 44, and the gate pad 46 are provided in the active region, the area of the non-active region (that is, the peripheral portion R11) occupying the element region R1 is reduced, thereby reducing the chip area. can do.
  • the distance between the scribe line SL (or the boundary B1 between the element region R1 and the element isolation region R2) and the active region is narrow, so that the guard ring of the semiconductor device 10 has higher surge resistance. required for structure.
  • the electron transit layer 16 is a GaN layer
  • the electron supply layer 18 is an AlGaN layer.
  • the 2DEG 20 is formed in the AlGaN layer (electron transit layer 16) near the interface between the GaN layer (electron transit layer 16) and the AlGaN layer (electron supply layer 18) which are heterojunctioned to each other.
  • the guard ring 30 By applying the guard ring 30 to such a configuration, it is possible to provide the semiconductor device 10 (HEMT) that suppresses the penetration of surges into the 2DEG 20 of the element region R1 and improves surge resistance.
  • the first shield electrode 50 is arranged over both the shield portion 32 and the electron supply layer 18 . Therefore, the wiring structure of the guard ring 30 including the wiring electrode 48 and the guard ring connection electrode 48E arranged in the first embodiment can be omitted. In addition, since the wiring structure of the guard ring 30 is not required, the width of the shielding portion 32 of the guard ring 30 (shielding widths W3 and W4 in FIG. 1) can be reduced to reduce the chip area as long as the required surge resistance can be obtained. can be reduced.
  • the guard ring 30A is arranged near the boundary B1 in the outer peripheral portion R11 of the element region R1.
  • the guard ring 30A includes a shielding portion 32A arranged on the electron supply layer 18 and a first shielding electrode 34A arranged on the shielding portion 32A. 48A.
  • the shielding portion 32A of the guard ring 30A, the first shielding electrode 34A, and the guard ring connection electrode 48EA are configured similarly to the shielding portion 32 of the guard ring 30, the first shielding electrode 34, and the guard ring connection electrode 48E.
  • the wiring electrodes 48A of the third embodiment are formed with a wider width than the wiring electrodes 48 of the first embodiment.
  • the semiconductor device 10 is not limited to a HEMT using GaN, and may be configured as a HEMT using other Group III-V semiconductors.
  • Only the electron supply layer 18 may be removed in the element isolation region R2. That is, the main surface (upper surface) of the electron transit layer 16 may be flush with or substantially flush with the element region R1 and the element isolation region R2. If the electron supply layer 18 is removed in the element isolation region R2, the 2DEG 20 will not occur in the electron transit layer 16 in the element isolation region R2, so that the same advantages as in the above embodiment can be obtained.
  • the element isolation region (R2) includes the substrate (12) and the first semiconductor layer (16); The semiconductor device (10) according to Appendix A1 or A2, wherein the second semiconductor layer (18) is removed in the isolation region (R2).

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Abstract

半導体装置（１０）は、電子走行層（１６）と、電子走行層（１６）との界面付近において電子走行層（１６）内に２ＤＥＧを発生させる電子供給層（１８）と、電子供給層（１８）上に配置されたソース電極（２２）およびドレイン電極（２４）と、電子供給層（１８）上に配置されアクセプタ型不純物を含むゲート部（２６）と、ゲート部（２６）上に配置されたゲート電極（２８）とを備える。半導体装置（１０）は、ＦＥＴの素子領域（Ｒ１）の外周部分（Ｒ１１）において電子供給層（１８）上に配置されたガードリング（３０）をさらに備える。ガードリング（３０）は、電子供給層（１８）上に配置されアクセプタ型不純物を含む遮蔽部（３２）と、遮蔽部（３２）上に配置されソース電極（２２）または２ＤＥＧに電気的に接続された第１電極（３４）とを含む。

Description

半導体装置
　本開示は、半導体装置に関する。
　現在、窒化ガリウム（ＧａＮ）等のIII-V族半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。ＨＥＭＴは、半導体ヘテロ接合の界面付近に形成された二次元電子ガス（２ＤＥＧ）を導電経路（チャネル）として使用する。ＨＥＭＴを利用したパワーデバイスは、典型的なシリコン（Ｓｉ）パワーデバイスと比較して低オン抵抗および高速・高周波動作可能なデバイスとして認知されている。
　ＨＥＭＴのゲート容量は相対的に小さいため、静電気等によるサージが素子内で十分に吸収されないことがある。サージ耐性が低い場合、サージによるオン抵抗増加および耐圧低下等のトランジスタ特性の劣化が生じ得る。
　特許文献１は、静電気に対する耐性を高めるべく、静電気を遮蔽するガードリング形成領域を素子領域の周囲に設けることを開示している。この特許文献１の構成では、障壁層とヘテロ接合されたキャリア走行層内に２ＤＥＧが形成され、この２ＤＥＧとオーミック接触する電極（遮蔽層）が、ガードリング形成領域において障壁層の上に設けられている。この構成では、遮蔽層および遮蔽層の直下に存在する２ＤＥＧが静電気を遮蔽する役割を果たしている。
特開２０１３－２０１２６２号公報
　上記のように、特許文献１の構成では、遮蔽層の直下の領域に２ＤＥＧが形成されている。この構成の場合、素子領域を取り囲むガードリング形成領域の全周に亘り、遮蔽層の直下以外の部分の２ＤＥＧを消失させて、２ＤＥＧが存在しないアイソレーション領域を遮蔽層の両側に形成する必要がある。したがって、十分なサージ耐性を得るには、比較的大きな面積のガードリング形成領域（遮蔽層およびその両側のアイソレーション領域）が必要となる。
　しかしながら、チップ面積を小さくしてトランジスタの小型化を実現する上で、ガードリング形成領域に必要な面積を十分確保できない場合がある。したがって、特許文献１の遮蔽層（ガードリング形成領域）を用いる構成では、より大きなサージ耐性を得ることに限界がある。
　本開示の一態様による半導体装置は、基板と、前記基板の上方に配置された第１半導体層と、前記第１半導体層上に配置され、前記第１半導体層との界面付近にて前記第１半導体層内に二次元電子ガス（２ＤＥＧ）を発生させる第２半導体層と、前記第２半導体層上に配置され、前記２ＤＥＧに電気的に接続されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間において前記第２半導体層上に配置され、アクセプタ型不純物を含む第３半導体層と、前記第３半導体層上に配置されたゲート電極とを備える。前記第２半導体層は、電界効果トランジスタ（ＦＥＴ）が形成される素子領域と、前記素子領域を取り囲む素子分離領域との境界を画定する。前記ＦＥＴは、前記第１半導体層、前記第２半導体層、前記第３半導体層、前記ゲート電極、前記ソース電極、および前記ドレイン電極によって形成されている。前記半導体装置は、前記素子領域の外周部分において前記第２半導体層上に配置されたガードリングをさらに備える。前記ガードリングは、前記第２半導体層上に配置され、アクセプタ型不純物を含む第４半導体層と、前記第４半導体層上に配置され、前記ソース電極または前記２ＤＥＧに電気的に接続された第１電極とを含む。
　本開示の半導体装置によれば、サージ耐性を向上させることができる。
図１は、第１実施形態に係る例示的な半導体装置の概略平面図である。 図２は、図１のＦ２－Ｆ２線に沿った概略断面図である。 図３は、例示的な配線構造を含む図１の半導体装置の概略平面図である。 図４は、図３のＦ４－Ｆ４線に沿った概略断面図である。 図５は、第２実施形態に係る例示的なガードリングの概略断面図である。 図６は、第３実施形態に係る例示的なガードリングの概略断面図である。 図７は、第４実施形態に係る例示的なガードリングの概略断面図である。 図８は、第５実施形態に係る例示的なガードリングの概略断面図である。
　以下、添付図面を参照して本開示による半導体装置のいくつかの実施形態を説明する。なお、図面に示される構成要素は、分かり易さおよび明瞭化のために部分的に拡大されている場合があり、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　［第１実施形態］
　図１は、第１実施形態に係る例示的な半導体装置１０の概略平面図である。図２は、図１のＦ２－Ｆ２線に沿った概略断面図である。半導体装置１０は、化合物半導体を用いた電界効果トランジスタ（ＦＥＴ）として構成され得る。例えば、半導体装置１０は、窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）として構成され得る。
　図２に示されるように、半導体装置１０は、基板１２と、基板１２上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。電子走行層１６は、第１半導体層の一例であり、電子供給層１８は、第２半導体層の一例である。
　基板１２は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＧａＮ、サファイア、または他の基板材料で形成され得る。例えば、基板１２は、導電性Ｓｉ基板である。基板１２の厚さは、例えば２００μｍ以上１５００μｍ以下であってよい。基板１２は、例えば平面視矩形状である。
　なお、本開示において使用される「平面視」という用語は、明示的に別段の記載がない限り、互いに直交するＸＹＺ軸のＺ方向に対象物（半導体装置１０またはその構成要素）を視ることをいう。本開示において、Ｚ方向とは、電子走行層１６が（例えばバッファ層１４を介して）形成される基板１２の面と直交する方向である。以下では、理解を容易にするために、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左という場合がある。
　バッファ層１４は、基板１２と電子走行層１６との間に位置し、基板１２と電子走行層１６との間の格子不整合を緩和することができる任意の材料によって形成され得る。バッファ層１４は、１つまたは複数の窒化物半導体層を含み得る。例えば、バッファ層１４は、窒化アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含み得る。例えば、バッファ層１４は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって形成され得る。
　一例において、バッファ層１４は、基板１２上に形成された第１バッファ層と、第１バッファ層上に形成された第２バッファ層とを含む。第１バッファ層は、例えば２００ｎｍの厚さを有するＡｌＮ層であってよく、第２バッファ層は、例えば各々１００ｎｍの厚さを有する複数のＡｌＧａＮ層であってよい。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入して半絶縁性にしてもよい。その場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上であってよい。
　バッファ層１４は、例えば平面視矩形状である。例えば、バッファ層１４は、平面視において基板１２と同じサイズで形成されており、基板１２の主面（図２において上面）全面を覆っている。
　電子走行層１６は、窒化物半導体によって形成され得る。例えば、電子走行層１６は、ＧａＮ層であってよい。電子走行層１６の厚さは、例えば０．１μｍ以上２μｍ以下であってよい。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入して電子走行層１６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は例えばＣであり、不純物の濃度は、例えばピーク濃度で４×１０１９ｃｍ－３以上であってよい。
　電子走行層１６は、例えば平面視矩形状である。例えば、電子走行層１６は、平面視において基板１２およびバッファ層１４と同じサイズで形成されており、バッファ層１４の主面（図２において上面）全面を覆っている。
　電子供給層１８は、窒化物半導体によって形成され得る。例えば、電子供給層１８は、ＡｌＧａＮ層であってよい。ＡｌＧａＮ層では、Ａｌ組成が大きくなるほどバンドギャップが大きくなる。このため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有している。例えば、電子供給層１８は、ＡｌｘＧａ１－ｘＮによって構成されており、ここで、ｘは０．１＜ｘ＜０．４、より好ましくは０．２＜ｘ＜０．３の範囲を有するが、必ずしもこの範囲に限定されない。電子供給層１８の厚さは、例えば５ｎｍ以上２０ｎｍ以下であってよい。
　電子走行層１６と電子供給層１８は、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層１６を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層１８を構成する窒化物半導体（例えば、ＡｌＧａＮ）とは格子不整合系の接合となっている。電子走行層１６および電子供給層１８の自発分極と、電子供給層１８のヘテロ接合部が受ける応力に起因するピエゾ分極とによって、電子走行層１６と電子供給層１８とのヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）において電子走行層１６内には二次元電子ガス（２ＤＥＧ）２０が広がっている。
　電子供給層１８は、例えば平面視矩形状である。例えば、電子供給層１８は、平面視において、電子走行層１６よりも小さなサイズで形成されている。電子供給層１８は、ＦＥＴが形成される素子領域Ｒ１と、素子領域Ｒ１を取り囲む素子分離領域Ｒ２との境界Ｂ１を画定する。言い換えれば、電子供給層１８は、素子領域Ｒ１の面積を画定する。
　なお、本開示において、素子領域Ｒ１とは、ＦＥＴ（図１および図２の例ではＨＥＭＴ）の動作に寄与するトランジスタ構造が主に配置されるアクティブ領域を含む領域と定義される。
　図１および図２に示されるように、電子供給層１８は、素子領域Ｒ１の外周縁を画定する外周側面１８ＳＡを含む。外周側面１８ＳＡは、素子領域Ｒ１と素子分離領域Ｒ２との境界Ｂ１上に位置している。したがって、電子供給層１８は素子分離領域Ｒ２には存在していない。例えば、電子供給層１８は、素子分離領域Ｒ２において除去されている。素子領域Ｒ１は、電子供給層１８の平面視形状に対応して例えば平面視矩形状を有している。
　電子走行層１６は、平面視において電子供給層１８の周囲に露出された外周部分１６Ｐを含み得る。この電子走行層１６の外周部分１６Ｐは、素子分離領域Ｒ２の面積を画定する。素子分離領域Ｒ２は、電子走行層１６の外周部分１６Ｐの平面視形状に対応して例えば平面視環状を有している。
　図１および図２の例では、電子走行層１６は、素子分離領域Ｒ２の外周縁に位置する外周側面１６ＳＡと、任意で、素子分離領域Ｒ２の内周縁に位置する内周側面１６ＳＢとを含む。電子走行層１６の内周側面１６ＳＢは、電子供給層１８の外周側面１８ＳＡに連続しており、素子領域Ｒ１と素子分離領域Ｒ２との境界Ｂ１上に位置している。この構成においては、電子供給層１８とともに電子走行層１６の一部（電子走行層１６の外周部分１６Ｐの表層）が素子分離領域Ｒ２において除去されている。したがって、素子分離領域Ｒ２は、電子走行層１６（ならびにバッファ層１４および基板１２）を含む。
　なお、図２に示される例では、電子走行層１６が内周側面１６ＳＢを含むことで、素子分離領域Ｒ２の電子走行層１６（外周部分１６Ｐ）が、素子領域Ｒ１の電子走行層１６に対して段差状に形成されているが、内周側面１６ＳＢは形成されていなくてもよい。この内周側面１６ＳＢは、素子分離領域Ｒ２において電子供給層１８をエッチング（例えば、メサエッチング）等により除去する際に、下層に位置する外周部分１６Ｐの表層が除去されることで形成される。この外周部分１６Ｐの表層を除去することなく素子分離領域Ｒ２において電子供給層１８のみを除去してもよい。電子走行層１６の外周部分１６Ｐの表層が除去される程度にエッチングを行うことで、素子分離領域Ｒ２に電子供給層１８が残存することが抑制される。
　なお、図２に示される例では、エッチングにより素子分離領域Ｒ２を形成しているが、２ＤＥＧ２０を消失させるイオン注入により素子分離領域を形成しても良い。その場合は、電子供給層１８は残存しているが、電子を供給する役割はなくなり、電子供給層１８にイオン注入された境界が素子領域Ｒ１の面積を画定することになる。
　電子走行層１６は、素子分離領域Ｒ２で切断されている。図２に示される例では、電子走行層１６とともにバッファ層１４および基板１２が、素子分離領域Ｒ２で切断されている。したがって、電子走行層１６の外周側面１６ＳＡならびに外周側面１６ＳＡの位置で一緒に切断されたバッファ層１４および基板１２の外周側面は、半導体装置１０の切断面に相当する。言い換えれば、外周側面１６ＳＡの位置は、一枚の大型基板（基板１２）に形成された複数の半導体装置１０を個片化する際のスクライブラインＳＬすなわち切断位置に対応する。
　図１および図２に示されるように、半導体装置１０は、電子供給層１８上に配置された１つまたは複数（図１の例では４つ）のソース電極２２Ａ，２２Ｂ，２２Ｃ，２２Ｄを含む。ソース電極２２Ａ，２２Ｂ，２２Ｃ，２２Ｄは、電子供給層１８直下の２ＤＥＧ２０にオーミック接触、すなわち２ＤＥＧ２０に電気的に接続されている。なお、以下の説明において、ソース電極２２Ａ，２２Ｂ，２２Ｃ，２２Ｄを互いに区別しない場合はそれらをまとめてソース電極２２という。
　図１に示されるように、各ソース電極２２は、例えば平面視矩形状である。例えば、各ソース電極２２はストリップ状であり、平面視において第１方向（図１においてＸ方向）に電極幅を有し、平面視において第１方向と直交する第２方向（図１ではＹ方向）に電極幅よりも大きい電極長さを有している。ソース電極２２Ａ，２２Ｂ，２２Ｃ，２２Ｄは、第１方向（Ｘ方向）に互いに離間して配置されている。なお、以下の説明では、Ｘ方向を第１方向、Ｙ方向を第２方向という場合がある。
　各ソース電極２２は、１つまたは複数の金属層（例えば、チタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層、Ａｌ層、アルミニウムシリコン銅（ＡｌＳｉＣｕ）層、およびアルミニウム銅（ＡｌＣｕ）層等）の組み合わせによって形成され得る。図１および図２の例では、各ソース電極２２は、Ｔｉ層とＡｌ層との組み合わせによって形成されている。
　半導体装置１０はさらに、電子供給層１８上に配置された１つまたは複数（図１の例では３つ）のドレイン電極２４Ａ，２４Ｂ，２４Ｃを含む。ドレイン電極２４Ａ，２４Ｂ，２４Ｃは、電子供給層１８直下の２ＤＥＧ２０にオーミック接触、すなわち２ＤＥＧ２０に電気的に接続されている。なお、以下の説明において、ドレイン電極２４Ａ，２４Ｂ，２４Ｃを互いに区別しない場合はそれらをまとめてドレイン電極２４という。
　図１に示されるように、各ドレイン電極２４は、例えば平面視矩形状である。例えば、各ドレイン電極２４はストリップ状であり、第１方向（Ｘ方向）に電極幅、第２方向（Ｙ方向）に電極幅よりも大きい電極長さを有している。なお、各ドレイン電極２４の長さは各ソース電極２２の長さよりも短い。
　ドレイン電極２４Ａ，２４Ｂ，２４Ｃは、第１方向（Ｘ方向）に互いに離間して配置されている。図１の例では、ドレイン電極２４Ａは、隣接するソース電極２２Ａ，２２Ｂ間に、それらソース電極２２Ａ，２２Ｂから離間して配置されている。ドレイン電極２４Ｂは、隣接するソース電極２２Ｂ，２２Ｃ間に、それらソース電極２２Ｂ，２２から離間して配置されている。ドレイン電極２４Ｃは、隣接するソース電極２２Ｃ，２２Ｄ間に、それらソース電極２２Ｃ，２２Ｄから離間して配置されている。
　各ドレイン電極２４は、各ソース電極２２と同様に、１つまたは複数の金属層（例えば、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層等）の組み合わせによって形成され得る。図１および図２の例では、各ドレイン電極２４は、Ｔｉ層とＡｌ層との組み合わせによって形成されている。
　半導体装置１０はさらに、電子供給層１８上に配置されアクセプタ型不純物を含む１つまたは複数（図１の例では３つ）のゲート部２６Ａ，２６Ｂ，２６Ｃを含む。なお、以下の説明において、ゲート部２６Ａ，２６Ｂ，２６Ｃを互いに区別しない場合はそれらをまとめてゲート部２６という。各ゲート部２６は、第３半導体層の一例である。
　図１に示されるように、各ゲート部２６は、例えば平面視環状である。ただし、各ゲート部２６は、必ずしも閉じた環状（端のない連続的な形状、すなわち完全なループ形状）である必要はなく、例えば平面視Ｃ字形状等のような切れ目（ギャップ）を有する開いた環状であってもよい。
　図１の例では、各ゲート部２６は、第２方向（Ｙ方向）に延在し且つ互いに平行な第１ゲート本体部２６１および第２ゲート本体部２６２と、第１方向（Ｘ方向）に延在し且つ互いに平行な第１接続部２６３および第２接続部２６４とを含む。第１ゲート本体部２６１と第２ゲート本体部２６２とが、第１接続部２６３と第２接続部２６４によって互いに接続されることで、各ゲート部２６が環状に形成されている。この構成において、例えば、第１接続部２６３（または第２接続部２６４）の全部または一部を省略することで、各ゲート部２６を例えば平面視Ｃ字形状としてもよい。
　第１ゲート本体部２６１および第２ゲート本体部２６２は各々、第１方向（Ｘ方向）にゲート幅Ｗ１を有している。第１接続部２６３および第２接続部２６４は各々、第２方向（Ｙ方向）に幅Ｗ２を有している。図１の例では、ゲート幅Ｗ１は、幅Ｗ２よりも僅かに小さいが、幅Ｗ２と同じであってもよい。
　ゲート部２６Ａ，２６Ｂ，２６Ｃは、第１方向（Ｘ方向）に互いに離間して配置されている。図１の例では、ゲート部２６Ａは、隣接するソース電極２２Ａ，２２Ｂ間に配置されるとともにドレイン電極２４Ａを平面視で囲んでいる。したがって、ゲート部２６Ａの第１ゲート本体部２６１は、ソース電極２２Ａとドレイン電極２４Ａとの間に配置されている。また、ゲート部２６Ａの第２ゲート本体部２６２は、ソース電極２２Ｂとドレイン電極２４Ａとの間に配置されている。
　同様に、ゲート部２６Ｂは、隣接するソース電極２２Ｂ，２２Ｃ間に配置されるとともにドレイン電極２４Ｂを平面視で囲んでいる。したがって、ゲート部２６Ｂの第１ゲート本体部２６１は、ソース電極２２Ｂとドレイン電極２４Ｂとの間に配置されている。また、ゲート部２６Ｂの第２ゲート本体部２６２は、ソース電極２２Ｃとドレイン電極２４Ｂとの間に配置されている。
　同様に、ゲート部２６Ｃは、隣接するソース電極２２Ｃ，２２Ｄ間に配置されるとともにドレイン電極２４Ｃを平面視で囲んでいる。したがって、ゲート部２６Ｃの第１ゲート本体部２６１は、ソース電極２２Ｃとドレイン電極２４Ｃとの間に配置されている。また、ゲート部２６Ｃの第２ゲート本体部２６２は、ソース電極２２Ｄとドレイン電極２４Ｃとの間に配置されている。
　各ゲート部２６は、電子供給層１８よりも小さなバンドギャップを有する窒化物半導体によって形成され得る。例えば、電子供給層１８がＡｌＧａＮ層である場合、各ゲート部２６は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）であってよい。例えば、各ゲート部２６は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、および炭素（Ｃ）のうちの少なくとも１つをアクセプタ型不純物として含み得る。各ゲート部２６中のアクセプタ型不純物の最大濃度は、一例では、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　各ゲート部２６の厚さは特に限定されず、ゲート耐圧等を考慮して適宜決定され得る。例えば、各ゲート部２６の厚さは、８０ｎｍ以上１５０ｎｍ以下であってよい。また、図２のＺＸ平面に沿った各ゲート部２６の断面形状は特に限定されず、例えば、矩形状、台形状、リッジ状、またはその他の任意の形状であってよい。また、第１および第２ゲート本体部２６１，２６２のゲート幅Ｗ１は特に限定されず、例えば、０．４μｍ以上１．０μｍ以下であってよい。
　半導体装置１０はさらに、ゲート部２６（図１の例ではゲート部２６Ａ，２６Ｂ，２６Ｃ）上に配置された１つまたは複数（図１の例では３つ）のゲート電極２８Ａ，２８Ｂ，２８Ｃを含む。なお、以下の説明において、ゲート電極２８Ａ，２８Ｂ，２８Ｃを互いに区別しない場合はそれらをまとめてゲート電極２８という。
　図１に示されるように、各ゲート電極２８は、例えば平面視環状である。ただし、上記した各ゲート部２８と同様に、各ゲート電極２８は、必ずしも閉じた環状である必要はなく、下層に位置するゲート部２８の平面視形状に応じて、例えば平面視Ｃ字形状等の開いた環状であってもよい。
　図１の例では、各ゲート電極２８は、第２方向（Ｙ方向）に延在し且つ互いに平行な第１ゲート電極部２８１および第２ゲート電極部２８２と、第１方向（Ｘ方向）に延在し且つ互いに平行な第１接続部２８３および第２接続部２８４とを含む。第１ゲート電極部２８１と第２ゲート電極部２８２とが、第１接続部２８３と第２接続部２８４によって互いに接続されることで、各ゲート電極２８が環状に形成されている。
　第１ゲート電極部２８１および第２ゲート電極部２８２は各々、第１方向（Ｘ方向）に各ゲート部２６（第１ゲート本体部２６１および第２ゲート本体部２６２）のゲート幅Ｗ１よりも僅かに小さい電極幅（図示略）を有している。また、第１接続部２８３および第２接続部２８４は各々、第２方向（Ｙ方向）に各ゲート部２６（第１接続部２６３および第２接続部２６４）の幅Ｗ２よりも僅かに小さい電極幅（図示略）を有している。
　各ゲート電極２８は、１つまたは複数の金属層によって形成され得る。例えば、各ゲート電極２８は、ＴｉＮ層であってよい。あるいは、各ゲート電極２８は、Ｔｉを用いた第１金属層と、第１金属層上に設けられＴｉＮを用いた第２金属層とによって形成されてもよい。各ゲート電極２８の厚さは特に限定されず、例えば、５０ｎｍ以上２００ｎｍ以下の厚さであってよい。ＴｉＮ層を用いた各ゲート電極２８は、下層に位置するゲート部２６とショットキー接合を形成する。
　図１および図２の例では、ゲート電極２８Ａは、ゲート部２６Ａ上に配置されている。したがって、ソース電極２２Ａ、ゲート電極２８Ａの第１ゲート電極部２８１、ドレイン電極２４Ａ、ゲート電極２８Ａの第２ゲート電極部２８２、およびソース電極２２Ｂは、平面視で第１方向（Ｘ方向）に互いに離間しつつ隣接している。
　同様に、ゲート電極２８Ｂは、ゲート部２６Ｂ上に配置されている。したがって、ソース電極２２Ｂ、ゲート電極２８Ｂの第１ゲート電極部２８１、ドレイン電極２４Ｂ、ゲート電極２８Ｂの第２ゲート電極部２８２、およびソース電極２２Ｃは、平面視で第１方向（Ｘ方向）に互いに離間しつつ隣接している。
　同様に、ゲート電極２８Ｃは、ゲート部２６Ｃ上に配置されている。したがって、ソース電極２２Ｃ、ゲート電極２８Ｃの第１ゲート電極部２８１、ドレイン電極２４Ｃ、ゲート電極２８Ｃの第２ゲート電極部２８２、およびソース電極２２Ｄは、平面視で第１方向（Ｘ方向）に互いに離間しつつ隣接している。
　このように、ソース電極２２、ゲート電極２８、およびドレイン電極２４は互いに離間しつつ平面視で第１方向（Ｘ方向）に隣接し、かつソース電極２２とドレイン電極２４との間にゲート電極２８が位置するように第１方向に繰り返して配置されている。
　図１の例では、第１方向に（左から右に向かって）、ソース電極２２Ｄ、ゲート電極２８Ｃ（第２ゲート電極部２８２）、ドレイン電極２４Ｃ、ゲート電極２８Ｃ（第１ゲート電極部２８１）、ソース電極２２Ｃ、ゲート電極２８Ｂ（第２ゲート電極部２８２）、ドレイン電極２４Ｂ、ゲート電極２８Ｂ（第１ゲート電極部２８１）、ソース電極２２Ｂ、ゲート電極２８Ａ（第２ゲート電極部２８２）、ドレイン電極２４Ａ、ゲート電極２８Ａ（第１ゲート電極部２８１）、ソース電極２２Ａが配置されており、この配置により半導体装置１０の素子領域Ｒ１内に６つのＦＥＴ（ＨＥＭＴ）が形成されている。各ＨＥＭＴは、電子走行層１６、電子供給層１８、ゲート部２６、ゲート電極２８、ソース電極２２、およびドレイン電極２４によって形成されている。
　半導体装置１０では、ゲート電極２８下にゲート部２６（一例ではｐ型ＧａＮ層）が設けられている。このため、ゲート部２６の直下の領域では電子走行層１６および電子供給層１８のエネルギーレベルが引き上げられている。したがって、電子供給層１８の材料や膜厚が適切に設定されている場合には、ソース電極２２に対してゲート電極２８に電圧が印加されないゼロバイアス時に、ゲート部２６の直下の領域において２ＤＥＧ２０によるソース－ドレイン間の導電経路（チャネル）が消失して遮断されている。これにより、閾値電圧が正の値となるノーマリーオフ型のＨＥＭＴが実現されている。
　図１に示されるように、半導体装置１０はさらに、素子領域Ｒ１の外周部分Ｒ１１において電子供給層１８上に配置されたガードリング３０を含む。ガードリング３０は、平面視において、閉じた環状に形成され得る。
　なお、本開示において、素子領域Ｒ１の外周部分Ｒ１１とは、平面視において素子領域Ｒ１のアクティブ領域よりも外側に位置する素子領域Ｒ１の部分と定義される。ここで、図１および図２の例では、アクティブ領域は、素子領域Ｒ１において、ソース電極２２、ドレイン電極２４、ゲート部２６、およびゲート電極２８が配置されている領域に相当する。例えば、素子領域Ｒ１の外周部分Ｒ１１は、素子領域Ｒ１と素子分離領域Ｒ２との境界Ｂ１付近における素子領域Ｒ１の部分である。
　図１および図２に示されるように、ガードリング３０は、電子供給層１８上に配置されアクセプタ型不純物を含む遮蔽部３２と、遮蔽部３２上に配置された第１遮蔽電極３４とを含む。遮蔽部３２は第４半導体層の一例であり、第１遮蔽電極３４は第１電極の一例である。
　図１に示されるように、遮蔽部３２は、例えば平面視環状である。図１の例では、遮蔽部３２は、第２方向（Ｙ方向）に延在し且つ互いに平行な第１遮蔽部分３２１および第２遮蔽部分３２２と、第１方向（Ｘ方向）に延在し且つ互いに平行な第３遮蔽部分３２３および第４遮蔽部分３２４とを含む。第１遮蔽部分３２１と第２遮蔽部分３２２とが、第３遮蔽部分３２３と第４遮蔽部分３２４によって互いに接続されることで、遮蔽部３２が環状に形成されている。
　第１遮蔽部分３２１および第２遮蔽部分３２２は各々、第１方向（Ｘ方向）に遮蔽幅Ｗ３を有している。第３遮蔽部分３２３および第４遮蔽部分３２４は各々、第２方向（Ｙ方向）に遮蔽幅Ｗ４を有している。図１の例では、遮蔽幅Ｗ３は遮蔽幅Ｗ４よりも僅かに大きいが、遮蔽幅Ｗ３と遮蔽幅Ｗ４は同じであってもよい。
　遮蔽部３２は、電子供給層１８よりも小さなバンドギャップを有する窒化物半導体によって形成され得る。例えば、電子供給層１８がＡｌＧａＮ層である場合、遮蔽部３２は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）であってよい。例えば、遮蔽部３２は、Ｚｎ、Ｍｇ、およびＣのうちの少なくとも１つをアクセプタ型不純物として含み得る。遮蔽部３２中のアクセプタ型不純物の最大濃度は、一例では、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。例えば、遮蔽部３２は各ゲート部２６と同一構成であってよく、各ゲート部２６と同一製造工程で形成され得る。
　遮蔽部３２の厚さは特に限定されず、例えば、８０ｎｍ以上１５０ｎｍ以下であってよい。また、図２のＺＸ平面に沿った遮蔽部３２の断面形状は特に限定されず、例えば、矩形状、台形状、リッジ状、またはその他の任意の形状であってよい。例えば、遮蔽部３２は、各ゲート部２６と同じ厚さおよび同じ断面形状を有し得る。遮蔽部３２の遮蔽幅Ｗ３，Ｗ４は特に限定されず、遮蔽部３２による遮蔽効果を考慮して適宜決定され得る。例えば、遮蔽部３２の第１および第２遮蔽部分３２１，３２２の遮蔽幅Ｗ３は、各ゲート部２６の第１および第２ゲート本体部２６１，２６２のゲート幅Ｗ１よりも大きな値に設定され得る。
　第１遮蔽電極３４は、遮蔽部３２と同様に、例えば平面視環状である。図１の例では、第１遮蔽電極３４は、第２方向（Ｙ方向）に延在し且つ互いに平行な第１電極部分３４１および第２電極部分３４２と、第１方向（Ｘ方向）に延在し且つ互いに平行な第３電極部分３４３および第４電極部分３４４とを含む。第１電極部分３４１と第２電極部分３４２とが、第３電極部分３４３と第４電極部分３４４によって互いに接続されることで、第１遮蔽電極３４が環状に形成されている。
　第１電極部分３４１および第２電極部分３４２は各々、第１方向（Ｘ方向）に遮蔽部３２（第１遮蔽部分３２１および第２遮蔽部分３２２）の遮蔽幅Ｗ３よりも僅かに小さい電極幅（図示略）を有している。また、第３電極部分３４３および第４電極部分３４４は各々、第２方向（Ｙ方向）に遮蔽部３２（第３遮蔽部分３２３および第４遮蔽部分３２４）の遮蔽幅Ｗ４よりも僅かに小さい幅（図示略）を有している。
　第１遮蔽電極３４は、１つまたは複数の金属層によって形成され得る。第１遮蔽電極３４は、例えば、ＴｉＮ層であってよい。あるいは、第１遮蔽電極３４は、Ｔｉ層とＡｌ層との組み合わせによって形成され得る。あるいは、第１遮蔽電極３４は、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層等の組み合わせによって形成され得る。第１実施形態では、第１遮蔽電極３４はＴｉＮ層である。
　第１遮蔽電極３４の厚さは特に限定されず、例えば５０ｎｍ以上２００ｎｍ以下の厚さであってよい。例えば、第１遮蔽電極３４は、ＴｉＮ層を用いた各ゲート電極２８と同一製造工程で形成され得る。ＴｉＮ層を用いた第１遮蔽電極３４は、下層に位置する遮蔽部３２とショットキー接合を形成する。
　図１に示されるように、ガードリング３０は、第１方向（Ｘ方向）に繰り返し配置されたソース電極２２、ゲート電極２８、およびドレイン電極２４を平面視で環状に囲んでいる。また、ガードリング３０は、第１方向においてソース電極２２に隣接している。
　図１の例では、ガードリング３０の一部（図１の右側の部分）を形成する第１遮蔽部分３２１および第１電極部分３４１が、第１方向においてソース電極２２Ａに隣接している。したがって、ソース電極２２Ａと、ソース電極２２Ａに隣接するガードリング３０との間に延在する電子走行層１６の２ＤＥＧ２０はソース電位を有している。
　また、ガードリング３０の他の一部（図１の左側の部分）を形成する第２遮蔽部分３２２および第２電極部分３４２が、第１方向においてソース電極２２Ｄに隣接している。したがって、ソース電極２２Ｄと、ソース電極２２Ｄに隣接するガードリング３０との間に延在する電子走行層１６の２ＤＥＧ２０はソース電位を有している。
　次に、図１の半導体装置１０の配線構造の一例を説明する。
　図３は、例示的な配線構造を含む図１の半導体装置１０の概略平面図である。図４は、図３のＦ４－Ｆ４線に沿った概略断面図である。
　図３に示されるように、半導体装置１０は、ソース電極２２Ａ，２２Ｂ，２２Ｃ，２２Ｄに接続されたソースパッド４２と、ドレイン電極２４Ａ，２４Ｂ，２４Ｃに接続されたドレインパッド４４と、ゲート電極２８Ａ，２８Ｂ，２８Ｃに接続されたゲートパッド４６とを含む。ソースパッド４２、ドレインパッド４４、およびゲートパッド４６には、ソース電圧、ドレイン電圧、およびゲート電圧がそれぞれ印加される。ソース電圧は、接地電圧であってよい。ソースパッド４２、ドレインパッド４４、およびゲートパッド４６は、例えばＡｕ、ＣｕまたはＡｌ等を用いた金属層によって形成され得る。
　図３および図４に示されるように、ソースパッド４２は、ソース接続電極４２Ｅによってソース電極２２Ａ，２２Ｂ，２２Ｃ，２２Ｄに接続されている。また、断面図は省略するが、同様に、ドレインパッド４４は、ドレイン接続電極４４Ｅによってドレイン電極２４Ａ，２４Ｂ，２４Ｃに接続されている。同様に、ゲートパッド４６は、ゲート接続電極４６Ｅによってゲート電極２８Ａ，２８Ｂ，２８Ｃに接続されている。
　ソース接続電極４２Ｅ、ドレイン接続電極４４Ｅ、およびゲート接続電極４６Ｅは、例えばＡｕ、ＣｕまたはＡｌ等の金属材料を用いて形成され得る。例えば、ソース接続電極４２Ｅ、ドレイン接続電極４４Ｅ、およびゲート接続電極４６Ｅはそれぞれ、ソースパッド４２、ドレインパッド４４、およびゲートパッド４６と一体に形成され得る。あるいは、ソース接続電極４２Ｅおよびドレイン接続電極４４Ｅにそれぞれ、ソースパッド４２およびドレインパッド４４とは異なる材料を用いてもよい。例えば、ソース接続電極４２Ｅおよびドレイン接続電極４４Ｅは、タングステン（Ｗ）等を用いたプラグ電極でもよい。
　ここで、図３の例では、ゲート接続電極４６Ｅは、ゲート電極２８Ａ，２８Ｂ，２８Ｃの第２接続部２８４上に配置されている。したがって、各ゲート電極２８の第１および第２ゲート電極部２８１，２８２は、それぞれ対応する第２接続部２８４およびゲート接続電極４６Ｅを介してゲートパッド４６に接続されている。この場合、各ゲート電極２８において、第１および第２ゲート電極部２８１，２８２の電極幅よりも大きな電極幅で第２接続部２８４を形成することにより、第２接続部２８４とゲート接続電極４６Ｅとの接触面積を大きくして接続信頼性を高めることができる。
　ソースパッド４２、ドレインパッド４４、およびゲートパッド４６は、平板状である。図３の例では、ソースパッド４２およびドレインパッド４４は各々概して矩形状を有しており、ゲートパッド４６は概してＵ字形状を有している。また、この例では、ソースパッド４２の面積は、素子領域Ｒ１におけるアクティブ領域の約半分の面積を占有しており、ドレインパッド４４およびゲートパッド４６の合計面積は、アクティブ領域の残りの約半分の面積を占有している。したがって、ソースパッド４２、ドレインパッド４４、およびゲートパッド４６は、平面視において素子領域Ｒ１におけるアクティブ領域のほぼ全体を覆っている。
　言い換えれば、ソースパッド４２、ドレインパッド４４、およびゲートパッド４６は全て素子領域Ｒ１のアクティブ領域内に設けられている。アクティブ領域内にソースパッド４２、ドレインパッド４４、およびゲートパッド４６が設けられたこのような構造は、ＰＯＡ（Pad Over Active）構造とも呼ばれ得る。このＰＯＡ構造を採用することにより、素子領域Ｒ１に占める非アクティブ領域（すなわち外周部分Ｒ１１）の面積を低減して、素子領域Ｒ１全体の面積ひいてはチップ面積（素子領域Ｒ１と素子分離領域Ｒ２との合計面積）を低減することができる。
　図３および図４に示されるように、半導体装置１０はさらに、ガードリング３０の第１遮蔽電極３４に接続された配線電極４８を含む。配線電極４８は、例えば、平面視環状である。ただし、配線電極４８の形状は特に限定されない。例えば、配線電極４８は、必ずしも閉じた環状である必要はなく、開いた環状であってもよい。
　図３の例では、配線電極４８は、第２方向（Ｙ方向）に延在し且つ互いに平行な第１電極部分４８１および第２電極部分４８２と、第１方向（Ｘ方向）に延在し且つ互いに平行な第３電極部分４８３および第４電極部分４８４とを含む。第１電極部分４８１と第２電極部分４８２とが、第３電極部分４８３と第４電極部分４８４によって互いに接続されることで、配線電極４８が環状に形成されている。
　配線電極４８は、連結部４９によってソースパッド４２に接続されている。図３の例では、連結部４９は、ソースパッド４２と配線電極４８の第２電極部分４８２とを接続する位置に設けられている。ただし、連結部４９が配置される位置は特に限定されない。
　配線電極４８は、ガードリング接続電極４８Ｅによって第１遮蔽電極３４に接続されている。したがって、ガードリング３０の第１遮蔽電極３４は、ガードリング接続電極４８Ｅ、配線電極４８、および連結部４９を介して、ソースパッド４２に電気的に接続されている。このため、第１遮蔽電極３４は、ソースパッド４２からソース電極２２に印加されるソース電圧と同電位に設定される。すなわち、第１遮蔽電極３４は、ソース電極２２に電気的に接続されている。なお、詳細な配線構造の図示は省略するが、基板１２もソースパッド４２に電気的に接続されている（図４参照）。したがって、基板１２もソース電位に設定される。
　図３および図４の例では、ガードリング接続電極４８Ｅは、第１遮蔽電極３４の第１および第２電極部分３４１，３４２上に配置されている。すなわち、ガードリング接続電極４８Ｅは、第１遮蔽電極３４の第１電極部分３４１と配線電極４８の第１電極部分４８１とを接続する位置、および第１遮蔽電極３４の第２電極部分３４２と配線電極４８の第２電極部分４８２とを接続する位置にそれぞれ設けられている。ただし、ガードリング接続電極４８Ｅが配置される位置は特に限定されない。
　配線電極４８、ガードリング接続電極４８Ｅ、および連結部４９は、例えばＡｕ、ＣｕまたはＡｌ等の金属材料を用いて形成され得る。例えば、配線電極４８、ガードリング接続電極４８Ｅ、および連結部４９は一体に形成され得る。
　なお、図示は省略しているが、半導体装置１０は、電子供給層１８上に形成されたパッシベーション層等の絶縁層を含む。この絶縁層は、電子供給層１８、ソース電極２２、ドレイン電極２４、ゲート部２６、ゲート電極２８、ガードリング３０（遮蔽部３２および第１遮蔽電極３４）、ソース接続電極４２Ｅ、ドレイン接続電極４４Ｅ、ゲート接続電極４６Ｅ、およびガードリング接続電極４８Ｅを覆う。また、この絶縁層は、ソースパッド４２、ドレインパッド４４、ゲートパッド４６、配線電極４８、および連結部４９の各々の側面を覆っていてもよい。ソース接続電極４２Ｅ、ドレイン接続電極４４Ｅ、ゲート接続電極４６Ｅ、およびガードリング接続電極４８Ｅは、この絶縁層に形成されたビアに埋め込まれる。
　次に、第１実施形態の半導体装置１０の作用について説明する。
　図２に示されるように、ＨＥＭＴが形成されている素子領域Ｒ１には、ゲート電極２８の下に、ゲート部２６（一例ではｐ型ＧａＮ層）が設けられている。したがって、電子供給層１８の材料や膜厚が適切に設定されている場合には、ゲート電極２８にゲート電圧が印加されないゼロバイアス時に、ゲート部２６の直下の領域で２ＤＥＧ２０によるチャネルが消失する、ノーマリーオフ動作が実現されている。一方、閾値電圧を超えるゲート電圧がゲート電極２８に印加されると、ゲート部２６の直下の領域において２ＤＥＧ２０によるチャネルが形成されてソース－ドレイン間が導通し、ＨＥＭＴがオン状態に移行する。
　素子領域Ｒ１の外周部分Ｒ１１には、ガードリング３０が設けられている。ガードリング３０は、電子供給層１８上に配置された遮蔽部３２（一例ではｐ型ＧａＮ層）と、遮蔽部３２上に配置された第１遮蔽電極３４とを含む。第１遮蔽電極３４はソースパッド４２に電気的に接続されており、第１遮蔽電極３４にはソースパッド４２からソース電極２２に印加されるソース電圧（接地電圧）が印加される。
　図１に示されるように、ガードリング３０は、第１方向（Ｘ方向）においてソース電極２２Ａ，２２Ｄに隣接している。したがって、ソース電極２２Ａと、ソース電極２２Ａに隣接するガードリング３０との間に延在する電子走行層１６の２ＤＥＧ２０はソース電位を有している。同様に、ソース電極２２Ｄと、ソース電極２２Ｄに隣接するガードリング３０との間に延在する電子走行層１６の２ＤＥＧ２０はソース電位を有している。なお、ガードリング３０の外側の領域（ガードリング３０と境界Ｂ１との間）に延在する２ＤＥＧ２０は、フローティング電位である。
　したがって、ガードリング３０の第１遮蔽電極３４は、ガードリング３０に隣接する各ソース電極２２Ａ，２２Ｄの直下の領域からガードリング３０の内周端の直下の位置まで延在する２ＤＥＧ２０と実質的に同電位を有している。ここで言う「実質的に同電位」とは、ＨＥＭＴのソース－ドレイン間にチャネル（２ＤＥＧ２０）を介して電流が流れているときには、各ソース電極２２Ａ，２２Ｄとガードリング３０との間に延在する２ＤＥＧ２０の電位が抵抗成分に起因して第１遮蔽電極３４の電位よりも僅かに高くなり得ることを意味する。なお、ＨＥＭＴに電流が流れていないときは、各ソース電極２２Ａ，２２Ｄとガードリング３０との間の２ＤＥＧ２０の電位は、第１遮蔽電極３４の電位と同電位である。
　このように、第１遮蔽電極３４の電位が各ソース電極２２Ａ，２２Ｄとガードリング３０との間の２ＤＥＧ２０の電位と実質的に同電位（この場合はソース電位）を有することにより、ガードリング３０（遮蔽部３２）の直下の領域の２ＤＥＧ２０が空乏化（消失）し、その状態が維持される。
　したがって、素子領域Ｒ１の外周部分Ｒ１１に配置されたガードリング３０の直下には、２ＤＥＧ２０の遮断領域が環状に形成される。その結果、素子領域Ｒ１のアクティブ領域に存在する２ＤＥＧ２０は、素子領域Ｒ１の外周部分Ｒ１１における２ＤＥＧ２０の遮断領域によって半導体装置１０の外部と電気的に遮断される。これにより、半導体装置１０の外部から２ＤＥＧ２０を介してアクティブ領域にサージが侵入することが抑制される。
　一例として、ダイシングブレード等を用いたダイシング時に、スクライブラインＳＬから素子分離領域Ｒ２を介して素子領域Ｒ１の外周部分Ｒ１１にサージが侵入する可能性がある。この場合にも、ガードリング３０の直下の２ＤＥＧ２０の遮断領域によって、アクティブ領域の２ＤＥＧ２０にサージが侵入することが抑制される。このサージ遮蔽効果は、素子領域Ｒ１の外周部分Ｒ１１の全周にわたって得られる。なお、ガードリング３０の直下の２ＤＥＧ２０の遮断領域に加えて、ガードリングの第１遮蔽電極３４自体も、外部からのサージを遮蔽する役割を果たす。
　なお、図２に示されるように、ガードリング３０の外側の領域に延在する２ＤＥＧ２０が電子走行層１６の内周側面１６ＳＢから露出している場合、この露出した２ＤＥＧ２０からサージが素子領域Ｒ１の外周部分Ｒ１１に比較的侵入し易くなる。この場合であっても、ガードリング３０直下に２ＤＥＧ２０の遮断領域が存在しているため、この遮断領域によってアクティブ領域にサージが侵入することが抑制される。
　また、図３に示されるように、半導体装置１０は、ＰＯＡ構造を採用している。ＰＯＡ構造では、アクティブ領域内にソースパッド４２、ドレインパッド４４、およびゲートパッド４６が設けられるため、素子領域Ｒ１に占める非アクティブ領域（すなわち外周部分Ｒ１１）の面積を低減して、チップ面積を低減することができる。このようなＰＯＡ構造では、スクライブラインＳＬ（あるいは、素子領域Ｒ１と素子分離領域Ｒ２との境界Ｂ１）とアクティブ領域との間の間隔が狭くなるため、より高いサージ耐性が半導体装置１０のガードリング構造に求められる。
　この点、上記したように、ガードリング３０は、２ＤＥＧ２０の遮断領域を素子領域Ｒ１の外周部分Ｒ１１に環状に形成することで、アクティブ領域の２ＤＥＧ２０を外部から電気的に遮断する。したがって、アクティブ領域に近接した位置により小さな幅でガードリング３０を形成して、サージ耐性の向上とチップ面積の低減とを図ることができる。
　第１実施形態の半導体装置１０は、以下の利点を有する。
　（１－１）半導体装置１０は、素子領域Ｒ１の外周部分Ｒ１１において電子供給層１８上に配置されたガードリング３０を備えている。ガードリング３０は、電子供給層１８上に配置され、アクセプタ型不純物を含む遮蔽部３２（一例ではｐ型ＧａＮ層）と、遮蔽部３２上に配置され、ソース電極２２に電気的に接続された第１遮蔽電極３４とを含む。第１遮蔽電極３４は、ガードリング３０の内周端に平面視で隣接する２ＤＥＧ２０の電位（ソース電位）と実質的に同電位に設定される。したがって、遮蔽部３２の直下の領域の２ＤＥＧ２０が空乏化（消失）しその状態が維持される。これにより、素子領域Ｒ１の外周部分Ｒ１１に配置されたガードリング３０の直下には、２ＤＥＧ２０の遮断領域が環状に形成される。その結果、素子領域Ｒ１のアクティブ領域内に存在する２ＤＥＧ２０は、素子領域Ｒ１の外周部分Ｒ１１における２ＤＥＧ２０の遮断領域によって半導体装置１０の外部と電気的に遮断される。これにより、半導体装置１０の外部から２ＤＥＧ２０を介してアクティブ領域にサージが侵入することが抑制される。したがって、ガードリング３０によりサージ耐性を向上させることができる。
　（１－２）素子分離領域Ｒ２は基板１２および電子走行層１６を含み、電子供給層１８は素子分離領域Ｒ２において除去されている。電子供給層１８が素子分離領域Ｒ２に存在しないため、素子分離領域Ｒ２の電子走行層１６には２ＤＥＧ２０が発生しない（このため、素子分離領域Ｒ２は、素子領域Ｒ１に対して高抵抗領域とも呼ぶことができる）。このような構成では、例えば、素子分離領域Ｒ２の電子走行層１６の表面から素子領域Ｒ１の外周部分Ｒ１１にサージが侵入する可能性がある。例えば、図２のように素子分離領域Ｒ２の電子走行層１６の表層が電子供給層１８とともに除去されている場合、素子領域Ｒ１と素子分離領域Ｒ２との境界Ｂ１上に位置する電子走行層１６の内周側面１６ＳＢに２ＤＥＧ２０が露出される。このため、この露出した２ＤＥＧ２０にサージが侵入し易くなる。この場合でも、外周部分Ｒ１１に配置されたガードリング３０によりサージの侵入を抑制して、サージ耐性を向上させることができる。
　（１－３）電子走行層１６および基板１２は素子分離領域Ｒ２で切断されている。言い換えれば、素子分離領域Ｒ２内にスクライブラインＳＬが定められている。したがって、２ＤＥＧ２０が存在しない素子分離領域Ｒ２でダイシングが行われる。これにより、ダイシング時に発生し得るサージが素子領域Ｒ１の２ＤＥＧ２０に侵入する可能性を低くすることができる。
　（１－４）電子走行層１６はＧａＮ層であり、電子供給層１８はＡｌＧａＮ層である。この構成では、互いにヘテロ接合されるＧａＮ層（電子走行層１６）とＡｌＧａＮ層（電子供給層１８）との界面付近においてＡｌＧａＮ層（電子走行層１６）に２ＤＥＧ２０が形成される。このような構成にガードリング３０を適用することで、素子領域Ｒ１の２ＤＥＧ２０へのサージの侵入を抑えてサージ耐性を向上させた半導体装置１０（ＨＥＭＴ）を提供することができる。
　（１－５）ドレイン電極２４は平面視においてゲート部２６で囲まれている（例えば、図１参照）。この構成では、ドレイン電極２４に印加された高電圧がゲート部２６の外側の領域（すなわちソース電極２２）に漏れ出ることが抑制される。これにより、半導体装置１０（ＨＥＭＴ）の信頼性を高めることができる。また、ソース電極２２の直下における２ＤＥＧ２０の電位の変動を抑えてその電位を接地電位に等しいソース電位に好適に維持することが可能となる。その結果、ＨＥＭＴの動作およびガードリング３０の動作をともに良好に維持することが可能となる。
　（１－６）ソース電極２２、ゲート電極２８、およびドレイン電極２４は互いに離間しつつ平面視で第１方向（Ｘ方向）に隣接し、かつソース電極２２とドレイン電極２４との間にゲート電極２８が位置するように第１方向に繰り返して配置されている。この構成では、素子領域Ｒ１（アクティブ領域）に複数（図１の例では６つ）のＨＥＭＴを高密度に配置することができる。
　（１－７）ガードリング３０は、第１方向（Ｘ方向）においてソース電極２２Ａ，２２Ｄに隣接し、各ソース電極２２Ａ，２２Ｄとガードリング３０との間に延在する電子走行層１６の２ＤＥＧ２０はソース電位を有している。これにより、ガードリング３０（第１遮蔽電極３４）に印加されるソース電圧によって、ガードリング３０（遮蔽部３２）直下の２ＤＥＧ２０を空乏化して、２ＤＥＧ２０の電気的遮断領域を形成することができる。
　（１－８）ガードリング３０の遮蔽部３２（第１および第２遮蔽部分３２１，３２２）の遮蔽幅Ｗ３は、ゲート部２６（第１および第２ゲート本体部２６１，２６２）のゲート幅Ｗ１よりも大きな値に設定されている。この構成では、ゲート部２６（第１および第２ゲート本体部２６１，２６２）の直下の２ＤＥＧ２０の空乏化領域よりも、遮蔽部３２（第１および第２遮蔽部分３２１，３２２）の直下の２ＤＥＧ２０の空乏化領域を大きくすることができる。これにより、サージ耐性をより向上させることができる。特に、ソース電極２２、ゲート電極２８、およびドレイン電極２４は第１方向（Ｘ方向）に隣接しているため、第１方向における遮蔽部３２の幅（すなわち遮蔽幅Ｗ３）を、同じく第１方向におけるゲート部２６の幅（すなわちゲート幅Ｗ１）よりも大きくすることで、サージ耐性を効果的に向上させることができる。
　（１－９）基板１２は導電性を有しており、ソース電極２２と同電位に設定されている。すなわち、基板１２は２ＤＥＧ２０のソース電位と同電位を有している。これにより、素子分離領域Ｒ２からスクライブラインＳＬ上に位置する半導体装置１０の表面を通って基板１２へ流れるリーク電流を抑制することができる。
　（１－１０）素子領域Ｒ１に形成されるＦＥＴ（ＨＥＭＴ）はノーマリーオフ型である。この場合、ゲート部２６を形成する製造工程と同じ工程でガードリング３０の遮蔽部３２を形成することができる。
　（１－１１）ガードリング３０の第１遮蔽電極３４は、ゲート電極２８と同じ材料（一例ではＴｉＮ層）で形成されている。この場合、ゲート電極２８を形成する製造工程と同じ工程でガードリング３０の第１遮蔽電極３４を形成することができる。
　（１－１２）ソースパッド４２、ドレインパッド４４、およびゲートパッド４６は素子領域Ｒ１のアクティブ領域内に設けられている。すなわち、半導体装置１０はＰＯＡ構造を有している。このＰＯＡ構造を採用することにより、素子領域Ｒ１に占める非アクティブ領域（すなわち外周部分Ｒ１１）の面積を低減して、素子領域Ｒ１全体の面積ひいてはチップ面積（素子領域Ｒ１と素子分離領域Ｒ２との合計面積）を低減することができる。一方、このＰＯＡ構造では、スクライブラインＳＬ（あるいは、素子領域Ｒ１と素子分離領域Ｒ２との境界Ｂ１）とアクティブ領域との間の間隔が狭くなるため、より高いサージ耐性が半導体装置１０のガードリング構造に求められる。この点、ガードリング３０は、２ＤＥＧ２０の遮断領域を素子領域Ｒ１の外周部分Ｒ１１に環状に形成することで、アクティブ領域の２ＤＥＧ２０を外部から電気的に遮断する。したがって、アクティブ領域に近接した位置により小さな幅でガードリング３０を形成して、サージ耐性の向上とチップ面積の低減とを図ることができる。
　（１－１３）ソースパッド４２とソース電極２２とを接続するソース接続電極４２Ｅは、ソースパッド４２と同一材料（例えばＡｕ、ＣｕまたはＡｌ等）を用いて形成され得る。同様に、ドレインパッド４４とドレイン電極２４とを接続するドレイン接続電極４４Ｅおよびゲートパッド４６とゲート電極２８とを接続するゲート接続電極４６Ｅはそれぞれ、ドレインパッド４４およびゲートパッド４６と同一材料を用いて形成され得る。この構成では、ソース接続電極４２Ｅ、ドレイン接続電極４４Ｅ、およびゲート接続電極４６Ｅをそれぞれ、ソースパッド４２、ドレインパッド４４、およびゲートパッド４６と一体に形成することができる。
　（１－１４）ソース接続電極４２Ｅおよびドレイン接続電極４４Ｅはそれぞれ、ソースパッド４２およびドレインパッド４４とは異なる材料、例えばタングステン等を用いたプラグ電極であってもよい。この構成では、プラグ電極（ソース接続電極４２Ｅおよびドレイン接続電極４４Ｅ）の上面を平坦化してソースパッド４２およびドレインパッド４４を配置することができる。これにより、配線の段切れを防いで配線抵抗を下げることが可能となる。
　［第２実施形態］
　図５は、第２実施形態に係る例示的な半導体装置１０の概略断面図である。図５において、第１実施形態に係る半導体装置１０と同様の構成要素には、同じ符号を付している。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
　図５に示されるように、第２実施形態では、第１実施形態におけるガードリング３０の第１遮蔽電極３４（図２および図４参照）が第１遮蔽電極５０に置き換えられている。第２実施形態では、第１実施形態の配線電極４８（図３参照）およびガードリング接続電極４８Ｅは省略される。また、連結部４９も省略される。なお、平面図は省略しているが、第１遮蔽電極５０は、ガードリング３０に沿って環状に配置されている。
　第１遮蔽電極５０は、遮蔽部３２（一例では、ｐ型ＧａＮ層）上に配置された第１電極部分５２と、第１電極部分５２と一体に形成され電子供給層１８上に配置された第２電極部分５４とを含む。したがって、第１遮蔽電極５０は、遮蔽部３２と電子供給層１８との双方に亘って配置されている。なお、図５の例では、第１遮蔽電極５０は段差状に形成されているが、第１遮蔽電極５０の形状は特に限定されない。
　第１遮蔽電極５０は、ソース電極２２およびドレイン電極２４と同じ材料で形成されている。例えば、第１遮蔽電極５０は、Ｔｉ層とＡｌ層との組み合わせによって形成されている。したがって、第１遮蔽電極５０は、電子供給層１８直下の２ＤＥＧ２０にオーミック接触している。さらに、遮蔽部３２がｐ型ＧａＮ層の場合において、Ｔｉ層とＡｌ層との組み合わせは、ＴｉＮ等に比べてショットキー障壁高さが低くなり、オーミック接触することが可能になる。
　第２実施形態では、第１遮蔽電極５０は、ガードリング３０の内周端に平面視で隣接する２ＤＥＧ２０に電気的に接続されている。第１実施形態で説明したように、この２ＤＥＧ２０はソース電位を有している。したがって、第１遮蔽電極５０は、この２ＤＥＧ２０と実質的に同電位を有している。この構成により、第１実施形態と同様、ガードリング３０（遮蔽部３２）直下の２ＤＥＧ２０が空乏化（消失）しその状態が維持される。
　第２実施形態の半導体装置１０は、第１実施形態の（１－１）～（１－１３）の利点に加えて、以下の利点を有する。
　（２－１）第１遮蔽電極５０は、ソース電極２２およびドレイン電極２４と同じ材料で形成されている。第１遮蔽電極５０は、遮蔽部３２にオーミック接触する第１電極部分５２と、第１電極部分５２と一体に形成され、２ＤＥＧ２０にオーミック接触する第２電極部分５４とを含む。この構成では、第１遮蔽電極５０の電位を、隣接する２ＤＥＧ２０の電位（ソース電位）により好適に維持することが可能となる。したがって、ガードリング３０（遮蔽部３２）直下の２ＤＥＧ２０の空乏化（消失）をより好適に維持することができる。
　（２－２）第１遮蔽電極５０は、遮蔽部３２と電子供給層１８との双方に亘って配置される。したがって、第１実施形態で配置される配線電極４８およびガードリング接続電極４８Ｅを含むガードリング３０の配線構造を省略することができる。また、ガードリング３０の配線構造が不要となるため、必要なサージ耐性が得られる限りにおいて、ガードリング３０の遮蔽部３２の幅（図１において遮蔽幅Ｗ３，Ｗ４）を小さくしてチップ面積を低減することができる。
　［第３実施形態］
　図６は、第３実施形態に係る例示的な半導体装置１０の概略断面図である。図６において、第１実施形態に係る半導体装置１０と同様の構成要素には、同じ符号を付している。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
　図６に示されるように、第３実施形態では、第１実施形態におけるガードリング３０と各々同じ構成を有する２つのガードリング３０Ａ，３０Ｂが素子領域Ｒ１に設けられている。なお、平面図は省略しているが、各ガードリング３０Ａ，３０Ｂは、ガードリング３０と同様、素子領域Ｒ１のアクティブ領域を囲むように環状に配置されている。
　ガードリング３０Ａは、素子領域Ｒ１の外周部分Ｒ１１において境界Ｂ１寄りに配置されている。ガードリング３０Ａは、電子供給層１８上に配置された遮蔽部３２Ａと、遮蔽部３２Ａ上に配置された第１遮蔽電極３４Ａとを含み、第１遮蔽電極３４Ａはガードリング接続電極４８ＥＡによって配線電極４８Ａに接続されている。なお、ガードリング３０Ａの遮蔽部３２Ａ、第１遮蔽電極３４Ａ、およびガードリング接続電極４８ＥＡは、ガードリング３０の遮蔽部３２、第１遮蔽電極３４、およびガードリング接続電極４８Ｅと同様に構成されている。第３実施形態の配線電極４８Ａは、第１実施形態の配線電極４８よりも大きな幅で形成されている。
　ガードリング３０Ｂは、ガードリング３０Ａに隣接して配置されており、素子領域Ｒ１の外周部分Ｒ１１においてガードリング３０Ａよりもアクティブ領域に近い位置に配置されている。ガードリング３０Ｂは、電子供給層１８上に配置された遮蔽部３２Ｂと、遮蔽部３２Ｂ上に配置された第１遮蔽電極３４Ｂとを含み、第１遮蔽電極３４Ｂはガードリング接続電極４８ＥＢによって配線電極４８Ａに接続されている。なお、ガードリング３０Ｂの遮蔽部３２Ｂ、第１遮蔽電極３４Ｂ、およびガードリング接続電極４８ＥＢは、ガードリング３０の遮蔽部３２、第１遮蔽電極３４、およびガードリング接続電極４８Ｅと同様に構成されている。
　第３実施形態の半導体装置１０は、第１実施形態の（１－１）～（１－１３）の利点に加えて、以下の利点を有する。
　（３－１）半導体装置１０は、素子領域Ｒ１の外周部分Ｒ１１に環状に並置される複数（第３実施形態では例えば２つ）のガードリング３０Ａ，３０Ｂを備えている。この構成では、ガードリング３０Ａ，３０Ｂによって２ＤＥＧ２０を空乏化する領域を拡大してサージ耐性をより向上させることができる。
　［第４実施形態］
　図７は、第４実施形態に係る例示的な半導体装置１０の概略断面図である。図７において、第１実施形態に係る半導体装置１０と同様の構成要素には、同じ符号を付している。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
　図７に示されるように、第４実施形態では、第１実施形態におけるガードリング３０の第１遮蔽電極３４に加えて、第１遮蔽電極３４に電気的に接続される第２遮蔽電極６０が素子領域Ｒ１の外周部分Ｒ１１に設けられている。図７の例では、第２遮蔽電極６０は、接続配線６２を介して配線電極４８に接続されている。なお、平面図は省略しているが、第２遮蔽電極６０は、第１遮蔽電極３４（ガードリング３０）と同様に、素子領域Ｒ１のアクティブ領域を囲むように環状に配置されている。第２遮蔽電極６０は、例えばソース電極２２およびドレイン電極２４と同じ材料で形成され得る。例えば、第１遮蔽電極５０は、Ｔｉ層とＡｌ層との組み合わせによって形成されている。第２遮蔽電極６０は、第２電極の一例である。
　第２遮蔽電極６０は、平面視で遮蔽部３２とＦＥＴとの間において電子供給層１８上に設けられており、直下に位置する２ＤＥＧ２０と電気的に接続されている。この２ＤＥＧ２０は、ガードリング３０の内周端に平面視で隣接する２ＤＥＧ２０であり、ソース電位を有している。したがって、第１遮蔽電極５０は、この２ＤＥＧ２０と実質的に同電位を有している。この構成により、第１実施形態と同様に、ガードリング３０（遮蔽部３２）直下の２ＤＥＧ２０が空乏化（消失）しその状態が維持される。
　第４実施形態の半導体装置１０は、第１実施形態の（１－１）～（１－１３）の利点に加えて、以下の利点を有する。
　（４－１）第１遮蔽電極３４に加えて、第２遮蔽電極６０が設けられている。この第２遮蔽電極６０は、ガードリング３０の内周端に平面視で隣接する２ＤＥＧ２０に電気的に接続されている。また、この第２遮蔽電極６０は、第１遮蔽電極３４に電気的に接続されている。この構成では、第２遮蔽電極６０により、第１遮蔽電極５０の電位を、隣接する２ＤＥＧ２０の電位（ソース電位）により好適に維持することが可能となる。したがって、ガードリング３０（遮蔽部３２）の直下の２ＤＥＧ２０の空乏化（消失）をより好適に維持することができる
　［第５実施形態］
　図８は、第５実施形態に係る例示的な半導体装置１０の概略断面図である。図８において、第１および第４実施形態に係る半導体装置１０と同様の構成要素には、同じ符号を付している。以下では、第１および第４実施形態と同様な構成要素については説明を省略し、第１および第４実施形態と異なる構成要素について説明する。
　図８に示されるように、第５実施形態では、素子分離領域Ｒ２が第１素子分離領域Ｒ２Ａとして設けられている。これに加えて、素子領域Ｒ１の外周部分Ｒ１１において、第２遮蔽電極６０とその第２遮蔽電極６０に隣接するソース電極２２Ａ，２２Ｄ（図１参照）との間には第２素子分離領域Ｒ２Ｂが設けられている。第２素子分離領域Ｒ２Ｂは、電子供給層１８を貫通する孔１８Ｈと、電子走行層１６の溝１６Ｒとで形成されている。この構成では、第２素子分離領域Ｒ２Ｂにおいて２ＤＥＧ２０が遮断されるため、ガードリング３０の内周端に隣接する２ＤＥＧ２０の電位はフローティング電位である。このため、第２遮蔽電極６０に電気的に接続された第１遮蔽電極３４は、フローティング電位の２ＤＥＧ２０と同電位に維持される。
　第５実施形態の半導体装置１０は、第１実施形態の（１－１）～（１－１３）の利点に加えて、以下の利点を有する。
　（５－１）第２素子分離領域Ｒ２Ｂで２ＤＥＧ２０が遮断されるため、サージ耐性をより向上させることができる。また、第２素子分離領域Ｒ２Ｂで２ＤＥＧ２０が遮断されるため、第２遮蔽電極６０に電気的に接続された第１遮蔽電極３４は、フローティング電位の２ＤＥＧ２０と同電位に維持される。ソース電位を有する２ＤＥＧ２０の電位はＨＥＭＴの動作に応じて例えば正に変動し得る。この点、第５実施形態では、第１遮蔽電極３４はフローティング電位を有する２ＤＥＧ２０と同電位に維持されるため、ガードリング３０直下の２ＤＥＧ２０をより好適に空乏化させることが可能となる。
　［変更例］
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・半導体装置１０は、ＧａＮを用いたＨＥＭＴに限らず、他のIII-V族半導体を用いたＨＥＭＴとして構成されてもよい。
　・素子分離領域Ｒ２において、電子供給層１８のみが除去されてもよい。すなわち、電子走行層１６の主面（上面）が素子領域Ｒ１と素子分離領域Ｒ２とで面一もしくは実質的に面一であってもよい。電子供給層１８が素子分離領域Ｒ２において除去されれば素子分離領域Ｒ２の電子走行層１６に２ＤＥＧ２０が発生しなくなるため、上記実施形態と同様な利点が得られる。
　・バッファ層１４が素子分離領域Ｒ２において露出されるように、電子供給層１８および電子走行層１６が素子分離領域Ｒ２において除去されてもよい。また、素子分離領域Ｒ２において、電子供給層１８、電子走行層１６、およびバッファ層１４の一部（バッファ層１４の外周部分の表層）が除去されてもよい。
　・上記各実施形態において、素子領域Ｒ１（アクティブ領域）に形成されるＨＥＭＴの数は特に限定されない。したがって、ソース電極２２の数、ドレイン電極２４の数、およびゲート部２６の数、およびゲート電極２８の数は、上記実施形態に限定されない。
　・上記各実施形態では、ソースパッド４２の一部がアクティブ領域内に設けられてもよい。あるいは、ドレインパッド４４の一部がアクティブ領域内に設けられてもよい。あるいは、ゲートパッド４６の一部がアクティブ領域内に設けられてもよい。
　・本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。例えば、電子供給層１８が電子走行層１６上に形成される上記各実施形態は、２ＤＥＧ２０を安定して形成するために電子供給層１８と電子走行層１６との間に中間層が位置する構造も含む。
　・本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　・本開示で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」等の方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
　［付記］
　上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記Ａ１）
　基板（１２）と、
　前記基板（１２）の上方に配置された第１半導体層（１６）と、
　前記第１半導体層（１６）上に配置され、前記第１半導体層（１６）との界面付近にて前記第１半導体層（１６）内に二次元電子ガス（２ＤＥＧ）を発生させる第２半導体層（１８）と、
　前記第２半導体層（１８）上に配置され、前記２ＤＥＧ（２０）に電気的に接続されたソース電極（２２）およびドレイン電極（２４）と、
　前記ソース電極（２２）と前記ドレイン電極（２４）との間において前記第２半導体層（１８）上に配置され、アクセプタ型不純物を含む第３半導体層（２６）と、
　前記第３半導体層（２６）上に配置されたゲート電極（２８）と、を備え、
　前記第２半導体層（１８）は、電界効果トランジスタ（ＦＥＴ）が形成される素子領域（Ｒ１）と、前記素子領域（Ｒ１）を取り囲む素子分離領域（Ｒ２）との境界（Ｂ１）を画定し、
　前記ＦＥＴは、前記第１半導体層（１６）、前記第２半導体層（１８）、前記第３半導体層（２６）、前記ゲート電極（２８）、前記ソース電極（２２）、および前記ドレイン電極（２４）によって形成され、
　前記素子領域（Ｒ１）の外周部分（Ｒ１１）において前記第２半導体層（１８）上に配置されたガードリング（３０）をさらに備え、前記ガードリング（３０）は、
　　前記第２半導体層（１８）上に配置され、アクセプタ型不純物を含む第４半導体層（３２）と、
　　前記第４半導体層（３２）上に配置され、前記ソース電極（２２）または前記２ＤＥＧ（２０）に電気的に接続された第１電極（３４）と、
を含む、半導体装置（１０）。
　（付記Ａ２）
　前記第１電極（３４）は、前記ガードリング（３０）の内周端に平面視で隣接する前記２ＤＥＧ（２０）に電気的に接続されている、付記Ａ１に記載の半導体装置（１０）。
　（付記Ａ３）
　前記素子分離領域（Ｒ２）は前記基板（１２）および前記第１半導体層（１６）を含み、
　前記第２半導体層（１８）は前記素子分離領域（Ｒ２）において除去されている、付記Ａ１またはＡ２に記載の半導体装置（１０）。
　（付記Ａ４）
　前記第１半導体層（１６）および前記基板（１２）は前記素子分離領域（Ｒ２）で切断されている、付記Ａ３に記載の半導体装置（１０）。
　（付記Ａ５）
　前記第１半導体層（１６）はＧａＮであり、
　前記第２半導体層（１８）はＡｌＧａＮである、付記Ａ１～Ａ４のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ６）
　前記ドレイン電極（２４）は、平面視において前記第３半導体層（２６）で囲まれている、付記Ａ１～Ａ５のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ７）
　前記ソース電極（２２）、前記ゲート電極（２８）、および前記ドレイン電極（２４）は互いに離間しつつ平面視で第１方向（Ｘ）に隣接し、かつ前記ソース電極（２２）と前記ドレイン電極（２４）との間に前記ゲート電極（２８）が位置するように前記第１方向（Ｘ）に繰り返して配置されている、付記Ａ１～Ａ６のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ８）
　前記ガードリング（３０）は、前記第１方向（Ｘ）において前記ソース電極（２２Ａ；２２Ｄ）に隣接している、付記Ａ７に記載の半導体装置（１０）。
　（付記Ａ９）
　前記ソース電極（２２Ａ；２２Ｄ）と当該ソース電極（２２Ａ；２２Ｄ）に隣接する前記ガードリング（３０）との間に延在する前記第１半導体層（１６）の前記２ＤＥＧ（２０）はソース電位を有している、付記Ａ８に記載の半導体装置（１０）。
　（付記Ａ１０）
　前記第４半導体層（３２）の幅（Ｗ３）は、前記第１方向（Ｘ）において前記第３半導体層（２６）の幅（Ｗ１）よりも大きい、付記Ａ１～Ａ９のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ１１）
　前記基板（１２）は導電性を有しており、前記ソース電極（２２）と同電位に設定されている、付記Ａ１～Ａ１０のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ１２）
　前記ＦＥＴはノーマリーオフ型である、付記Ａ１～Ａ１１のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ１３）
　前記第１電極（３４）は、前記ゲート電極（２８）と同じ材料で形成されている、付記Ａ１～Ａ１２のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ１４）
　前記第１電極（３４）は、前記ソース電極（２２）および前記ドレイン電極（２４）と同じ材料で形成されている、付記Ａ１～Ａ１２のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ１５）
　前記第１電極（５０）は、
　　前記第４半導体層（３２）上に配置された第１電極部分（５２）と、
　　前記第１電極部分と一体に形成され、前記第２半導体層（１８）上に配置された第２電極部分（５４）と、を含む、付記Ａ１４に記載の半導体装置（１０）。
　（付記Ａ１６）
　前記ガードリング（３０）は、前記素子領域（Ｒ１）の前記外周部分（Ｒ１１）において前記第２半導体層（１８）上に配置された複数のガードリング（３０Ａ，３０Ｂ）のうちの１つである、付記Ａ１～Ａ１５のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ１７）
　平面視で前記第４半導体層（３２）と前記ＦＥＴとの間において前記第２半導体層（１８）上に設けられ、直下に位置する前記２ＤＥＧ（２０）と電気的に接続された第２電極（６０）をさらに備え、
　前記第２電極（６０）は、前記第１電極（３４）に電気的に接続されている、付記Ａ１～Ａ１６のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ１８）
　前記第２電極（６０）は、前記ＦＥＴの前記ソース電極（２２Ａ；２２Ｄ）に隣接しており、
　前記素子分離領域（Ｒ２）は第１素子分離領域（Ｒ２Ａ）であり、
　前記第２電極（６０）と前記ソース電極（２２Ａ；２２Ｄ）との間に形成された第２素子分離領域（Ｒ２Ｂ）をさらに備える付記Ａ１７に記載の半導体装置（１０）。
　（付記Ａ１９）
　前記ソース電極（２２）に接続されたソースパッド（４２）と、
　前記ドレイン電極（２４）に接続されたドレインパッド（４４）と、
　前記ゲート電極（２８）に接続されたゲートパッド（４６）と、
をさらに備え、
　前記ソースパッド（４２）の少なくとも一部、前記ドレインパッド（４４）の少なくとも一部、または前記ゲートパッド（４６）の少なくとも一部が、平面視で前記素子領域（Ｒ１）の前記外周部分（Ｒ１１）により囲まれるアクティブ領域上に存在する、付記Ａ１～Ａ１８のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ２０）
　前記ソースパッド（４２）の少なくとも一部および前記ドレインパッド（４４）の少なくとも一部が、平面視で前記アクティブ領域上に存在しており、
　前記ソースパッド（４２）と異なる材料で形成され、前記ソースパッド（４２）の少なくとも一部と前記ソース電極（２２）とを接続するソース接続電極（４２Ｅ）と、
　前記ドレインパッド（４４）と異なる材料で形成され、前記ドレインパッド（４４）の少なくとも一部と前記ドレイン電極（２４）とを接続するドレイン接続電極（４４Ｅ）と、をさらに備える付記Ａ１９に記載の半導体装置（１０）。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０…半導体装置
　１２…基板
　１４…バッファ層
　１６…電子走行層（第１半導体層）
　１８…電子供給層（第２半導体層）
　２０…二次元電子ガス（２ＤＥＧ）
　２２（２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ）…ソース電極 
　２４（２４Ａ，２４Ｂ，２４Ｃ）…ドレイン電極
　２６（２６Ａ，２６Ｂ，２６Ｃ）…ゲート部（第３半導体層）
　２８（２８Ａ，２８Ｂ，２８Ｃ）…ゲート電極
　３０…ガードリング
　３２…遮蔽部（第４半導体層）
　３４，５０…第１遮蔽電極（第１電極）
　４２…ソースパッド
　４４…ドレインパッド
　４６…ゲートパッド
　６０…第２遮蔽電極（第２電極）
　Ｒ１…素子領域
　Ｒ１１…素子領域の外周部分
　Ｒ２…素子分離領域
　Ｂ１…素子領域と素子分離領域との境界
　ＳＬ…スクライブライン
　Ｗ１…ゲート幅（第１方向におけるゲート部の幅）
　Ｗ３…遮蔽幅（第１方向における遮蔽部の幅）

Claims (20)

  1. 　基板と、
    　前記基板の上方に配置された第１半導体層と、
    　前記第１半導体層上に配置され、前記第１半導体層との界面付近にて前記第１半導体層内に二次元電子ガス（２ＤＥＧ）を発生させる第２半導体層と、
    　前記第２半導体層上に配置され、前記２ＤＥＧに電気的に接続されたソース電極およびドレイン電極と、
    　前記ソース電極と前記ドレイン電極との間において前記第２半導体層上に配置され、アクセプタ型不純物を含む第３半導体層と、
    　前記第３半導体層上に配置されたゲート電極と、を備え、
    　前記第２半導体層は、電界効果トランジスタ（ＦＥＴ）が形成される素子領域と、前記素子領域を取り囲む素子分離領域との境界を画定し、
    　前記ＦＥＴは、前記第１半導体層、前記第２半導体層、前記第３半導体層、前記ゲート電極、前記ソース電極、および前記ドレイン電極によって形成され、
    　前記素子領域の外周部分において前記第２半導体層上に配置されたガードリングをさらに備え、前記ガードリングは、
    　　前記第２半導体層上に配置され、アクセプタ型不純物を含む第４半導体層と、
    　　前記第４半導体層上に配置され、前記ソース電極または前記２ＤＥＧに電気的に接続された第１電極と、
    を含む、半導体装置。
  2. 　前記第１電極は、前記ガードリングの内周端に平面視で隣接する前記２ＤＥＧに電気的に接続されている、請求項１に記載の半導体装置。
  3. 　前記素子分離領域は前記基板および前記第１半導体層を含み、
    　前記第２半導体層は前記素子分離領域において除去されている、請求項１または２に記載の半導体装置。
  4. 　前記第１半導体層および前記基板は前記素子分離領域で切断されている、請求項３に記載の半導体装置。
  5. 　前記第１半導体層はＧａＮであり、
    　前記第２半導体層はＡｌＧａＮである、請求項１～４のうちのいずれか一項に記載の半導体装置。
  6. 　前記ドレイン電極は、平面視において前記第３半導体層で囲まれている、請求項１～５のうちのいずれか一項に記載の半導体装置。
  7. 　前記ソース電極、前記ゲート電極、および前記ドレイン電極は互いに離間しつつ平面視で第１方向に隣接し、かつ前記ソース電極と前記ドレイン電極との間に前記ゲート電極が位置するように前記第１方向に繰り返して配置されている、請求項１～６のうちのいずれか一項に記載の半導体装置。
  8. 　前記ガードリングは、前記第１方向において前記ソース電極に隣接している、請求項７に記載の半導体装置。
  9. 　前記ソース電極と当該ソース電極に隣接する前記ガードリングとの間に延在する前記第１半導体層の前記２ＤＥＧはソース電位を有している、請求項８に記載の半導体装置。
  10. 　前記第４半導体層の幅は、前記第１方向において前記第３半導体層の幅よりも大きい、請求項７～９のうちのいずれか一項に記載の半導体装置。
  11. 　前記基板は導電性を有しており、前記ソース電極と同電位に設定されている、請求項１～１０のうちのいずれか一項に記載の半導体装置。
  12. 　前記ＦＥＴはノーマリーオフ型である、請求項１～１１のうちのいずれか一項に記載の半導体装置。
  13. 　前記第１電極は、前記ゲート電極と同じ材料で形成されている、請求項１～１２のうちのいずれか一項に記載の半導体装置。
  14. 　前記第１電極は、前記ソース電極および前記ドレイン電極と同じ材料で形成されている、請求項１～１２のうちのいずれか一項に記載の半導体装置。
  15. 　前記第１電極は、
    　　前記第４半導体層上に配置された第１電極部分と、
    　　前記第１電極部分と一体に形成され、前記第２半導体層上に配置された第２電極部分と、を含む、請求項１４に記載の半導体装置。
  16. 　前記ガードリングは、前記素子領域の前記外周部分において前記第２半導体層上に配置された複数のガードリングのうちの１つである、請求項１～１５のうちのいずれか一項に記載の半導体装置。
  17. 　平面視で前記第４半導体層と前記ＦＥＴとの間において前記第２半導体層上に設けられ、直下に位置する前記２ＤＥＧと電気的に接続された第２電極をさらに備え、
    　前記第２電極は、前記第１電極に電気的に接続されている、請求項１～１６のうちのいずれか一項に記載の半導体装置。
  18. 　前記第２電極は、前記ＦＥＴの前記ソース電極に隣接しており、
    　前記素子分離領域は第１素子分離領域であり、
    　前記第２電極と前記ソース電極との間に形成された第２素子分離領域をさらに備える請求項１７に記載の半導体装置。
  19. 　前記ソース電極に接続されたソースパッドと、
    　前記ドレイン電極に接続されたドレインパッドと、
    　前記ゲート電極に接続されたゲートパッドと、
    をさらに備え、
    　前記ソースパッドの少なくとも一部、前記ドレインパッドの少なくとも一部、または前記ゲートパッドの少なくとも一部が、平面視で前記素子領域の前記外周部分により囲まれるアクティブ領域上に存在する、請求項１～１８のうちのいずれか一項に記載の半導体装置。
  20. 　前記ソースパッドの少なくとも一部および前記ドレインパッドの少なくとも一部が、平面視で前記アクティブ領域上に存在しており、
    　前記ソースパッドと異なる材料で形成され、前記ソースパッドの少なくとも一部と前記ソース電極とを接続するソース接続電極と、
    　前記ドレインパッドと異なる材料で形成され、前記ドレインパッドの少なくとも一部と前記ドレイン電極とを接続するドレイン接続電極と、をさらに備える請求項１９に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118136664A (zh) * 2024-05-07 2024-06-04 英诺赛科(苏州)半导体有限公司 一种半导体结构及其制备方法、半导体产品

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080633A (ja) * 2008-09-25 2010-04-08 Furukawa Electric Co Ltd:The 半導体装置、ウエハ構造体および半導体装置の製造方法
JP2010103158A (ja) * 2008-10-21 2010-05-06 Panasonic Corp 双方向スイッチ
JP2011124385A (ja) * 2009-12-10 2011-06-23 Sanken Electric Co Ltd 化合物半導体装置及びその製造方法
WO2012043334A1 (ja) * 2010-10-01 2012-04-05 シャープ株式会社 窒化物半導体装置
JP2013201262A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 窒化物半導体装置
WO2016098390A1 (ja) * 2014-12-15 2016-06-23 シャープ株式会社 電界効果トランジスタ
WO2016157718A1 (ja) * 2015-04-02 2016-10-06 パナソニック株式会社 窒化物半導体装置
JP2017152655A (ja) * 2016-02-26 2017-08-31 株式会社豊田中央研究所 半導体装置
JP2021516454A (ja) * 2018-02-27 2021-07-01 シリコニックス インコーポレイテッドＳｉｌｉｃｏｎｉｘ Ｉｎｃｏｒｐｏｒａｔｅｄ フィールドプレート設計を最適化した電力用半導体デバイス
WO2021153266A1 (ja) * 2020-01-28 2021-08-05 ローム株式会社 窒化物半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080633A (ja) * 2008-09-25 2010-04-08 Furukawa Electric Co Ltd:The 半導体装置、ウエハ構造体および半導体装置の製造方法
JP2010103158A (ja) * 2008-10-21 2010-05-06 Panasonic Corp 双方向スイッチ
JP2011124385A (ja) * 2009-12-10 2011-06-23 Sanken Electric Co Ltd 化合物半導体装置及びその製造方法
WO2012043334A1 (ja) * 2010-10-01 2012-04-05 シャープ株式会社 窒化物半導体装置
JP2013201262A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 窒化物半導体装置
WO2016098390A1 (ja) * 2014-12-15 2016-06-23 シャープ株式会社 電界効果トランジスタ
WO2016157718A1 (ja) * 2015-04-02 2016-10-06 パナソニック株式会社 窒化物半導体装置
JP2017152655A (ja) * 2016-02-26 2017-08-31 株式会社豊田中央研究所 半導体装置
JP2021516454A (ja) * 2018-02-27 2021-07-01 シリコニックス インコーポレイテッドＳｉｌｉｃｏｎｉｘ Ｉｎｃｏｒｐｏｒａｔｅｄ フィールドプレート設計を最適化した電力用半導体デバイス
WO2021153266A1 (ja) * 2020-01-28 2021-08-05 ローム株式会社 窒化物半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118136664A (zh) * 2024-05-07 2024-06-04 英诺赛科(苏州)半导体有限公司 一种半导体结构及其制备方法、半导体产品

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