JP5739826B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ツェナーダイオードは、ＰＮ接合に逆方向電圧（降伏電圧）を加えたときに定電圧特性を示す。ツェナーダイオードの降伏電圧は、ＰＮ接合を形成する半導体の不純物濃度により制御することができる。
特開２００４−６６７６号公報
本発明の実施形態は、小型で、降伏電圧の変動を抑制できる半導体装置を提供する。
実施形態によれば、半導体装置は、第１導電形の第１の半導体層と、前記第１の半導体層上に設けられた第１導電形の第２の半導体層と、前記第２の半導体層上で前記第２の半導体層に接合して設けられた第２導電形の第３の半導体層と、前記第３の半導体層の周囲を囲み、前記第３の半導体層よりも深い素子分離層と、前記第３の半導体層と前記素子分離層との間に設けられ、前記第３の半導体層に隣接し、前記第３の半導体層よりも深い第２導電形のガードリング層と、を備えている。前記第２の半導体層の第１導電形不純物濃度および前記第３の半導体層の第２導電形不純物濃度は、前記ガードリング層の第２導電形不純物濃度よりも高い。
（ａ）は第１実施形態の半導体装置の模式断面図であり、（ｂ）は（ａ）の模式上面図。 （ａ）は第２実施形態の半導体装置の模式断面図であり、（ｂ）は第３実施形態の半導体装置の模式断面図。 第４実施形態の半導体装置の模式断面図。 （ａ）及び（ｂ）は第４実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）及び（ｂ）は第４実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）は第５実施形態の半導体装置の模式断面図であり、（ｂ）は第６実施形態の半導体装置の模式断面図。 （ａ）は第１比較例の半導体装置の模式断面図であり、（ｂ）は第２比較例の半導体装置の模式断面図であり、（ｃ）は第３比較例の半導体装置の模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
以下の実施形態では第１導電形をＰ形、第２導電形をＮ形として説明するが、第１導電形をＮ形、第２導電形をＰ形としてもよい。
また、以下の実施形態では半導体層や基板の材料としてシリコンを例示するが、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いることもできる。
（第１実施形態）
図１（ａ）は第１実施形態の半導体装置の模式断面図であり、図１（ｂ）は図１（ａ）の模式上面図である。
第１実施形態の半導体装置は、第１の半導体層としてのＰ形ウェル層１３と、第２の半導体層としてのＰ形アノード層１４と、第３の半導体層としてのＮ形カソード層１５と、Ｎ形ガードリング層１６と、素子分離層１７と、を有する。
Ｐ形アノード層１４はＰ形ウェル層１３上に設けられ、Ｐ形アノード層１４のＰ形不純物濃度は、Ｐ形ウェル層１３のＰ形不純物濃度よりも高い。
Ｎ形カソード層１５は、Ｐ形アノード層１４上でＰ形アノード層１４に接合して設けられている。Ｐ形アノード層１４とＮ形カソード層１５とのＰＮ接合面は、Ｐ形アノード層１４及びＮ形カソード層１５の積層方向（縦方向）に対して略垂直な方向（横方向）に広がっている。
素子分離層１７は、Ｐ形アノード層１４及びＮ形カソード層１５を含む領域５を、他の素子領域から分離する。素子分離層１７は、例えばＳＴＩ（Short Trench IsolationまたはShallow Trench Isolation）構造を有し、半導体装置の表面側に形成されたトレンチ内に絶縁物（例えばシリコン酸化物）が埋め込まれた構造を有する。
素子分離層１７は、図１（ｂ）に示すように、Ｎ形カソード層１５の周囲を連続して囲んでいる。素子分離層１７は、図１（ａ）に示すように、Ｎ形カソード層１５よりも深く、Ｐ形ウェル層１３に達している。さらに、素子分離層１７は、Ｐ形アノード層１４の周囲も連続して囲み、Ｐ形アノード層１４よりも深い。
Ｎ形ガードリング層１６は、Ｎ形カソード層１５と素子分離層１７との間に設けられ、図１（ｂ）に示すように、Ｎ形カソード層１５の側面を連続して囲んでいる。Ｎ形ガードリング層１６は、Ｎ形カソード層１５の側面及び素子分離層１７の側面に隣接している。Ｎ形ガードリング層１６のＮ形不純物濃度は、Ｎ形カソード１５のＮ形不純物濃度よりも低い。
Ｎ形ガードリング層１６は、Ｎ形カソード層１５よりも深く、すなわち、Ｐ形アノード層１４とＮ形カソード層１５とのＰＮ接合面よりも深く、Ｐ形アノード層１４に達する。
したがって、Ｎ形カソード層１５の側面のすべてにＮ形ガードリング層１６が設けられ、Ｎ形カソード層１５の側面はＰ形アノード層１４と接していない。すなわち、Ｎ形カソード層１５の側面には、Ｐ形アノード層１４とのＰＮ接合が形成されていない。Ｎ形ガードリング層１６は、Ｐ形アノード層１４及び素子分離層１７よりは浅い。
第１実施形態の半導体装置は、さらに第４の半導体層としてＰ形半導体層１９を有する。Ｐ形半導体層１９は、素子分離層１７を挟んで、Ｐ形アノード層１４、Ｎ形カソード層１５およびＮ形ガードリング層１６が設けられた領域５の反対側（外側）のＰ形ウェル層１３上に設けられている。
Ｐ形半導体層１９は、Ｐ形アノード層１４と同じ工程で形成され、Ｐ形アノード層１４と同じＰ形不純物濃度を有する。したがって、Ｐ形半導体層１９のＰ形不純物濃度は、Ｐ形ウェル層１３のＰ形不純物濃度よりも高い。また、Ｐ形半導体層１９とＰ形アノード層１４の深さは同じである。Ｐ形半導体層１９上もしくはＰ形半導体層１９内には、Ｎ形半導体層は設けられていない。
Ｐ形半導体層１９は、図１（ｂ）に例示されるように、領域５の外側で、素子分離層１７を連続して囲んでいる。あるいは、Ｐ形半導体層１９は、ストライプ状の平面パターンであってもよい。
素子分離層１７によって囲まれた領域５には、Ｐ形アノード層１４とＮ形カソード層１５とのＰＮ接合を有するダイオードが形成されている。このダイオードは、例えばツェナーダイオード１０であり、Ｐ形アノード層１４及びＮ形カソード層１５は、比較的高い不純物濃度を有する。
例えば、Ｐ形アノード層１４のＰ形不純物濃度およびＮ形カソード層１５のＮ形不純物濃度は、１×１０２０〜１×１０２１（ｃｍ−３）ほどである。
Ｐ形半導体層１９の表面上には図示しないプラグが設けられ、そのプラグを介してＰ形半導体層１９は、第１の電極または配線と電気的に接続される。Ｐ形アノード層１４とＰ形半導体層１９とはＰ形ウェル層１３を通じて電気的に接続され、第１の電極の電位はＰ形アノード層１４に与えられる。
Ｎ形カソード層１５の表面上にも図示しないプラグが設けられ、そのプラグを介してＮ形カソード層１５は、第２の電極または配線と電気的に接続される。
相対的に、第１の電極（アノード側）に低電位が、第２の電極（カソード側）に高電位が与えられると、Ｐ形アノード層１４とＮ形カソード層１５とのＰＮ接合に逆方向電圧がかかる。そして、ある電圧（降伏電圧）で降伏現象が起こり、定電圧特性が得られる。
Ｎ形ガードリング層１６もＰ形アノード層１４に対してＰＮ接合している。しかしながら、Ｎ形ガードリング層１６のＮ形不純物濃度は、Ｎ形カソード層１５のＮ形不純物濃度よりも低い。例えば、Ｎ形ガードリング層１６のＮ形不純物濃度は、１×１０１８〜１×１０１９（ｃｍ−３）ほどである。
したがって、Ｐ形アノード層１４とＮ形ガードリング層１６とのＰＮ接合よりも、Ｐ形アノード層１４とＮ形カソード層１５とのＰＮ接合で先に降伏が起こる。すなわち、降伏電圧は、Ｐ形アノード層１４のＰ形不純物濃度とＮ形カソード層１５のＮ形不純物濃度の制御により、制御することができる。
ここで、比較例について説明する。
（第１比較例）
図７（ａ）は、第１比較例のツェナーダイオードの模式断面図である。
第１比較例のツェナーダイオードでは、Ｐ形ウェル層６１の表面にＰ形アノード層６２が設けられ、Ｐ形アノード層６２の表面にＮ形カソード層６３が設けられている。Ｐ形アノード層６２は、Ｎ形カソード層６３の周囲にも設けられ、Ｎ形カソード層６３の側面（端部）にも、Ｐ形アノード層６２とのＰＮ接合が形成されている。
この第１比較例の構造では、降伏時に電子が半導体層表面と、その表面上の絶縁膜（シリコン酸化膜）６４との界面にトラップされ、その界面電荷の影響により空乏層６５が表面で短縮して降伏電圧が変動する問題が懸念される。この問題を回避するため、第２の比較例の構造が挙げられる。
（第２比較例）
図７（ｂ）は、第２比較例のツェナーダイオードの模式断面図である。
第２比較例のツェナーダイオードは、Ｐ形基板１１と、Ｐ形基板１１上に設けられたＮ形埋め込み層２１と、Ｎ形埋め込み層２１上に設けられ、Ｎ形埋め込み層２１よりもＮ形不純物濃度が低いＮ形半導体層７１と、Ｎ形半導体層７１の表面に設けられたＰ形アノード層７２と、Ｐ形アノード層７２とＮ形埋め込み層２１との間でそれら両層に接して設けられ、Ｎ形半導体層７１よりもＮ形不純物濃度が高いＮ形アノード層７３とを有する。また、Ｎ形埋め込み層２１上には、カソード側の表面電極との接続を担うＮ形半導体層７４が表面にまで設けられている。
この第２比較例は、降伏を生じさせるＰＮ接合が、表面に設けられたＰ形アノード層７２の直下にだけ存在する構造を有する。そのため、Ｎ形カソード層７３は、Ｐ形アノード層７２よりも深い位置に設けられることから、深いＮ形拡散層が必要となり、素子サイズ及びＮ形不純物の拡散時間の増大をまねきやすい。
以上説明した実施形態によれば、降伏を生じさせるＰ形アノード層１４とＮ形カソード層１５とのＰＮ接合が、Ｎ形カソード層１５の直下にだけ形成され、Ｎ形カソード層１５の周囲（側面）に形成されていない。このため、界面電荷のトラップを抑制し、その界面電荷の影響による降伏電圧の変動を抑制できる。
第２比較例では、ツェナーダイオードを基板１１に対して電気的に分離する役割を担うＮ形埋め込み層２１を、Ｎ形カソード層７３と表面電極との接続層として利用している。したがって、Ｎ形カソード層７３をＮ形埋め込み層２１に接する深い位置にまで設ける必要がある。
一方、実施形態では、Ｐ形ウェル層１３は基板の表面側に形成され、そのＰ形ウェル層１３の表面にＰ形アノード層１４とＮ形カソード層１５との積層構造を設けている。Ｎ形カソード層１５は、Ｐ形アノード層１４上に設けられ、深い埋め込み層を介さずにデバイスの表面側で電極と接続される。Ｐ形アノード層１４も、深い埋め込み層を介さずに、基板表面に形成されたＰ形ウェル層１３及びＰ形半導体層１９を介してデバイス表面側で電極と接続される。
したがって、実施形態では、ツェナーダイオードの素子サイズ（平面サイズ及び高さ）を第２比較例に比べて大幅に縮小可能である。同じ特性の実施形態と第２比較例との比較において、実施形態では第２比較例に対して素子サイズを約１／６０にすることが可能である。
（第３比較例）
図７（ｃ）は、第３比較例のツェナーダイオードの模式断面図である。
第３比較例のツェナーダイオードは、実施形態のツェナーダイオード１０におけるＮ形ガードリング層１６を有していない。
ＳＴＩ構造の素子分離層１７におけるトレンチは、例えばＲＩＥ（Reactive Ion Etching）法により形成される。このとき、トレンチ幅は開口側よりもボトム側で狭くなる傾向にあり、図７（ｃ）に示すようなテーパーを持ったトレンチ側壁が形成されやすい。
そして、素子分離層１７を形成した後に、イオン注入法によりＮ形カソード層１５を形成する場合、素子分離層１７の上端部がひさしのようになり、そのひさしの陰となる部分へのイオン注入が阻害される。したがって、Ｎ形カソード層１５における素子分離層１７側の端部の深さが、他の部分に比べて浅くなりやすい。すなわち、素子分離層１７の側壁（またはエッジ）に隣接する部分で、ＰＮ接合が浅くなり、その部分に生じる空乏層が素子表面まで到達しやすく、リークの懸念がある。
これに対して実施形態によれば、Ｎ形カソード層１５の側面（端部）に、Ｎ形カソード層１５よりも深いＮ形ガードリング層１６が設けられている。そのため、素子分離層１７の側壁付近に浅いＰＮ接合が形成されず、リークを抑えることができる。
また、Ｎ形ガードリング層１６のＮ形不純物濃度を、Ｎ形カソード層１５のＮ形不純物濃度よりも低くすることで、素子分離層１７の側壁付近でのリーク抑制効果をより高めることができる。
実施形態によるツェナーダイオード１０は、トランジスタなどの他の素子とともに同じ基板上に形成され、集積回路（例えばアナログ集積回路）に適用することができる。実施形態によれば、小型のツェナーダイオードを形成できるため集積化に適している。
以下、集積回路の一構成要素としてのツェナーダイオードを例示する。Ｐ形ウェル層１３、Ｐ形アノード層１４、Ｎ形カソード層１５、Ｎ形ガードリング層１６、Ｐ形半導体層１９および素子分離層１７を有するツェナーダイオード１０自体の構成及び効果は、第１実施形態と同じであるため、その詳細な説明は省略する。
（第２実施形態）
図２（ａ）は、第２実施形態の半導体装置の模式断面図である。
ツェナーダイオード１０は、Ｎ形ウェル層１２の表面に形成されている。Ｎ形ウェル層１２は、基板（例えばＰ形シリコン基板）１１の表面側に形成されている。
基板１１における図示しない他の領域には、トランジスタなどの他の素子が設けられている。ツェナーダイオード１０は、素子分離層１７と同じ例えばＳＴＩ構造の素子分離層１８によって、他の素子と分離されている。
（第３実施形態）
図２（ｂ）は、第３実施形態の半導体装置の模式断面図である。
基板１１上に、Ｎ形埋め込み層２１が設けられ、そのＮ形埋め込み層２１上に、Ｎ形埋め込み層２１よりもＮ形不純物濃度が低いＮ形半導体層（Ｎ形エピタキシャル層）２２が設けられている。そのＮ形半導体層２２の表面にツェナーダイオード１０が設けられている。
Ｎ形埋め込み層２１は、同じ基板１１上に設けられたツェナーダイオード１０と他の素子との、基板１１を通じた電気的接続を遮断する。
また、素子分離層１８の下には、ツェナーダイオード１０と他の素子とを分離する素子分離層２３が設けられている。素子分離層２３は、素子分離層１７及び１８のトレンチよりも深く基板１１まで達するトレンチ内に絶縁物（例えばシリコン酸化物）が設けられたＤＴＩ（Deep Trench Isolation）構造を有する。
（第４実施形態）
図３は、第４実施形態の半導体装置の模式断面図である。
第４実施形態の半導体装置は、同じ基板１１上に、ツェナーダイオード１０と、第１のトランジスタ３０と、第２のトランジスタ４０とが設けられた構造を有する。
ツェナーダイオード１０が設けられた領域は、例えば図２（ａ）と同じ構造を有するが、他の実施形態の構造も適用可能である。
第１のトランジスタ３０は、Ｐ形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造を有する。
第１のトランジスタ３０は、基板１１の表面側に設けられたＮ形ウェル層３１と、Ｎ形ウェル層３１の表面に設けられたＰ形ソース層３２と、Ｐ形ドレイン層３３と、Ｐ形半導体層３４とを有する。
Ｐ形ソース層３２とＰ形ドレイン層３３とは、Ｎ形ウェル層３１の表面に設けられたＮ形チャネル領域３１ａを挟んで離間している。Ｐ形ソース層３２とＰ形ドレイン層３３との位置関係は図示と逆であってもよい。
Ｐ形ソース層３２におけるＮ形チャネル領域３１ａ側には、Ｐ形半導体層３４が隣接している。Ｐ形ドレイン層３３におけるＮ形チャネル領域３１ａ側にも、Ｐ形半導体層３４が隣接している。
Ｎ形チャネル領域３１ａは、Ｐ形半導体層３４の間に形成されている。Ｎ形チャネル領域３１ａ上には、ゲート絶縁膜３５を介してゲート電極３６が設けられている。ゲート電極３６に所望のゲート電圧が与えられると、Ｎ形チャネル領域３１ａにＰ形反転層が形成される。
Ｐ形半導体層３４のＰ形不純物濃度は、Ｐ形ソース層３２のＰ形不純物濃度及びＰ形ドレイン層３３のＰ形不純物濃度よりも低い。これにより、Ｐ形ソース層３２におけるゲート電極３６側の端部およびＰ形ドレイン層３３におけるゲート電極３６側の端部の電界集中を抑制することができる。
第２のトランジスタ４０は、Ｎ形ＭＯＳＦＥＴ構造を有する。
第２のトランジスタ４０は、基板１１の表面側に設けられたＰ形ウェル層４１と、Ｐ形ウェル層４１の表面に設けられたＮ形ソース層４２と、Ｎ形ドレイン層４３と、Ｎ形半導体層４４とを有する。
Ｎ形ソース層４２とＮ形ドレイン層４３とは、Ｐ形ウェル層４１の表面に設けられたＰ形チャネル領域４１ａを挟んで離間している。Ｎ形ソース層４２とＮ形ドレイン層４３との位置関係は図示と逆であってもよい。
Ｎ形ソース層４２におけるＰ形チャネル領域４１ａ側には、Ｎ形半導体層４４が隣接している。Ｎ形ドレイン層４３におけるＰ形チャネル領域４１ａ側にも、Ｎ形半導体層４４が隣接している。
Ｐ形チャネル領域４１ａは、Ｎ形半導体層４４の間に形成されている。Ｐ形チャネル領域４１ａ上には、ゲート絶縁膜４５を介してゲート電極４６が設けられている。ゲート電極４６に所望のゲート電圧が与えられると、Ｐ形チャネル領域４１ａにＮ形反転層が形成される。
Ｎ形半導体層４４のＮ形不純物濃度は、Ｎ形ソース層４２のＮ形不純物濃度及びＮ形ドレイン層４３のＮ形不純物濃度よりも低い。これにより、Ｎ形ソース層４２におけるゲート電極４６側の端部およびＮ形ドレイン層４３におけるゲート電極４６側の端部の電界集中を抑制することができる。
ツェナーダイオード１０、第１のトランジスタ３０および第２のトランジスタ４０は、素子分離層１８によって相互に分離されている。
次に、図４（ａ）〜図５（ｂ）を参照して、第４実施形態の半導体装置の製造方法を説明する。
図４（ａ）に示すように、基板１１の表面側に例えばＳＴＩ構造の素子分離層１７及び１８を形成した後、イオン注入法により各ウェル層が形成される。
例えば、リン、ヒ素、アンチモンなどのＮ形不純物の注入及び拡散により、Ｎ形ウェル層１２とＮ形ウェル層３１が同時に形成される。したがって、Ｎ形ウェル層１２のＮ形不純物濃度とＮ形ウェル層３１のＮ形不純物濃度は同じである。
また、例えばボロンなどのＰ形不純物の注入及び拡散により、Ｐ形ウェル層１３とＰ形ウェル層４１が同時に形成される。したがって、Ｐ形ウェル層１３のＰ形不純物濃度とＰ形ウェル層４１のＰ形不純物濃度は同じである。
次に、例えばボロンなどのＰ形不純物の注入及び拡散により、図４（ｂ）に示すように、Ｐ形アノード層１４、Ｐ形半導体層１９、Ｐ形ソース層３２、Ｐ形ドレイン層３３およびＰ形半導体層３４が形成される。
Ｐ形アノード層１４、Ｐ形半導体層１９、Ｐ形ソース層３２およびＰ形ドレイン層３３は、同時に形成される。したがって、Ｐ形アノード層１４のＰ形不純物濃度、Ｐ形半導体層１９のＰ形不純物濃度、Ｐ形ソース層３２のＰ形不純物濃度、およびＰ形ドレイン層３３のＰ形不純物濃度は同じである。
次に、例えば、リン、ヒ素、アンチモンなどのＮ形不純物の注入及び拡散により、図５（ａ）に示すように、Ｎ形ガードリング層１６とＮ形半導体層４４が形成される。
Ｎ形ガードリング層１６とＮ形半導体層４４は同時に形成される。したがって、Ｎ形ガードリング層１６のＮ形不純物濃度と、Ｎ形半導体層４４のＮ形不純物濃度は同じである。
次に、例えば、リン、ヒ素、アンチモンなどのＮ形不純物の注入及び拡散により、図５（ｂ）に示すように、Ｎ形アノード層１５、Ｎ形ソース層４２およびＮ形ドレイン層４３が形成される。
Ｎ形アノード層１５、Ｎ形ソース層４２およびＮ形ドレイン層４３は同時に形成される。したがって、Ｎ形アノード層１５のＮ形不純物濃度、Ｎ形ソース層４２のＮ形不純物濃度およびＮ形ドレイン層４３のＮ形不純物濃度は同じである。
上記イオン注入工程の順番は、適宜変更可能である。例えば、Ｎ形ガードリング層１６及びＮ形半導体層４４のイオン注入の後に、Ｐ形アノード層１４、Ｐ形半導体層１９、Ｐ形ソース層３２およびＰ形ドレイン層３３のイオン注入を行ってもよい。
この実施形態によれば、ツェナーダイオード１０の不純物拡散層を、第１のトランジスタ３０の不純物拡散層や、第２のトランジスタ４０の不純物拡散層と同じ工程で形成することができる。素子分離層１７及び１８も含め、ツェナーダイオード１０の各要素はすべて、第１のトランジスタ３０を形成する工程または第２のトランジスタ４０を形成する工程と共通の工程で形成することができる。このため、製造工程を短縮でき、製造コストを低減することができる。
（第５実施形態）
図６（ａ）は、第５実施形態の半導体装置の模式断面図である。
基板１１上に、Ｎ形埋め込み層２１が設けられ、そのＮ形埋め込み層２１上に、Ｎ形埋め込み層２１よりもＮ形不純物濃度が低いＮ形半導体層（Ｎ形エピタキシャル層）２２が設けられている。そのＮ形半導体層２２の表面にツェナーダイオード１０が設けられている。
表面に設けられた素子分離層１８の下には、ツェナーダイオード１０と他の素子とを分離するＤＴＩ構造の素子分離層２３、Ｐ形分離層２４およびＰ形埋め込み層２５が設けられている。
Ｐ形埋め込み層２５は、Ｎ形埋め込み層２１とＮ形埋め込み層２１との間で、Ｎ形埋め込み層２１とほぼ同じ深さに埋め込まれ、Ｐ形基板１１とＮ形半導体層２２との接合面付近に埋め込まれている。Ｐ形分離層２４は、Ｐ形埋め込み層２５上に設けられ、その上面は素子分離層１８に達する。
（第６実施形態）
図６（ｂ）は、第６実施形態の半導体装置の模式断面図である。
第６実施形態の半導体装置は、ＤＴＩ構造の素子分離層２３を有さない点で、第５実施形態の半導体装置と異なる。
以上述べた少なくともひとつの実施形態のツェナーダイオードによれば、小型化を図りつつ、降伏電圧の変動を抑えることが可能となる。このため、トランジスタなどの他の素子との集積化に適している。
Ｎ形ガードリング層１６をＮ形カソード層１５よりも深く形成すれば、素子分離層１７の側壁（エッジ）付近でのＰＮ接合が浅くなることによるリークは抑制できる。したがって、Ｎ形ガードリング層１６のＮ形不純物濃度は、Ｎ形カソード層１５のＮ形不純物濃度と同程度でもかまわない。ただし、現状、プロセス的な制約などから、低濃度のＮ形不純物拡散層の方が、容易に深い位置に形成することができる。
また、Ｐ形不純物として例えばボロンは、リン、ヒ素、アンチモンなどのＮ形不純物に比べて深い位置に容易に注入しやすい。そのため、Ｐ形アノード層１４の上にＮ形カソード層１５を設けたＰＮ接合構造の方が、Ｎ形カソード層１５上にＰ形アノード層１４を設けたＰＮ接合構造よりも形成がしやすい。
Ｐ形アノード層１４がＮ形カソード層１５の下に設けられた構造において、前述した各実施形態のように、Ｐ形ウェル層１３を通じてＰ形アノード層１４と電気的につながったＰ形半導体層１９を表面側に設けることで、Ｐ形アノード層１４もＮ形カソード層１５と同じように表面側で電極と接続させることができ、アノード側の電極取り出し構造が簡単になる。
素子分離層１７は、降伏が起こるＮ形カソード層１５とＰ形アノード層１４とのＰＮ接合よりも深く、すなわちＮ形カソード層１５よりも深ければよい。さらに、素子分離層１７をＰ形アノード層１４よりも深くすれば、ツェナーダイオード１０を同じ基板上に形成された他の素子から確実に絶縁分離することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…ツェナーダイオード、１１…基板、１２…Ｎ形ウェル層、１３…Ｐ形ウェル層、１４…Ｐ形アノード層、１５…Ｎ形カソード層、１６…Ｎ形ガードリング層、１７…素子分離層、１９…Ｐ形半導体層、２１…Ｎ形埋め込み層、２２…Ｎ形半導体層、２４…Ｐ形分離層、２５…Ｐ形埋め込み層、３０…第１のトランジスタ、３１ａ…Ｎ形チャネル領域、３２…Ｐ形ソース層、３３…Ｐ形ドレイン層、３４…Ｐ形半導体層、３５…ゲート絶縁膜、３６…ゲート電極、４０…第２のトランジスタ、４１ａ…Ｐ形チャネル領域、４２…Ｎ形ソース層、４３…Ｎ形ドレイン層、４４…Ｎ形半導体層、４５…ゲート絶縁膜、４６…ゲート電極

Claims (10)

  1. 第１のＰ形半導体層と、
    前記第１のＰ形半導体層上に設けられたＰ形アノード層と、
    前記Ｐ形アノード層上で前記Ｐ形アノード層に接合して設けられたＮ形カソード層と、
    前記Ｎ形カソード層の周囲を囲み、前記Ｎ形カソード層よりも深い素子分離層と、
    前記Ｎ形カソード層と前記素子分離層との間に設けられ、前記Ｎ形カソード層に隣接して前記Ｎ形カソード層を連続して囲み、前記Ｎ形カソード層よりも深いＮ形ガードリング層と、
    を備え、
    前記Ｐ形アノード層のＰ形不純物濃度および前記Ｎ形カソード層のＮ形不純物濃度は、前記Ｎ形ガードリング層のＮ形不純物濃度よりも高い半導体装置。
  2. 第１導電形の第１の半導体層と、
    前記第１の半導体層上に設けられた第１導電形の第２の半導体層と、
    前記第２の半導体層上で前記第２の半導体層に接合して設けられた第２導電形の第３の半導体層と、
    前記第３の半導体層の周囲を囲み、前記第３の半導体層よりも深い素子分離層と、
    前記第３の半導体層と前記素子分離層との間に設けられ、前記第３の半導体層に隣接し、前記第３の半導体層よりも深い第２導電形のガードリング層と、
    を備え、
    前記第２の半導体層の第１導電形不純物濃度および前記第３の半導体層の第２導電形不純物濃度は、前記ガードリング層の第２導電形不純物濃度よりも高い半導体装置。
  3. 前記ガードリング層は、前記第３の半導体層を連続して囲んでいる請求項２記載の半導体装置。
  4. 前記素子分離層は、前記第２の半導体層よりも深い請求項２または３に記載の半導体装置。
  5. 前記第２の半導体層の第１導電形不純物濃度は、前記第１の半導体層の第１導電形不純物濃度よりも高い請求項２〜４のいずれか１つに記載の半導体装置。
  6. 前記素子分離層を挟んで前記第３の半導体層及び前記ガードリング層が設けられた領域の反対側の前記第１の半導体層上に設けられた第１導電形の第４の半導体層をさらに備えた請求項２〜５のいずれか１つに記載の半導体装置。
  7. 前記第３の半導体層の側面のすべてに前記ガードリング層が設けられ、前記第３の半導体層の側面は前記第２の半導体層と接していない請求項２〜６のいずれか１つに記載の半導体装置。
  8. 基板と、前記基板上に設けられたダイオードと、前記基板上に設けられた第１のトランジスタと、前記基板上に設けられた第２のトランジスタと、を備え、
    前記ダイオードは、
    前記基板上に設けられた第１導電形の第１の半導体層と、
    前記第１の半導体層上に設けられた第１導電形の第２の半導体層と、
    前記第２の半導体層上で前記第２の半導体層に接合して設けられた第２導電形の第３の半導体層と、
    前記第３の半導体層の周囲を囲み、前記第３の半導体層よりも深い素子分離層と、
    前記第３の半導体層と前記素子分離層との間に設けられ、前記第３の半導体層に隣接し、前記第３の半導体層よりも深い第２導電形のガードリング層と、
    を有し、
    前記第２の半導体層の第１導電形不純物濃度および前記第３の半導体層の第２導電形不純物濃度は、前記ガードリング層の第２導電形不純物濃度よりも高く、
    前記第１のトランジスタは、
    第１導電形ソース層と、
    第１導電形ドレイン層と、
    前記第１導電形ソース層と前記第１導電形ドレイン層との間に設けられた第２導電形チャネル領域と、
    前記第２導電形チャネル領域上に設けられた第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、
    を有し、
    前記第２のトランジスタは、
    第２導電形ソース層と、
    第２導電形ドレイン層と、
    前記第２導電形ソース層と前記第２導電形ドレイン層との間に設けられた第１導電形チャネル領域と、
    前記第１導電形チャネル領域上に設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、
    を有する半導体装置。
  9. 前記第２の半導体層、前記第１導電形ソース層および前記第１導電形ドレイン層の第１導電形不純物濃度は同じであり、
    前記第３の半導体層、前記第２導電形ソース層および前記第２導電形ドレイン層の第２導電形不純物濃度は同じである請求項８記載の半導体装置。
  10. 前記第２のトランジスタは、前記第２導電形ソース層における前記第１導電形チャネル領域側、および前記第２導電形ドレイン層における前記第１導電形チャネル領域側に隣接し、前記ダイオードの前記ガードリング層と同じ第２導電形不純物濃度を有する第２導電形半導体層をさらに有する請求項８記載の半導体装置。
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