JPH042166A - 半導体装置 - Google Patents
半導体装置Info
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- JPH042166A JPH042166A JP2103422A JP10342290A JPH042166A JP H042166 A JPH042166 A JP H042166A JP 2103422 A JP2103422 A JP 2103422A JP 10342290 A JP10342290 A JP 10342290A JP H042166 A JPH042166 A JP H042166A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプレーナＰＮ接合を有する半導体装置に関し、
特にＤ ＨＤ （Ｄｏｂｌｅ Ｈｅａｔｓｉｎｋ Ｄｉ
ｏｄｅ）型ガラス封止ダイオードや樹脂封止ダイオード
等に用いられる半導体装置に関する。
特にＤ ＨＤ （Ｄｏｂｌｅ Ｈｅａｔｓｉｎｋ Ｄｉ
ｏｄｅ）型ガラス封止ダイオードや樹脂封止ダイオード
等に用いられる半導体装置に関する。
従来、例えばＤＨＤ型ガラス封止ダイオードに用いられ
るペレット構造の半導体装置は、第４図に示すように、
Ｎ型半導体基板２１の表面に形成したシリコン酸化膜２
２にフォトリングラフィ技術で窓をあけ、この窓を通し
てＰ型不純物を導入してＰ型頭域２３を形成している。
るペレット構造の半導体装置は、第４図に示すように、
Ｎ型半導体基板２１の表面に形成したシリコン酸化膜２
２にフォトリングラフィ技術で窓をあけ、この窓を通し
てＰ型不純物を導入してＰ型頭域２３を形成している。
そして、Ｎ型半導体基板２１の裏面には銀を蒸着して裏
面電極２５を形成し、表面にはＰ型頭域２３に接続され
る盛土電極２４を銀メツキ法により形成してペレットＰ
′を構成している。
面電極２５を形成し、表面にはＰ型頭域２３に接続され
る盛土電極２４を銀メツキ法により形成してペレットＰ
′を構成している。
このように構成されたペレットＰ′は、第５図に示すよ
うに、それぞれリード端子１１ａ、１１ｂを有する一対
の導出電極１０ａ、１０ｂ間に挟んで裏面電極２５と盛
上電極２４をそれぞれ導出電極１０ａ、１０ｂに接続し
、これらをガラス管Ｊ２で気密封止している。
うに、それぞれリード端子１１ａ、１１ｂを有する一対
の導出電極１０ａ、１０ｂ間に挟んで裏面電極２５と盛
上電極２４をそれぞれ導出電極１０ａ、１０ｂに接続し
、これらをガラス管Ｊ２で気密封止している。
また、前記半導体装置を樹脂封止ダイオードとして構成
する場合には、第６図に示すように、Ｎ型半導体基板２
１の表面に形成する電極を盛上電極に代えてアルミニウ
ムを選択的に形成したアルミニウム電極２４′として構
成し、また裏面電極２５は金蒸着法により形成している
。
する場合には、第６図に示すように、Ｎ型半導体基板２
１の表面に形成する電極を盛上電極に代えてアルミニウ
ムを選択的に形成したアルミニウム電極２４′として構
成し、また裏面電極２５は金蒸着法により形成している
。
そして、このペレットＰ′をリードフレーム１３上に搭
載し、裏面電極２５をリードフレーム１３にグイボンデ
ィングする一方、アルミニウム電極２４′に金線１６を
ワイヤボンディングしてり−ド１４に接続し、かつこれ
らを樹脂封止する構造となっている。
載し、裏面電極２５をリードフレーム１３にグイボンデ
ィングする一方、アルミニウム電極２４′に金線１６を
ワイヤボンディングしてり−ド１４に接続し、かつこれ
らを樹脂封止する構造となっている。
［発明が解決しようとする課題〕
上述したＤＨＤダイオードでは、酸化膜２２の端部にお
いて導出電極１０ｂと半導体基板２１とが接触して短絡
しないように、また酸化膜２２と導出電極１０ｂの間に
異物（銀層、シリコン屑等）が挟まって短絡が起きない
ように盛上電極２４を所要以上の厚さ、通常では５０μ
ｍ程度の厚さにする必要がある。
いて導出電極１０ｂと半導体基板２１とが接触して短絡
しないように、また酸化膜２２と導出電極１０ｂの間に
異物（銀層、シリコン屑等）が挟まって短絡が起きない
ように盛上電極２４を所要以上の厚さ、通常では５０μ
ｍ程度の厚さにする必要がある。
しかしながら、この銀メツキ法で形成した盛土電極２４
は、蒸着法による製造方法に比較してその表面粗さが１
．０〜５．０μｍ（最大１２μｍ程度）と大きいため、
導出電極１０ｂとの接触に対する不安要素が大きくなり
、部分接触等による電気的接続不良が初期不良として発
生するという問題がある。また、半導体装置に電力を印
加したときに、熱応力によって盛土電極２４が塑性変形
する。この塑性変位量は、盛土電極２４が厚くて表面粗
さが大きいほど大きいため、初期的には良品であっても
、使用中に不良になるという問題も生じる。
は、蒸着法による製造方法に比較してその表面粗さが１
．０〜５．０μｍ（最大１２μｍ程度）と大きいため、
導出電極１０ｂとの接触に対する不安要素が大きくなり
、部分接触等による電気的接続不良が初期不良として発
生するという問題がある。また、半導体装置に電力を印
加したときに、熱応力によって盛土電極２４が塑性変形
する。この塑性変位量は、盛土電極２４が厚くて表面粗
さが大きいほど大きいため、初期的には良品であっても
、使用中に不良になるという問題も生じる。
一方、樹脂封止ダイオードの場合には、樹脂封入する際
の樹脂流動力によって金線１６が変形され、金線１６と
半導体装置の端部が接触して短絡不良が初期不良として
発生するという問題がある。
の樹脂流動力によって金線１６が変形され、金線１６と
半導体装置の端部が接触して短絡不良が初期不良として
発生するという問題がある。
本発明の目的は、接触不良および短絡不良を未然に解消
することを可能にした半導体装置を提供することにある
。
することを可能にした半導体装置を提供することにある
。
本発明の半導体装置は、一導電型半導体基板の表面に形
成した逆導電型の主接合領域の周囲に、この主接合領域
よりも不純物濃度の低い副接合領域を形成し、これら主
及び副の接合領域で半導体基板の全表面を同電位面とな
るように構成している。
成した逆導電型の主接合領域の周囲に、この主接合領域
よりも不純物濃度の低い副接合領域を形成し、これら主
及び副の接合領域で半導体基板の全表面を同電位面とな
るように構成している。
この場合、半導体基板の表面及び裏面の全面に蒸着法に
よりそれぞれ表面電極及び裏面電極を形成する。
よりそれぞれ表面電極及び裏面電極を形成する。
また、副接合領域に溝を形成し、この溝の表面に酸化膜
を形成するとともに、この溝にそってダイシングしてペ
レットを構成している。
を形成するとともに、この溝にそってダイシングしてペ
レットを構成している。
本発明によれば、半導体基板の表面の全面が同電位の電
極として構成されるため、半導体基板の端部における短
絡不良が防止される。
極として構成されるため、半導体基板の端部における短
絡不良が防止される。
また、半導体基板の表面の全面に平坦な電極が形成でき
るため、電極を蒸着法により形成することが可能となり
、外部電極との接続の信顛性が改善される。
るため、電極を蒸着法により形成することが可能となり
、外部電極との接続の信顛性が改善される。
次に、本発明を図面を参照して説明する。
第１図（ａ）ないしくＣ）は本発明の一実施例を製造工
程順に示す断面図である。先ず、同図（ａ）のように、
Ｎ型半導体基板１の表面に形成したシリコン酸化膜２を
フォトリソグラフィ技術により選択エツチングし、主接
合を構成する領域を除く領域に窓をあける。そして、Ｐ
型不純物を選択的に導入し、主接合より高い降伏電圧に
なるような不純物濃度の低いＰ型頭域３を副接合領域と
して形成する。
程順に示す断面図である。先ず、同図（ａ）のように、
Ｎ型半導体基板１の表面に形成したシリコン酸化膜２を
フォトリソグラフィ技術により選択エツチングし、主接
合を構成する領域を除く領域に窓をあける。そして、Ｐ
型不純物を選択的に導入し、主接合より高い降伏電圧に
なるような不純物濃度の低いＰ型頭域３を副接合領域と
して形成する。
次いで、同図（ｂ）のように、後にペレットに切断分離
するダイシング箇所において前記Ｐ壁領域３を表面側か
らエツチングして深くて狭い溝４を形成する。この溝４
の深さはＰ型頭域３の深さより深くする。その後、酸化
処理を施し、前記溝４の表面および内面に酸化膜５を形
成する。
するダイシング箇所において前記Ｐ壁領域３を表面側か
らエツチングして深くて狭い溝４を形成する。この溝４
の深さはＰ型頭域３の深さより深くする。その後、酸化
処理を施し、前記溝４の表面および内面に酸化膜５を形
成する。
次いで、同図（Ｃ）のように、Ｎ型半導体基板１の表面
の酸化膜を選択エツチングし、主接合を構成する領域に
窓をあける。そして、Ｐ型不純物を導入して主接合領域
としてのＰ″領域６を作成する。しかる後、表面の酸化
膜を除去し、銀蒸着によってＮ型半導体基板１の表面及
び裏面にそれぞれ表面電極７．裏面電極８を形成する。
の酸化膜を選択エツチングし、主接合を構成する領域に
窓をあける。そして、Ｐ型不純物を導入して主接合領域
としてのＰ″領域６を作成する。しかる後、表面の酸化
膜を除去し、銀蒸着によってＮ型半導体基板１の表面及
び裏面にそれぞれ表面電極７．裏面電極８を形成する。
さらに、前記溝４の箇所においてダイシングを行ない、
１個のペレットＰとして構成する。
１個のペレットＰとして構成する。
このようにペレットとして構成された半導体装置を用い
てＤＨＤダイオードを構成するには、第２図に示すよう
に、それぞれリード端子１１ａ。
てＤＨＤダイオードを構成するには、第２図に示すよう
に、それぞれリード端子１１ａ。
１１ｂを有する一対の導出電極１０ａ、１０ｂ間に前記
ペレットＰを挟み、一方の導出電極１０ａに裏面電極８
を接触させ、他方の導出電極１０ｂに表面電極７を接触
させる。その上で、これらを円筒状をしたガラス管１２
内に挿入し、かつ気密封止することで完成される。
ペレットＰを挟み、一方の導出電極１０ａに裏面電極８
を接触させ、他方の導出電極１０ｂに表面電極７を接触
させる。その上で、これらを円筒状をしたガラス管１２
内に挿入し、かつ気密封止することで完成される。
このとき、特に表面電極７が半導体基板１の全面に平坦
に形成されていることから、表面電極７は全面において
導出電極１０ｂに接触されることになり、その電気的な
接触が改善される。また、この表面電極７は銀蒸着法で
形成されているために、その表面粗さも小さく、信頼性
の高い接触が得られる。
に形成されていることから、表面電極７は全面において
導出電極１０ｂに接触されることになり、その電気的な
接触が改善される。また、この表面電極７は銀蒸着法で
形成されているために、その表面粗さも小さく、信頼性
の高い接触が得られる。
一方、前記半導体装置を用いて樹脂封止ダイオードを構
成する場合には、第３図に示すように、表面電極７と裏
面電極８をそれぞれ金電極で構成すればよい。そして、
裏面電極８を利用して半導体装置をリードフレーム１３
にグイボンディングする。また、表面電極７にはリード
フレーム１３の一部のり−ド１４を直接接続し、これら
を樹脂１５で封止する。
成する場合には、第３図に示すように、表面電極７と裏
面電極８をそれぞれ金電極で構成すればよい。そして、
裏面電極８を利用して半導体装置をリードフレーム１３
にグイボンディングする。また、表面電極７にはリード
フレーム１３の一部のり−ド１４を直接接続し、これら
を樹脂１５で封止する。
これにより、金線を用いる必要を無くし、樹脂封止時に
おける樹脂の流動によって電気的な短絡が生じることを
防止することができ、信頼性を改善することができる。
おける樹脂の流動によって電気的な短絡が生じることを
防止することができ、信頼性を改善することができる。
また、これによりワイヤポンディングを用いないで組み
立てることができ、パッケージの小型化および熱抵抗の
低減を図ることもできる。
立てることができ、パッケージの小型化および熱抵抗の
低減を図ることもできる。
〔発明の効果］
以上説明したように本発明は、半導体基板の表面に主接
合領域と副接合領域を形成し、該半導体基板の全表面を
同電位面として構成しているので、半導体基板の全表面
を電極として構成でき、半導体基板の端部における短絡
不良が防止されるまた、半導体基板の全表面に平坦な電
極が形成できるため、電極を蒸着法により形成すること
が可能となり、外部電極との接続の信頼性が改善される
。
合領域と副接合領域を形成し、該半導体基板の全表面を
同電位面として構成しているので、半導体基板の全表面
を電極として構成でき、半導体基板の端部における短絡
不良が防止されるまた、半導体基板の全表面に平坦な電
極が形成できるため、電極を蒸着法により形成すること
が可能となり、外部電極との接続の信頼性が改善される
。
また、電極と接合部の間に酸化膜を介さないことや、電
極面積を大きくすることができるので、熱抵抗を小さく
することもできる。
極面積を大きくすることができるので、熱抵抗を小さく
することもできる。
また、副接合領域に溝を形成し、この溝の表面に酸化膜
を形成するとともに、この溝にそってダイシングしてペ
レットを構成しているので、端部における短絡不良を更
に改善することができる。
を形成するとともに、この溝にそってダイシングしてペ
レットを構成しているので、端部における短絡不良を更
に改善することができる。
第１図（ａ）ないしくｃ）は本発明の半導体装置の一実
施例を製造工程順に示す断面図、第２図は第１図の半導
体装置を用いて構成したＤＨＤダイオードの断面図、第
３図は第１図の半導体装置を用いて構成した樹脂封止ダ
イオードの断面図、第４図は従来の半導体装置の断面図
、第５図は従来の半導体装置を用いて構成したＤＨＤダ
イオードの断面図、第６図は従来の半導体装置を用いて
構成した樹脂封止ダイオードの断面図である。 １・・・Ｎ型半導体基板、２・・・シリコン酸化膜、３
・・・Ｐ型頭域、４・・・溝、５・・・酸化膜、６・・
・Ｐ″領域７・・・表面電極、８・・・裏面電極、１０
ａ、１０ｂ・・・導出電極、ｌｌａ、ｌｌｂ・・・リー
ド端子、１２・・・ガラス管、１３・・・リードフレー
ム、１４・・・リード、１５・・・樹脂、１６・・・金
線、Ｐ、Ｐ’・・・ペレット。 第 図 第 図 第３ 図
施例を製造工程順に示す断面図、第２図は第１図の半導
体装置を用いて構成したＤＨＤダイオードの断面図、第
３図は第１図の半導体装置を用いて構成した樹脂封止ダ
イオードの断面図、第４図は従来の半導体装置の断面図
、第５図は従来の半導体装置を用いて構成したＤＨＤダ
イオードの断面図、第６図は従来の半導体装置を用いて
構成した樹脂封止ダイオードの断面図である。 １・・・Ｎ型半導体基板、２・・・シリコン酸化膜、３
・・・Ｐ型頭域、４・・・溝、５・・・酸化膜、６・・
・Ｐ″領域７・・・表面電極、８・・・裏面電極、１０
ａ、１０ｂ・・・導出電極、ｌｌａ、ｌｌｂ・・・リー
ド端子、１２・・・ガラス管、１３・・・リードフレー
ム、１４・・・リード、１５・・・樹脂、１６・・・金
線、Ｐ、Ｐ’・・・ペレット。 第 図 第 図 第３ 図
Claims (1)
- 【特許請求の範囲】 １、一導電型半導体基板の表面に逆導電型の主接合領域
を形成し、この半導体基板の表面と裏面のそれぞれに電
極を形成してなる半導体装置において、前記主接合領域
の周囲には前記主接合領域よりも不純物濃度の低い副接
合領域を形成し、これら主及び副の接合領域で前記半導
体基板の全表面を同電位面として構成したことを特徴と
する半導体装置。 ２、半導体基板の表面及び裏面の全面に蒸着法によりそ
れぞれ表面電極及び裏面電極を形成してなる特許請求の
範囲第１項記載の半導体装置。 ３、副接合領域に溝を形成し、この溝の表面に酸化膜を
形成するとともに、この溝にそってダイシングしてペレ
ットを構成してなる特許請求の範囲第１項または第２項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103422A JPH042166A (ja) | 1990-04-19 | 1990-04-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103422A JPH042166A (ja) | 1990-04-19 | 1990-04-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH042166A true JPH042166A (ja) | 1992-01-07 |
Family
ID=14353603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2103422A Pending JPH042166A (ja) | 1990-04-19 | 1990-04-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH042166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103219360A (zh) * | 2012-01-23 | 2013-07-24 | 株式会社东芝 | 半导体装置 |
-
1990
- 1990-04-19 JP JP2103422A patent/JPH042166A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103219360A (zh) * | 2012-01-23 | 2013-07-24 | 株式会社东芝 | 半导体装置 |
| JP2013149926A (ja) * | 2012-01-23 | 2013-08-01 | Toshiba Corp | 半導体装置 |
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