KR20230065144A - 반도체 디바이스 및 그 제조 프로세스 - Google Patents

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다이오드 인코포레이티드
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Abstract

본 개시는 유전체 재료로 채워진 절연 트렌치를 포함하는 절연 구조를 갖는 반도체 패키지를 제공하며, 절연 구조는 절연된 반도체 다이의 두께를 횡단한다.

Description

반도체 디바이스 및 그 제조 프로세스{A SEMICONDUCTOR DEVICE AND PROCESS FOR MAKING SAME}
본 개시는 다수의 반도체 다이가 반도체 패키지 내에 집적된 절연 구조에 관한 것이다. 다른 측면에서, 본 개시는 반도체 패키지에 관한 것이다.
반도체 다이는 일반적으로 인쇄 회로 기판(PCB)에 배치되기 전에 패키징된다. 하나의 일반적인 패키지 형태는 다이가 리드프레임 핑거에 와이어본딩되는 리드프레임을 사용한다. 다른 패키지 형태는 칩 표면에 금속 범프 전극을 배치하고 전극을 PCB에 직접 부착함으로써 와이어본딩을 회피한다. 두 패키지 형태 모두 픽-앤-플레이스(pick-and-place) 프로세스를 포함하고 상호 연결을 위해 패키지 또는 PCB에 긴 배선을 필요로 한다.
웨이퍼의 인접한 다이로부터 전기적으로 절연될 필요가 있는 개별 다이를 집적하려는 시도가 있어왔다. 하나의 접근 방식은 표면 근처의 인접한 반도체 다이 사이의 전류 흐름을 차단하기 위해, 인접한 다이 사이에 관련 유형의 도펀트를 주입하고 확산시킴으로써 적절하게 바이어스된 p-n 접합 구조를 도입하는 것이다. 그러나 상당한 양의 표면적이 p-n 접합 구조의 형성을 위해 낭비될 수 있다. 구체적으로, x ㎛ 깊이 p-n 접합은 측면 확산을 계산에 포함하여 넣도록 표면적의 너비가 최소 2x ㎛일 것을 요구한다. 또한, p-n 접합 구조의 형성은 시간 소모적인 확산 프로세스를 포함한다.
다른 접근 방식은 절연체 상 반도체(semiconductor on insulator, SOI) 기술과 인접한 다이 사이의 트렌치 절연을 사용하여 각 다이가 4개의 면뿐만 아니라 바닥에서도 산화물로 둘러싸이게 하는 것이다. 다이의 바닥면에 형성된 산화물은 복잡한 제조 프로세스를 포함하는 반도체 기판에 매립된다. 이를 고려할 때, 기존 기술은 대부분의 애플리케이션에서 비용 효율적이지 않다.
본 개시는 유전체 재료로 채워진 절연 트렌치를 포함하는 절연 구조를 갖는 반도체 디바이스를 제공하며, 절연 구조는 절연된 반도체 다이의 두께를 횡단한다.
본 개시의 일 측면에서, 단자 노드(terminal nodes)는 반도체 다이의 동일한 측에 배치되고, 각각의 절연된 반도체 다이 내의 전류 흐름은 주로 다이 표면에 평행하다.
본 개시의 일 측면에서, 다이오드는 예시적인 목적을 위한 회로 소자로서 사용되며, 단자 노드는 반도체 다이의 캐소드 영역 상의 캐소드 및 반도체 다이의 캐소드 영역 상의 애노드를 포함한다.
MOSFET을 포함하는 다른 회로 소자가 또한 사용될 수 있고 본 발명으로부터 이점을 얻을 수 있다.
본 개시의 일 측면에서, 절연된 반도체 다이는 모놀리식 다이로 시작하여 유닛으로서 제조된다.
본 개시의 일 측면에서, 절연된 반도체 다이는 집적 회로에 내부적으로 연결되고 플립 칩 형태로 PCB 상에 용이하게 배치될 수 있는 모듈로서 패키징된다.
본 개시의 일 실시형태에서, 절연 구조는 프론트-엔드 에칭 프로세스를 채택함으로써 형성되고, 절연 트렌치는 열 산화물을 포함하거나 포함하지 않는 폴리실리콘 또는 실리콘 산화물과 같은 유전체 재료로 채워진다.
본 개시의 다른 실시형태에서, 절연 구조는 백-엔드 에칭 프로세스를 채택함으로써 형성되고, 절연 트렌치는 에폭시 수지와 같은 다른 유전체 재료로 채워진다.
본 개시의 또 다른 실시형태에서, 절연 구조는 백-엔드 에칭 프로세스와 조합된 프론트-엔드 에칭 프로세스를 채택함으로써 형성되고, 제1 절연 구조 및 제2 절연 구조가 각각 형성된다.
본 개시의 또 다른 실시형태에서, 금속으로 채워진 채널은 기판의 캐소드 영역에 도입되고, 채널은 기판의 바닥으로부터 기판과 에피택셜 층 사이의 접합부까지 굴착함으로써 형성된다. 대안적으로, 채널은 에피택셜 층으로 돌출된 높이까지 연장될 수 있다.
본 개시의 실시형태에서, 반도체 다이는 시연을 위해 실리콘으로 구축된다. 그러나, GaN 또는 SiC와 같은 화합물 반도체를 포함하는 다른 반도전성 재료가 본 발명에서 사용될 수 있다.
개시된 절연 구조는 교환을 위해 다이의 많은 양의 표면적을 점유하지 않고 충분한 전기적 절연을 제공할 수 있다. 나아가, 개시된 절연 구조는 통상적인 트렌치 및 충진 프로세스를 사용하여 제조되므로 첨단 또는 비용이 많이 드는 프로세스가 필요하지 않다. 다른 측면에서, 개시된 반도체 디바이스는 반복적인 픽-앤-플레이스 프로세스 및 긴 배선 프로세스가 회피될 수 있는 통합된 방식으로 제조된다.
전술한 본 개시의 피처 및 이점을 보다 명확하고 이해하기 쉽게 하기 위하여, 실시형태는 첨부된 도면과 함께 아래에서 상세히 구체적으로 설명된다.
도 1은 본 발명의 실시형태에서 예시가 되는 회로 소자의 단면도를 제공한다.
도 2a 내지 도 2k는 제1 실시형태의 반도체 디바이스에 따른 제조 프로세스의 시연을 제공한다.
도 3은 본 발명의 실시형태에 사용된 회로 소자의 회로 레이아웃을 제공한다.
도 4a 내지 도 4k는 제2 실시형태의 반도체 디바이스에 따른 제조 프로세스의 시연을 제공한다.
도 5a 및 도 5b는 본 발명의 실시형태에서 예시된 바와 같이, 채널 구조를 갖는 회로 소자의 단면도를 제공한다.
도 6a 내지 도 6k는 제3 실시형태의 반도체 디바이스에 따른 제조 프로세스의 시연을 제공한다.
도 7은 제4 실시형태에 따른 반도체 디바이스의 단면도를 제공한다.
실시형태는 첨부 도면을 참조하여 아래에서 상세하게 설명되지만, 실시형태가 본 개시의 범위를 제한하도록 의도되지는 않는다. 또한, 도면은 오직 설명을 위한 목적이며 본래의 치수를 기준으로 도시된 것이 아니므로, 사이즈 및 비율이 실제 치수와 일치하지 않을 수 있다.
"상부", "바닥" 및 "측면"이라는 용어는 첨부된 도면을 참조하여 사용되며 물리적 디바이스를 설명할 때 배향 제한을 나타내는 것으로 고려되어서는 안 된다.
"포토리소그래피(photolithography)"라는 용어는 웨이퍼(wafer)의 박막(thin film) 또는 벌크(bulk)에 부품을 패터닝(pattern)하기 위해 미세가공(microfabrication)에 사용되는 프로세스를 지칭하며, 상기 프로세스에서 포토레지스트(photoresist) 도포, 노광(light exposure), 현상(development) 및 경화(curing)를 포함하는 일련의 처리가 순서대로 수행된다.
"프론트-엔드 프로세스(front-end process)"라는 용어는 일반적으로 다이(die) 내부 및 다이 상에 내장된 회로 소자의 제조로 시작하여 패시베이션(passivation) 층의 형성으로 끝나는 반도체 다이의 처리 단계를 지칭한다. "프론트-엔드 에칭(etching) 프로세스"라는 용어는 일반적으로 다이의 표면에 패턴을 형성하는 데 사용되는 "프론트-엔드 프로세스" 중에 채택되는 에칭 프로세스를 지칭한다. 전형적인 "프론트-엔드 에칭 프로세스"는 예를 들어, 습식 화학적 에칭(wet chemical etching)을 포함할 수 있다.
"백-엔드 프로세스(back-end process)"라는 용어는 일반적으로 프론트-엔드 프로세스의 완료 시 시작되는 반도체 다이의 처리 단계를 지칭하며 일반적으로 백-그라인딩(back-grinding), 다이 본딩(die bonding), 와이어 본딩(wire bonding), 몰딩(molding), 쏘잉(sawing) 및 테스팅의 단계를 포함한다. "백-엔드 에칭 프로세스"라는 용어는 다이의 바닥에 패턴을 형성하는 데 사용될 수 있는 "백-엔드 프로세스" 중에 채택된 에칭 프로세스를 지칭한다. 전형적인 "백-엔드 에칭 프로세스"는 예를 들어, 플라즈마 에칭(plasma etching) 또는 쏘잉을 포함한다.
쇼트키 트렌치 다이오드(Schottky trenched diode)는, 반도체 다이가 그 위에 성장된 약하게 도핑된(doped) 반도전성 에피택셜 층(semiconducting epitaxial layer)을 갖는 고농도로 도핑된 반도체 기판을 포함하는, 예시적 목적을 위한 회로 소자로서 본 발명의 실시형태에서 사용된다. 기판은 통상적으로 약 1 내지 5 mohm＊cm의 전기 저항을 가지며 전기 전도성으로 간주된다. 캐소드(cathode)와 애노드(anode)가 다이의 상부 표면에 접근 가능하게 만들기 위해, 캐소드는 애노드로부터 주로 나오는 전자를 고농도로 도핑된 반도체 기판으로부터 캐소드로 보내도록 기판과 직접 연결되도록 구성된다.
보다 구체적으로, 도 1에 도시된 바와 같이, 다이오드의 각 유닛에 대해 애노드 영역(140)은 에피택셜 층(2)의 일부를 점유하고 캐소드 영역(130)은 에피택셜 층(2)의 다른 부분을 점유한다. 애노드 영역(140)은 에피택셜 층에 내장된 폴리실리콘(polysilicon)으로 채워진 복수의 트렌치를 포함하고, 제1 금속 층(10), 예를 들어 티타늄은 애노드 영역(140)에서 쇼트키 접합을 형성하기 위해 에피택셜 층(2)의 표면 상에 스퍼터링(sputter)된다. 제2 금속 층(11), 예를 들어, AlSiCu는 제1 금속 층(10) 상에 증착된다. 캐소드 영역(130)은 에피택셜 층(2)의 표면으로부터 반도체 기판(3)의 표면까지 굴착되고 제1 금속 층(10) 및 제2 금속 층(11)으로 채워진 리세스(recess)(9)를 포함한다. 패시베이션 층(12) 및 제3 금속 층(13), 예컨대, Ni/Au가 이어서 제2 금속 층(11)의 적어도 일부 상에 및/또는 그 주위에 적용된다.
도 2a 내지 도 2k에 도시된 바와 같이 제1 실시형태를 참조한다. 모놀리식 다이(monolithic die)(1)로 시작하여, 약 700㎛의 두께를 갖는 실리콘 기판(3)이 제공된다. 이 실시형태에서, 실리콘 기판(3)은 1.22×10-19 내지 8.19×10-19 원자/cm3 범위의 도핑 농도를 갖는 N형 도펀트(dopant)로 고농도 도핑된다. 약 40㎛의 두께를 갖는 에피택셜 층(2)은, 에피택셜 층이 1.56×10-16 내지 4.95×10-15 원자/cm3 범위의 도핑 농도를 갖는 실리콘 기판(3)의 상측 측면에서 성장된다. N형 도펀트의 선택은 예를 들어 비소(arsenic) 또는 인(phosphorous)을 포함할 수 있다. 다이의 회로 소자(6)를 제조하기 전에, 절연 트렌치(isolation trench)(16)는 포토레지스트 및 포토 패터닝 프로세스(photo patterning process)를 이용하여 비활성 영역(120)의 에피택셜 층(2) 상부 표면으로부터 약 70㎛의 깊이와 절연 트렌치(120)의 너비가 약 1.2㎛으로 굴착된다. 그 후, 절연 트렌치(16)는 도 2a에 도시된 바와 같이 화학적 증기 증착(chemical vapor deposition, CVD)을 통해 이산화규소(silicon dioxide)와 같은 유전체 재료(4)로 채워진다. 이 실시형태에서, 동일한 포토리소그래피 프로세스를 사용하여 하나 이상의 절연 트렌치가 형성될 수 있다.
그 후, 회로 소자(6)는 활성 영역(110)의 에피택셜 층(2) 내에 그리고 에피택셜 층(2) 상에 내장되는 방식으로 제조된다. 이 실시형태에서, 쇼트키 트렌치 다이오드는 포토레지스트 도포, 노광, 선택적 에칭, 포토레지스트 제거 및 트렌치 에칭을 포함하는 일련의 처리가 수행되는 포토리소그래피 기술을 사용하여 제조되어 애노드 영역(140) 및 캐소드 영역(130)에 트렌치 어레이가 생성된다. 게이트 산화물(gate oxide) 층이 열 산화(thermal oxidation)에 의해 트렌치 벽을 따라 형성될 수 있다. 이어서, 도 2b에 도시된 바와 같이 폴리실리콘이 애노드 영역(140)에 형성됨에 따라 트렌치를 채우기 위해 CVD를 사용하여 증착된다. 그 후에 폴리실리콘 에치-백(polysilicon etch-back)이 수행되어 폴리실리콘의 과잉 부분을 제거하는 반면, 폴리실리콘 층은 캐소드 영역(130)의 트렌치 벽 주위에 유지될 수 있다. 그 후, 층간 유전체(interlayer dielectric, ILD)(7)는 도 2c에 도시된 바와 같이 반도체 다이(1) 표면의 적어도 일부에 증착된다.
도 2d에 도시된 바와 같이, 포토레지스트(PR)는 ILD 층(7) 상에 도포된다. 노광 및 선택적 에칭에 뒤이어 애노드 영역의 리세스(8)가 형성된다. 포토레지스트는 애노드 리세스(8)의 형성 시 제거된다.
도 2e에 도시된 바와 같이, 다른 포토레지스트(PR)가 ILD 층(7) 상에 도포된다. 노광 및 선택적 에칭에 뒤이어 캐소드 영역의 리세스(9)가 형성된다. 포토레지스트는 캐소드 리세스(9)의 형성 시 제거된다.
이 실시형태에서, 애노드 리세스(8)의 바닥은 에피택셜 층(2)의 표면에 도달하는 한편, 캐소드 리세스(9)의 바닥은 기판(3)의 표면에 도달한다. 본 발명의 일부 실시형태에서, 캐소드 리세스(9)의 바닥은 기판(3) 위에 배치될 수 있다.
그 후, 제1 금속 층(10)이 이전 프로세스로부터 생성된 다이 표면의 토폴로지에 따라 형성된다. 예컨대, 티타늄 스퍼터링을 사용한 제1 금속 층(10)이 애노드 리세스(8)에서 쇼트키 접합을 형성하고 캐소드 리세스(9)에서 오믹 접합(ohmic junction)을 형성할 수 있다. 신속 열 프로세스(Rapid Thermal Process, RTP)와 같은 추가 처리가 제1 금속 층(10)에 더 적용될 수 있다. 이어서, (나중 단계에서 도시될 바와 같이) 예컨대, AlSiCu 스퍼터링을 사용한 제2 금속 층(11)이 상이한 절연된 다이 사이의 전기적 상호 연결을 위해 제1 금속 층(10) 상에 형성된다. 이 단계에서의 단면도가 도 2f에 도시된다.
도 2g에 도시된 바와 같이, 제2 금속 층(11) 및 제1 금속 층(10)은 그 후 포토레지스트 도포, 선택적 에칭 및 포토레지스트 제거를 포함하는 포토리소그래피 기술을 사용하여 바라는 대로 패터닝된다. 쇼트키 접합의 에너지 장벽 높이를 조정하기 위해 신터링(sintering) 프로세스가 더 수행될 수 있다.
도 2h에 도시된 바와 같이, 패시베이션 층(12), 예컨대, 폴리이미드(polyimide)는 회로 소자를 보호하기 위해 제2 금속층(11)의 적어도 일부 상에 또는 그 주위에 적용된다. 패시베이션 층(12)의 패턴은 포토리소그래피 기술을 사용하여 달성될 수 있다. 이어서 제3 금속 층(13)은 납땜 재료(도면에 도시되지 않음)를 연결하기 위해 지정된 다이 표면의 일부에 적용된다. 제3 금속 층(13)은 의도된 패턴을 형성하기 위해 포토리소그래피 프로세스가 필요하지 않도록 하는 화학적 도금 층(chemical plating layer)일 수 있다. 예를 들어, Ni/Au의 복합 층(composite layer)이 제3 금속 층(13)의 재료로 선택될 수 있다.
프론트-엔드 프로세스를 완료한 후, 반도체 다이(1)는 백엔드 처리를 위해 뒤집어진다. 도 2i에 도시된 바와 같이, 유전체 층(4)이 노출될 때까지 다이를 얇게 하여 모놀리식 다이를 절연된 반도체 다이(5)로 분리시키는 백 그라인딩 프로세스(back grinding process)가 수행된다. 그 후 각각의 절연된 반도체 다이는 도 2j에 도시된 바와 같이, 그 4개의 측면 및 바닥에 에폭시 수지(epoxy resin)와 같은 몰딩 화합물(molding compound)(14)로 봉지(encapsulate)된다. 이 실시형태의 반도체 디바이스(100)의 최종 형태는 도 2k에 도시된다. 반도체 디바이스는 싱귤레이션(singulation) 및 추가 테스팅을 위해 쏘잉될 것이다.
도 3을 참조하면, 4개의 다이오드(즉, 절연된 다이(5))가 브리지 정류기(bridge rectifier)로서 역할을 하도록 전기적으로 연결된 회로 레이아웃이 도시된다. 다른 부류의 회로 및 회로 소자가 본 발명으로부터 채택될 수 있고 이점을 얻을 수 있음에 유의해야 한다.
도 4a 내지 도 4k에 도시된 바와 같이 제2 실시형태를 참조한다. 에피택셜 층(2)을 그 상부에 성장시킨 기판(3)을 갖는 모놀리식 다이가 준비된다. 회로 소자(6)는 에피택셜 층 내에 그리고 에피택셜 층 상에 내장되는 방식으로 형성된다. 회로 소자의 제조 프로세스는 다음과 같이 설명된다. 이 실시형태에서, 쇼트키 트렌치 다이오드는 도 4a에 도시된 바와 같이, 포토레지스트가 층(4)의 표면에 먼저 도포되는 포토리소그래피 기술을 사용하여 제조된다. 노광, 선택적 에칭, 포토레지스트 제거 및 트렌치 에칭에 뒤이어, 애노드 영역(140) 및 캐소드 영역(130)에 트렌치 어레이가 형성된다. 게이트 산화물 층이 열 산화에 의해 트렌치의 벽을 따라 추가로 형성될 수 있다. 그 후, 도 4b에 도시된 바와 같이 폴리실리콘이 애노드 영역(140)에 형성됨에 따라 트렌치를 채우기 위해 CVD를 사용하여 증착된다. 그 후에 폴리실리콘의 과잉 부분을 제거하기 위해 폴리실리콘 에치-백이 수행된다. 이어서, 층간 유전체(ILD)(7)가 도 4c에 도시된 바와 같이 반도체 다이(1) 표면의 적어도 일부에 증착된다.
도 4d에 도시된 바와 같이, 포토레지스트(PR)는 ILD 층(7) 상에 도포된다. 노광 및 선택적 에칭에 뒤이어 애노드 영역의 리세스(8)가 형성된다. 포토레지스트는 애노드 리세스의 형성 시 제거된다.
도 4e에 도시된 바와 같이, 다른 포토레지스트(PR)가 ILD 층(7) 상에 도포된다. 노광 및 선택적 에칭에 뒤이어 캐소드 영역의 리세스(9)가 형성된다. 포토레지스트는 캐소드 리세스의 형성 시 제거된다.
이 실시형태에서, 애노드 리세스(8)의 바닥은 에피택셜 층(2)의 표면에 도달하는 한편, 캐소드 리세스(9)의 바닥은 기판(3)의 표면에 도달한다. 본 발명의 일부 실시형태에서, 캐소드 리세스(9)의 바닥은 기판(3) 위에 배치될 수 있다.
그 후, 제1 금속 층(10)이 이전 프로세스로부터 생성된 다이 표면의 토폴로지에 따라 형성된다. 예컨대, 티타늄 스퍼터링을 사용한 제1 금속 층(10)이 애노드 리세스(8)에서 쇼트키 접합을 형성하고 캐소드 리세스(9)에서 오믹 접합을 형성할 수 있다. 신속 열 프로세스(RTP)와 같은 추가 처리가 제1 금속 층(10)에 더 적용될 수 있다. 이어서, (나중 단계에서 도시될 바와 같이) 예컨대, AlSiCu 스퍼터링을 사용한 제2 금속 층(11)이 상이한 절연된 다이 사이의 전기적 상호 연결을 위해 제1 금속 층(10) 상에 형성된다. 이 단계에서의 단면도가 도 4f에 도시된다.
도 4g에 도시된 바와 같이, 제2 금속 층(11) 및 제1 금속 층(10)은 그 후 포토레지스트 도포, 선택적 에칭 및 포토레지스트 제거를 포함하는 포토리소그래피 기술을 사용하여 바라는 대로 패터닝된다. 쇼트키 접합의 에너지 장벽 높이를 조정하기 위해 신터링 프로세스가 더 수행될 수 있다.
도 4h에 도시된 바와 같이, 패시베이션 층(12), 예컨대, 폴리이미드는 회로 소자를 보호하기 위해 제2 금속층(11)의 적어도 일부 상에 또는 그 주위에 적용된다. 패시베이션 층(12)의 패턴은 포토리소그래피 기술을 사용하여 달성될 수 있다. 이어서 제3 금속 층(13)은 납땜 재료(도면에 도시되지 않음)를 연결하기 위해 지정된 다이 표면의 일부에 적용된다. 제3 금속 층(13)은 의도된 패턴을 형성하기 위해 포토리소그래피 프로세스가 필요하지 않도록 하는 화학적 도금 층일 수 있다. 예를 들어, Ni/Au의 복합 층이 제3 금속 층(13)의 재료로 선택될 수 있다.
제2 실시형태에서 비활성 영역에 대해 프론트-엔드 에칭 프로세스가 수행되지 않음에 유의해야 한다. 프론트-엔드 프로세스가 완료된 후 반도체 다이(1)는 뒤집어지고 다이를 약 70㎛의 두께로 얇게 만드는 백 그라인딩 프로세스가 수행된다. 그 후, 다이의 후면으로부터 다이 전면의 ILD 층(7)까지 굴착되어 모놀리식 다이를 절연된 반도체 다이(5)로 분리시키는 플라즈마 에칭 또는 쏘잉과 같은 백-엔드 에칭 프로세스가 절연 트렌치(17)를 형성하는 데 사용된다. 플라즈마 에칭 프로세스가 사용되는 상황에서, 플라즈마 에칭 프로세스는 포토리소그래피 기술과 함께 수행되어 비활성 영역(120)의 지정된 부분에 절연 트렌치(17)를 형성한다. 이 실시형태에서, 절연 트렌치(17)의 약 75㎛ 너비가 플라즈마 에칭으로 형성된다. 위의 처리 단계의 예시가 도 4i에 도시된다. 그 후, 도 4j에 도시된 바와 같이, 에폭시 수지와 같은 몰딩 화합물(14)이 적용되어 절연 트렌치(17)를 채우고 그 측면과 바닥에서 절연된 다이(5)를 봉지한다. 이 실시형태의 반도체 패키지(200)의 최종 형태가 도 4k에 도시된다.
프론트-엔드 에칭 프로세스는 깊은 트렌치를 형성하는데 한계가 있는 것으로 알려져 있다. 일반적으로 깊이가 40㎛ 이상인 트렌치가 의도되는 경우 첨단 장비가 필요할 것이다. 이 실시형태는 프론트-엔드 에칭 프로세스가 아닌 백-엔드 에칭 프로세스로 트렌치를 형성함으로써 첨단 장비가 필요하지 않다는 측면에서 유리하다.
도 5a를 참조하면, 일부 애플리케이션에서, 제4 금속(18)으로 채워진 채널(15)은 기판의 캐소드 영역(130)에 도입되고, 채널(15)은 기판(3)의 바닥으로부터 기판(3)과 에피택셜 층(2) 사이의 접합부까지 굴착함으로써 후면 에칭 프로세스(예컨대, 플라즈마 에칭)를 사용하여 형성된다. 대안적으로, 도 5b에 도시된 바와 같이 채널(15)은 에피택셜 층(2)으로 돌출된 높이까지 연장될 수 있다. 어느 경우든, 캐소드 리세스(9)는 제4 금속(18)과 연결되어야 한다.
채널(15)은 기판의 캐소드 영역(130) 아래에 존재하는 한 단일 채널 또는 채널 어레이로 형성될 수 있다. 채널(15)의 형상은 다각형 기둥(polygonally columnar) 또는 원통형(cylindrical)일 수 있다. 제4 금속 층(18)은 채널 형성 후 채널(15)과 기판(3)의 바닥 표면에 도금된다. 채널(15)을 형성하고 제4 금속(18)을 채우는 프로세스는 백-엔드 에칭 프로세스 동안 절연 트렌치 구조가 형성되기 전에 수행될 수 있다. 제4 금속 층(18)으로 채워진 채널(15)을 기판의 캐소드 영역(130)에 도입함으로써 순방향 전압 강하(forward voltage drop)가 더 개선될 수 있다.
도 6a 내지 도 6k에 도시된 바와 같이 제3 실시형태를 참조한다. 다이의 회로 소자(6)를 제조하기 전에, 포토레지스트 및 포토 패터닝 프로세스를 사용하여 비활성 영역(120)에서 에피택셜 층(2)의 상부 표면으로부터 제1 절연 트렌치(16)가 굴착된다. 그 후, 도 6a에 도시된 바와 같이 제1 절연 트렌치(16)는 화학적 증기 증착(CVD)을 통해 이산화규소와 같은 유전체 재료(4)로 채워진다. 이 실시형태에서, 포토리소그래피 프로세스를 사용하여 하나 이상의 절연 트렌치가 형성될 수 있다.
이 실시형태에서, 제1 절연 트렌치(16)는 약 40㎛의 깊이 및 약 1.2㎛의 너비로 형성될 수 있다. 이산화규소 또는 폴리실리콘과 같은 제1 유전체 재료(4)는 제1 절연 트렌치(16)에 채워져 제1 절연 구조를 형성한다.
그 후, 회로 소자(6)는 활성 영역(110)의 에피택셜 층(2) 내에 그리고 에피택셜 층(2) 상에 내장되는 방식으로 제조된다. 이 실시형태에서, 쇼트키 트렌치 다이오드는 포토레지스트 도포, 노광, 선택적 에칭, 포토레지스트 제거 및 트렌치 에칭을 포함하는 일련의 처리가 수행되는 포토리소그래피 기술을 사용하여 제조되어 애노드 영역(140) 및 캐소드 영역(130)에 트렌치 어레이가 생성된다. 게이트 산화물 층이 열 산화에 의해 트렌치 벽을 따라 형성될 수 있다. 이어서, 도 6b에 도시된 바와 같이 폴리실리콘이 애노드 영역(140)에 형성됨에 따라 트렌치를 채우기 위해 CVD를 사용하여 증착된다. 그 후에 폴리실리콘 에치-백이 수행되어 폴리실리콘의 과잉 부분을 제거하는 반면, 폴리실리콘 층은 캐소드 영역(130)의 트렌치 벽 주위에 유지될 수 있다. 그 후, 층간 유전체(ILD)(7)는 도 6c에 도시된 바와 같이 반도체 다이(1) 표면의 적어도 일부에 증착된다.
도 6d에 도시된 바와 같이, 포토레지스트(PR)는 ILD 층(7) 상에 도포된다. 노광 및 선택적 에칭에 뒤이어 애노드 영역의 리세스(8)가 형성된다. 포토레지스트는 애노드 리세스(8)의 형성 시 제거된다.
도 6e에 도시된 바와 같이, 다른 포토레지스트(PR)가 ILD 층(7) 상에 도포된다. 노광 및 선택적 에칭에 뒤이어 캐소드 영역의 리세스(9)가 형성된다. 포토레지스트는 캐소드 리세스(9)의 형성 시 제거된다.
이 실시형태에서, 애노드 리세스(8)의 바닥은 에피택셜 층(2)의 표면에 도달하는 한편, 캐소드 리세스(9)의 바닥은 기판(3)의 표면에 도달한다. 본 발명의 일부 실시형태에서, 캐소드 리세스(9)의 바닥은 기판(3) 위에 배치될 수 있다.
그 후, 제1 금속 층(10)이 이전 프로세스로부터 생성된 다이 표면의 토폴로지에 따라 형성된다. 예컨대, 티타늄 스퍼터링을 사용한 제1 금속 층(10)이 애노드 리세스(8)에서 쇼트키 접합을 형성하고 캐소드 리세스(9)에서 오믹 접합(ohmic junction)을 형성할 수 있다. 신속 열 프로세스(RTP)와 같은 추가 처리가 제1 금속 층(10)에 더 적용될 수 있다. 이어서, (나중 단계에서 도시될 바와 같이) 예컨대, AlSiCu 스퍼터링을 사용한 제2 금속 층(11)이 상이한 절연된 다이 사이의 전기적 상호 연결을 위해 제1 금속 층(10) 상에 형성된다. 이 단계에서의 단면도가 도 6f에 도시된다.
도 6g에 도시된 바와 같이, 제2 금속 층(11) 및 제1 금속 층(10)은 그 후 포토레지스트 도포, 선택적 에칭 및 포토레지스트 제거를 포함하는 포토리소그래피 기술을 사용하여 바라는 대로 패터닝된다. 쇼트키 접합의 에너지 장벽 높이를 조정하기 위해 신터링 프로세스가 더 수행될 수 있다.
도 6h에 도시된 바와 같이, 패시베이션 층(12), 예컨대, 폴리이미드는 회로 소자를 보호하기 위해 제2 금속층(11)의 적어도 일부 상에 또는 그 주위에 적용된다. 패시베이션 층(12)의 패턴은 포토리소그래피 기술을 사용하여 달성될 수 있다. 이어서 제3 금속 층(13)은 납땜 재료(도면에 도시되지 않음)를 연결하기 위해 지정된 다이 표면의 일부에 적용된다. 제3 금속 층(13)은 의도된 패턴을 형성하기 위해 포토리소그래피 프로세스가 필요하지 않도록 하는 화학적 도금 층일 수 있다. 예를 들어, Ni/Au의 복합 층이 제3 금속 층(13)의 재료로 선택될 수 있다.
프론트-엔드 프로세스가 완료된 후, 다이는 뒤집어지고 약 70㎛의 두께로 백 그라운딩된 후, 제2 절연 트렌치(17)를 다이의 후면으로부터 제1 절연 트렌치(16)와 연결하는 높이로 형성하는 백-엔드 에칭 프로세스가 뒤따른다. 도 6i에 도시된 바와 같이, 플라즈마 에칭 프로세스가 백-엔드 에칭 프로세스로 사용되는 상황에서 플라즈마 에칭 프로세스는 포토리소그래피 기술과 함께 수행되어 비활성 영역(120)의 지정된 부분에 제2 절연 트렌치(17)를 형성한다. 제2 절연 트렌치(17)는 약 75㎛의 너비로 플라즈마 에칭에 의해 형성될 수 있다. 그 후, 도 6j에 도시된 바와 같이 몰딩 화합물과 같은 제2 유전체 재료(14)가 제2 절연 트렌치(17)에 채워지고 절연된 반도체 다이(5)의 측면과 바닥을 봉지하고, 몰딩 화합물의 제2 절연 트렌치(17)에 채워진 부분은 제2 절연 구조를 형성한다. 제1 절연 구조 및 제2 절연 구조는 절연된 반도체 다이(5)의 두께를 횡단하는 절연 구조를 공동으로 형성한다. 이 실시형태의 반도체 디바이스(300)의 최종 형태는 도 6k에 도시된다.
제1 절연 트렌치(16)는 하나 이상의 트렌치 구조를 포함할 수 있다. 구체적인 일 실시형태에서, 제1 절연 트렌치(16)는 복수의 서브-트렌치(19) 구조를 포함할 수 있고, 복수의 서브-트렌치(19)를 형성하는 제조 프로세스는 포토레지스트의 패턴이 상이하다는 점을 제외하고는 단일 트렌치 구조를 형성하는 제조 프로세스와 동일하다; 비활성 영역(120) 내에서 각 서브 트렌치(19)를 분리하는 나머지 메사 부분(mesa portion)(20)을 산화시키기 위해 열 산화가 추가로 수행된다. 제1 유전체 재료(4), 예컨대, 이산화규소 또는 폴리실리콘은 후속적으로 CVD를 사용하여 복수의 서브-트렌치(19) 내로 채워질 수 있다. 이 특정 실시형태에서, 복수의 서브 트렌치(19), 산화된 메사 부분(20) 및 제1 유전체 재료(4)가 공동으로 제1 절연 트렌치(16)를 구성한다. 이 실시형태의 최종 형태(400)가 도 7에 도시된다.
고온에서의 신뢰성은 제3 실시형태와 함께 더 개선될 수 있다. 적은 양의 몰딩 화합물이 제2 절연 트렌치에 채워지기 때문에 몰딩 컴파운드와 실리콘 다이 사이의 열팽창 계수의 차이로 인해 발생하는 열 응력(thermal stress)이 완화된다.
본 개시가 상기 실시형태로 개시되었지만, 이는 본 개시를 제한하려는 의도가 아니며, 당해 기술 분야의 통상의 기술자는 본 개시의 사상 및 범위를 벗어남 없이 일부 수정 및 개선을 할 수 있다. 따라서, 본 개시의 범위는 첨부된 청구범위의 정의에 따른다.

Claims (15)

  1. 반도체 디바이스로서:
    적어도 2개의 반도체 다이(die) - 각각의 상기 다이는 반도체 기판 및 상기 반도체 기판 상에 형성된 에피택셜 층(epitaxial layer)을 포함함 -; 및
    상기 2개의 반도체 다이를 전기적으로 절연하기 위한 절연 구조 - 상기 절연 구조는 제1 유전체 재료(dielectric material)로 채워진 절연 트렌치(isolation trench)를 포함함 -;
    를 포함하고
    상기 트렌치는 상기 적어도 2개의 반도체 다이의 두께를 횡단하고; 그리고
    상기 반도체 다이의 바닥은 천연 산화물(native oxide) 이외의 산화물로 덮여 있지 않는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 적어도 2개의 반도체 다이는 회로 소자의 단자 노드(terminal nodes)가 상기 반도체 다이의 상부 표면에서 접근 가능하도록 상기 에피택셜 층 상의 상기 회로 소자로 제조되는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 2개의 반도체 다이를 봉지(encapsulate)하는 제2 유전체 재료를 더 포함하는, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 제1 유전체 재료는 상기 제2 유전체 재료와 상이한, 반도체 디바이스.
  5. 제3항에 있어서,
    상기 제1 유전체 재료는 상기 제2 유전체 재료와 동일한, 반도체 디바이스.
  6. 제2항에 있어서,
    상기 절연 구조는 제1 절연 구조 및 제2 절연 구조를 포함하고, 상기 제1 절연 구조는 상기 제1 유전체 재료로 채워지고, 상기 제2 절연 구조는 제2 유전체 재료로 채워지며; 그리고, 상기 제1 유전체 재료는 상기 제2 유전체 재료와 상이한, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제1 절연 구조는 복수의 서브-트렌치(sub-trench)를 포함하는, 반도체 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 반도체 다이 내에 채널을 더 포함하고, 금속 층이 상기 채널 내에 그리고 상기 반도체 기판의 상기 바닥 표면 상에 도금되는, 반도체 디바이스.
  9. 반도체 디바이스를 제조하기 위한 프로세스로서:
    적어도 2개의 반도체 다이를 갖는 모놀리식 다이(monolithic die)를 제공하는 단계 - 각각의 상기 다이는 기판 및 상기 기판 상에 형성된 에피택셜 층을 포함함 -; 및
    상기 2개의 다이를 분리시키는 절연 구조를 형성하는 단계 - 상기 절연 구조는 상기 2개의 반도체 다이의 두께를 횡단함 -
    를 포함하는, 반도체 디바이스를 제조하기 위한 프로세스.
  10. 제9항에 있어서,
    절연 트렌치는 프론트-엔드 에칭 프로세스(front-end etching process)를 사용하여 형성되는, 반도체 디바이스를 제조하기 위한 프로세스.
  11. 제9항에 있어서,
    절연 트렌치는 백-엔드 에칭 프로세스(back-end etching process)를 사용하여 형성되는, 반도체 디바이스를 제조하기 위한 프로세스.
  12. 제9항에 있어서,
    절연 트렌치는 프론트-엔드 에칭 프로세스 및 백-엔드 에칭 프로세스를 공동으로 사용하여 형성되는, 반도체 디바이스를 제조하기 위한 프로세스.
  13. 제12항에 있어서,
    상기 절연 트렌치는 복수의 서브-트렌치를 포함하는, 반도체 디바이스를 제조하기 위한 프로세스.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서,
    상기 반도체 다이 내에 채널을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하기 위한 프로세스.
  15. 제14항에 있어서,
    상기 채널 내에 그리고 상기 반도체 다이의 바닥 표면 상에 금속 층을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하기 위한 프로세스.
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