CN116072598A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN116072598A
CN116072598A CN202210041790.2A CN202210041790A CN116072598A CN 116072598 A CN116072598 A CN 116072598A CN 202210041790 A CN202210041790 A CN 202210041790A CN 116072598 A CN116072598 A CN 116072598A
Authority
CN
China
Prior art keywords
semiconductor
die
isolation structure
dielectric material
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210041790.2A
Other languages
English (en)
Inventor
赵国樑
黄品豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Diodes Inc
Original Assignee
Diodes Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Diodes Inc filed Critical Diodes Inc
Publication of CN116072598A publication Critical patent/CN116072598A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本公开涉及一种半导体装置及其制造方法。本公开提供一种具有隔离结构的半导体封装，所述隔离结构包括填充有介电材料的隔离沟槽，其中所述隔离结构横穿经隔离半导体裸片的厚度。

Description

半导体装置及其制造方法
技术领域
本公开涉及一种隔离结构，其中多个半导体裸片集成于半导体封装内。在另一方面中，本公开涉及一种半导体封装。
背景技术
半导体裸片通常在放置于印刷电路板(PCB)上之前进行封装。一个共用封装形式使用了引线框架，其中将裸片线接合到引线框架指状物。另一封装形式通过将金属凸块电极放置在芯片表面上并直接将电极附接到PCB来避免线接合。两种封装形式都涉及拾取及放置过程且在封装中或在PCB上需要进行长时间布线以进行互连。
已尝试集成需要与晶片中的邻近裸片电隔离的个别裸片。一种方法是通过在邻近裸片之间注入及扩散相关联类型的掺杂剂来引入经适当偏置的p-n结结构，从而阻挡表面附近的邻近半导体裸片之间的电流。然而，大量表面积可能被浪费在p-n结结构的形成上。具体来说，xμm p-n结的深度需要至少2xμm宽度的表面积来计算横向扩散。此外，p-n结结构的形成涉及耗时的扩散过程。
另一方法是采用绝缘体上半导体(SOI)技术加上邻近裸片之间的沟槽隔离，这样每一裸片在底部处以及在四个侧上都被氧化物包围。形成于裸片的底部侧处的氧化物被埋入于半导体衬底中，这涉及复杂的制造过程。有鉴于此，现有技术在大多数应用中并不具成本效益。
发明内容
本公开提供一种具有隔离结构的半导体装置，所述隔离结构包括填充有介电材料的隔离沟槽，其中所述隔离结构横穿所述经隔离半导体裸片的厚度。
在本公开的一个方面中，端子节点安置在所述半导体裸片的同一侧上，其中每一经隔离半导体裸片内的电流主要平行于裸片表面。
在本公开的一个方面中，为了图解说明目的而将二极管用作电路元件，其中所述端子节点在所述半导体裸片的阴极区域上包含阴极且在所述半导体裸片的阳极区域上包含阳极。
还可使用包含MOSFET的其它电路元件且所述其它电路元件受益于本发明。
在本公开的一个方面中，从单片式裸片开始，将所述经隔离半导体裸片制作为单元。
在本公开的一个方面中，所述经隔离半导体裸片内部地连接到集成电路中并被封装为可以覆晶形式容易地放置在PCB上的模块。
在本公开的实施例中，所述隔离结构通过采取前端蚀刻工艺而形成，其中所述隔离沟槽填充有介电材料，例如具有或不具有热氧化物的氧化硅或多晶硅。
在本公开的另一实施例中，所述隔离结构通过采取后端蚀刻工艺而形成，其中所述隔离沟槽填充有另一介电材料，例如环氧树脂。
在本公开的仍另一实施例中，所述隔离结构通过采取前端蚀刻工艺与后端蚀刻工艺结合而形成，其中分别形成第一隔离结构及第二隔离结构。
在本公开的仍另一实施例中，将填充有金属的沟道引入于所述衬底的所述阴极区域中，其中所述沟道通过从所述衬底的所述底部向上挖掘直到所述衬底与所述外延层之间的结而形成。另一选择是，所述沟道可延伸直到突出到所述外延层中的高度。
在本公开的实施例中，所述半导体裸片用硅构建以进行演示。然而，包含化合物半导体(例如GaN或SiC)的其它半导体材料可用于本发明中。
所公开隔离结构可提供足够电隔离而不占用用于进行交换的裸片的大量表面积。另外，所述所公开隔离结构通过使用典型沟槽及填充工艺而制造并且因此没有先进或昂贵工艺。在另一方面中，所述所公开半导体装置以集成方式制造，其中可避免重复的拾取及放置过程以及冗长的布线过程。
为了使本公开的上述特征及优点更明显及易于理解，下文结合附图具体描述各实施例。
附图说明
图1提供本发明的实施例中所示范的电路元件的横截面图。
图2a到2k提供根据第一实施例的半导体装置的制造过程的演示。
图3提供本发明的实施例中所采用的电路元件的电路布局。
图4a到4k提供根据第二实施例的半导体装置的制造过程的演示。
图5a及5b提供如本发明的实施例中所示范的具有沟道结构的电路元件的横截面图。
图6a到6k提供根据第三实施例的半导体装置的制造过程的演示。
图7提供根据第四实施例的半导体装置的横截面图。
具体实施方式
下文参考附图详细描述各实施例，但所述实施例并不旨在限制本公开的范围。另外，各图式仅为了图解说明目的且并不基于原始尺寸而绘制，因此大小及比例可与实际尺寸不一致。
术语“顶部”、“底部”及“侧”是参考附图使用的且在描述物理装置时不应被解释为对定向限制的指示。
术语“光刻”是指用于在薄膜或晶片的块体上将零件图案化的微制作工艺，其中按顺序执行包含施加光致抗蚀剂、曝光、显影及固化的一系列处理。
术语“前端工艺”是指半导体裸片的处理步骤，所述前端工艺通常从制作嵌入于裸片之中及之上的电路元件开始并以钝化层的形成结束。术语“前端蚀刻工艺”是指“前端工艺”期间所采取的蚀刻工艺，所述前端蚀刻工艺通常用于在裸片的表面上形成图案。典型“前端蚀刻工艺”可包含例如湿式化学蚀刻。
术语“后端工艺”是指半导体裸片的处理步骤，所述后端工艺通常在前端工艺完成时开始且通常含有背面研磨、裸片接合、线接合、模制、锯割及测试的步骤。术语“后端蚀刻工艺”是指“后端工艺”期间所采取的蚀刻工艺，所述后端蚀刻工艺可用于在裸片的底部上形成图案。典型“后端蚀刻工艺”包含例如等离子蚀刻或锯割。
出于演示目的，将肖特基(Schottky)沟槽式二极管在本发明的实施例中用作电路元件，其中半导体裸片包含其上生长有经轻度掺杂半导体外延层的经重度掺杂半导体衬底。衬底通常具有大约1到5莫姆*cm的电阻且被视为是导电的。为了使阴极及阳极在裸片的顶部表面上可接达，阴极经配置以直接与衬底连接以便将电子从主要来自阳极的经重度掺杂半导体衬底引导到阴极。
更具体来说，如图1中所展示，对于二极管的每一单元，阳极区域140占用外延层2的一部分且阴极区域130占用外延层2的另一部分。阳极区域140含有填充有嵌入于外延层中的多晶硅的多个沟槽，且第一金属层10(例如，钛)溅镀在外延层2的表面上以便在阳极区域140中形成肖特基结。第二金属层11(例如AlSiCu)沉积在第一金属层10上。阴极区域130含有从外延层2的表面挖掘直到半导体衬底3的表面的凹槽9并填充有第一金属层10及第二金属层11。将钝化层12及第三金属层13(例如，Ni/Au)依序施加在第二金属层11的至少一部分上及/或周围。
参考如图2a到2k中所展示的第一实施例。从单片式裸片1开始，提供具有约700μm的厚度的硅衬底3。在此实施例中，硅衬底3重度掺杂有具有在1.22×10-19到8.19×10-19原子/cm3的范围中的掺杂浓度的N型掺杂剂。具有约40μm的厚度的外延层2生长在硅衬底3的上部侧上，其中所述外延层具有在1.56×10-16到4.95×10-15原子/cm3的范围中的掺杂浓度。N型掺杂剂的选择可包含例如砷或磷。在制作裸片的电路元件6之前，非作用区域120通过使用光致抗蚀剂及光图案化工艺将隔离沟槽16从外延层2的顶部表面挖掘到大约70μm的深度，且隔离沟槽120的宽度是大约1.2μm。隔离沟槽16接着通过化学气相沉积(CVD)填充有介电材料4(例如二氧化硅)，如图2a中所图解说明。在此实施例中，可使用相同光刻工艺来形成不止一个隔离沟槽。
接着以嵌入于作用区域110的外延层2中及上的方式制作电路元件6。在此实施例中，通过使用其中执行包含光致抗蚀剂施加、曝光、选择性蚀刻、光致抗蚀剂移除及沟槽蚀刻的一系列处理的光刻技术来制作肖特基沟槽式二极管，从而在阳极区域140及阴极区域130中产生沟槽阵列。可通过热氧化沿着沟槽的壁形成栅极氧化物层。然后，使用CVD来沉积多晶硅以便填充阳极区域140中所形成的沟槽，如图2b中所图解说明。此后执行多晶硅回蚀以移除多晶硅的多余部分，同时可在阴极区域130中的沟槽的壁周围保留多晶硅层。然后在半导体裸片1的表面的至少一部分上沉积层间电介质(ILD)7，如图2c中所展示。
如图2d所图解说明，在ILD层7上施加光致抗蚀剂(PR)。后续接着通过曝光及选择性蚀刻，形成阳极区域8的凹槽。在形成阳极凹槽8之后即刻移除光致抗蚀剂。
如图2e中所图解说明，在ILD层7上施加另一光致抗蚀剂(PR)。后续接着通过曝光及选择性蚀刻，形成阴极区域9的凹槽。在形成阴极凹槽9之后即刻移除光致抗蚀剂。
在此实施例中，阳极凹槽8的底部到达外延层2的表面，同时阴极凹槽9的底部到达衬底3的表面。在本发明的一些实施例中，阴极凹槽9的底部可位于衬底3上方。
然后形成第一金属层10，所述第一金属层符合由先前工艺产生的裸片表面的拓扑。例如使用钛溅镀的第一金属层10可在阳极凹槽8处形成肖特基结并在阴极凹槽9处形成欧姆结。可进一步对第一金属层10进行进一步处理，例如快速热工艺(RTP)。然后，例如使用AlSiCu溅镀在第一金属层10上形成第二金属层11，用于不同隔离裸片之间的电互连(如后面阶段中将展示)。图2f中展示此阶段的横截面图。
如图2g中所展示，然后如所期望地使用包含光致抗蚀剂施加、选择性蚀刻及光致抗蚀剂移除的光刻技术来将第二金属层11及10图案化。可进一步进行烧结工艺来调整肖特基结的能量势垒高度。
如图2h中所展示，将钝化层12(例如聚酰亚胺)施加在第二金属层11的至少一部分上或周围以保护电路元件。可通过使用光刻技术来实现钝化层12的图案化。然后，将第三金属层13施加在裸片表面的指定用于连接焊接材料的部分上(图中未展示出)。第三金属层13可以是化学镀覆层，使得形成预期图案不需要光刻工艺。举例来说，可选择Ni/Au的复合层作为第三金属层13的材料。
在完成前端处理之后，将半导体裸片1翻转以用于后端处理。如图2i中所展示，进行背面研磨工艺，所述背面研磨工艺使裸片变薄，直到暴露出介电层4为止，且由此将单片式裸片分隔成经隔离半导体裸片5。然后，每一经隔离半导体裸片在其四个侧及底部上用例如环氧树脂等模制化合物14进行囊封，如图2j中所图解说明。图2k中图解说明此实施例100的半导体装置的最终形式。半导体装置将被锯割以进行单个化及进一步测试。
参考图3，图解说明了电路布局，其中四个二极管(即，经隔离裸片5)电连接以用作桥式整流器。应注意，可采取其它类别的电路及电路元件且所述电路及电路元件受益于本发明。
参考如图4a到4k中所展示的第二实施例。制备具有在其顶部生长有外延层2的衬底3的单片式裸片。电路元件6以嵌入于外延层中及上的方式形成。电路元件的制作过程如下所示。在此实施例中，通过使用光刻技术制作肖特基沟槽式二极管，其中首先在层4的表面上施加光致抗蚀剂，如图4a中所展示。后续接着通过曝光、选择性蚀刻、光刻抗蚀剂移除及沟槽蚀刻，在阳极区域140及阴极区域130中形成沟槽阵列。可通过热氧化沿着沟槽的壁进一步形成栅极氧化物层。接着，使用CVD来沉积多晶硅以便填充阳极区域140中所形成的沟槽，如图4b中所图解说明。此后执行多晶硅回蚀以移除多晶硅的多余部分。然后在半导体裸片1的表面的至少一部分上沉积层间电介质(ILD)7，如图4c中所展示。
如图4d中所图解说明，在ILD层7上施加光致抗蚀剂(PR)。后续接着通过曝光及选择性蚀刻，形成阳极区域8的凹槽。在形成阳极凹槽之后即刻移除光致抗蚀剂。
如图4e中所图解说明，在ILD层7上施加另一光致抗蚀剂(PR)。后续接着通过曝光及选择性蚀刻，形成阴极区域9的凹槽。在形成阴极凹槽之后即刻移除光致抗蚀剂。
在此实施例中，阳极凹槽8的底部到达外延层2的表面，同时阴极凹槽9的底部到达衬底3的表面。在本发明的一些实施例中，阴极凹槽9的底部可位于衬底3上方。
然后形成第一金属层10，所述第一金属层符合由先前工艺产生的裸片表面的拓扑。例如使用钛溅镀的第一金属层10可在阳极凹槽8处形成肖特基结并在阴极凹槽9处形成欧姆结。可进一步对第一金属层10进行进一步处理，例如快速热工艺(RTP)。然后，例如使用AlSiCu溅镀在第一金属层10上形成第二金属层11，用于不同经隔离裸片之间的电互连(如后面阶段中将展示)。图4f中展示此阶段的横截面图。
如图4g中所展示，然后如所期望地使用包含光致抗蚀剂施加、选择性蚀刻及光致抗蚀剂移除的光刻技术来将第二金属层11及10图案化。可进一步进行烧结工艺来调整肖特基结的能量势垒高度。
如图4h中所展示，将钝化层12(例如聚酰亚胺)施加在第二金属层11的至少一部分上或周围以保护电路元件。通过使用光刻技术来实现钝化层12的图案化。然后，将第三金属层13施加在裸片表面的指定用于连接焊接材料的部分上(图中未展示出)。第三金属层13可以是化学镀覆层，使得形成预期图案不需要光刻工艺。举例来说，可选择Ni/Au的复合层作为第三金属层13的材料。
应注意，在第二实施例中，没有对非作用区域执行前端蚀刻工艺。在完成前端工艺之后，将半导体裸片1翻转并对其进行背面研磨工艺，所述背面研磨工艺将裸片变薄到大约70μm的厚度。然后，使用后端蚀刻工艺(例如等离子蚀刻或锯割)来形成隔离沟槽17，所述隔离沟槽是从裸片的背面挖掘直到裸片正面上的ILD层7，并且由此将单片式裸片分隔成经隔离半导体裸片5。在采用等离子体蚀刻工艺的情况下，将等离子体蚀刻工艺与光刻技术一起执行，以在非作用区域120的所指定部分处形成隔离沟槽17。在此实施例中，用等离子体蚀刻来形成大约75μm的宽度的隔离沟槽17。图4i中展示上述处理步骤的图解说明。然后，施加模制化合物14(例如环氧树脂)以填充隔离沟槽17并将经隔离裸片5囊封在其侧及底部上，如图4j中所展示。图4k中图解说明此实施例的半导体封装200的最终形式。
众所周知，前端蚀刻工艺在形成深沟槽方面具有其局限性。一般来说，如果预期具有超过40μm的深度的沟槽，那么就需要先进设备。通过用后端蚀刻工艺而不是前端蚀刻工艺来形成沟槽，此实施例在不需要先进设备的方面是有利的。
参考图5a，在一些应用中，在衬底的阴极区域130中引入填充有第四金属18的沟道15，其中通过从衬底3的底部挖掘直到衬底3与外延层2之间的结，使用背面蚀刻工艺(例如，等离子蚀刻)来形成沟道15。另一选择是，沟道15可延伸直到突出到外延层2中的高度，如图5b中所图解说明。在任一情形中，阴极凹槽9应与第四金属18结合。
沟道15可形成为单个沟道或沟道阵列，只要所述沟道驻留在衬底的阴极区域130之下即可。沟道15的形状可以是多边形柱状或圆柱形。在形成沟道之后，第四金属层18镀覆在沟道15中及衬底3的底部表面上。形成沟道15及填充第四金属18的过程可在后端蚀刻工艺期间形成隔离沟槽结构之前进行。通过在衬底的阴极区域130中引入填充有第四金属层18的沟道15，可进一步改进正向电压降。
参考如图6a到6k中所展示的第三实施例。在制作裸片的电路元件6之前，第一隔离沟槽16是通过使用光致抗蚀剂及光图案化工艺从非作用区域120中的外延层2的顶部表面挖掘。第一隔离沟槽16然后通过化学气相沉积(CVD)填充有介电材料4(例如二氧化硅)，如图6a中所图解说明。在此实施例中，可使用光刻工艺来形成不止一个隔离沟槽。
在此实施例中，可形成具有大约40μm的深度及大约1.2μm的宽度的第一隔离沟槽16。将第一介电材料4(例如二氧化硅或多晶硅)填充到第一隔离沟槽16中且因此形成第一隔离结构。
然后以嵌入作用区域110的外延层2中及上的方式制作电路元件6。在此实施例中，通过使用光刻技术制作肖特基沟槽式二极管，其中执行包含光致抗蚀剂施加、曝光、选择性蚀刻、光致抗蚀剂移除及沟槽蚀刻的一系列处理，从而在阳极区域140及阴极区域130中形成沟槽阵列。可通过热氧化沿着沟槽的壁形成栅极氧化物层。然后使用CVD来沉积多晶硅以便填充阳极区域140中所形成的沟槽，如图6b中所图解说明。此后执行多晶硅回蚀以移除多晶硅的多余部分，同时可在阴极区域130中的沟槽的壁周围保留多晶硅层。然后在半导体裸片1的表面的至少一部分上沉积层间电介质(ILD)7，如图6c中所图解说明。
如图6d中所图解说明，在ILD层7上施加光致抗蚀剂(PR)。后续接着通过曝光及选择性蚀刻，形成阳极区域8的凹槽。在形成阳极凹槽8之后即刻移除光致抗蚀剂。
如图6e中所图解说明，在ILD层7上施加另一光致抗蚀剂(PR)。后续接着通过曝光及选择性蚀刻，形成阴极区域9的凹槽。在形成阴极凹槽9之后即刻移除光致抗蚀剂。
在此实施例中，阳极凹槽8的底部到达外延层2的表面，同时阴极凹槽9的底部到达衬底3的表面。在本发明的一些实施例中，阴极凹槽9的底部可位于衬底3上方。
然后形成第一金属层10，所述第一金属层符合由先前工艺产生的裸片表面的拓扑。例如使用钛溅镀的第一金属层10可在阳极凹槽8处形成肖特基结并在阴极凹槽9处形成欧姆结。可进一步对第一金属层10进行进一步处理，例如快速热工艺(RTP)。然后，例如使用AlSiCu溅镀在第一金属层10上形成第二金属层11，用于不同隔离裸片之间的电互连(如后面阶段中将展示)。图6f中展示此阶段的横截面图。
如图6g中所展示，然后如所期望地使用包含光致抗蚀剂施加、选择性蚀刻及光致抗蚀剂移除的光刻技术将第二金属层11及第一金属层10图案化。可进一步进行烧结工艺来调整肖特基结的能量势垒高度。
如图6h中所展示，将钝化层12(例如聚酰亚胺)施加在第二金属层11的至少一部分上或周围以保护电路元件。可通过使用光刻技术来实现钝化层12的图案化。然后，将第三金属层13施加在裸片表面的指定用于连接焊接材料的部分上(图中未展示出)。第三金属层13可以是化学镀覆层，使得形成预期图案不需要光刻工艺。举例来说，可选择Ni/Au的复合层作为第三金属层13的材料。
在完成前端工艺之后，将裸片翻转并背面接地到大约70μm的厚度，后续接着后端蚀刻工艺，所述后端蚀刻工艺从裸片的背面形成第二隔离沟槽17到与第一隔离沟槽16结合的高度。在采用等离子体蚀刻工艺作为后端蚀刻工艺的情况下，将等离子体蚀刻工艺与光刻技术一起执行，以在非作用区域120的所指定部分处形成第二隔离沟槽17，如图6i中所展示。可通过等离子蚀刻来形成具有75μm的宽度的第二隔离沟槽17。然后，将第二介电材料14(例如模制化合物)填充到第二隔离沟槽17中并用其侧及底部囊封经隔离半导体裸片5，其中填充在模制化合物的第二隔离沟槽17中的部分形成第二隔离结构，如图6j中所展示。第一隔离结构及第二隔离结构共同形成横穿经隔离半导体裸片5的厚度的隔离结构。图6k中图解说明此实施例的半导体装置300的最终形式。
第一隔离沟槽16可包含不止一个沟槽结构。在一个具体实施例中，第一隔离沟槽16可包含多个子沟槽19结构，形成多个子沟槽19的制造过程可与形成单个沟槽结构的制造过程相同，除了光致抗蚀剂的图案化不同之外；进一步执行热氧化以氧化剩余的台面部分20，所述台面部分设置成将非作用区域120内的每一子沟槽19隔开。随后，可使用CVD将第一介电材料4(例如二氧化硅或多晶硅)填充到多个子沟槽19中。在此具体实施例中，多个子沟槽19、经氧化台面部分20及第一介电材料4协同构成第一隔离沟槽16。图7中展示此实施例的最终形式400。
可用第三实施例进一步改进高温下的可靠性。由于较少量的模制复合物被填充到第二隔离沟槽中，所以由模制复合物与硅裸片之间的热膨胀系数的差异引起的热应力被减轻。
尽管已在上述实施例中公开本公开，但这并不旨在限制本公开，并且所属领域的技术人员可在不脱离本公开的精神及范围的情况下进行一些修改及改善。因此，本公开的范围受所附权利要求书的范围的定义支配。

Claims (15)

1.一种半导体装置，其包括：
至少两个半导体裸片，所述裸片中的每一者包含半导体衬底及形成于所述半导体衬底上的外延层；
用于电隔离所述两个半导体裸片的隔离结构，所述隔离结构包括填充有第一介电材料的隔离沟槽；
所述沟槽横穿所述至少两个半导体裸片的厚度；且
所述半导体裸片的底部没有被除原生氧化物以外的氧化物覆盖。
2.根据权利要求1所述的半导体装置，其中所述至少两个半导体裸片在所述外延层上制作有电路元件，使得所述电路元件的端子节点在所述半导体裸片的顶部表面上是可接达的。
3.根据权利要求1所述的半导体装置，其进一步包括囊封所述两个半导体裸片的第二介电材料。
4.根据权利要求3所述的半导体装置，其中所述第一介电材料与所述第二介电材料不同。
5.根据权利要求3所述的半导体装置，其中所述第一介电材料与所述第二介电材料相同。
6.根据权利要求2所述的半导体装置，其中所述隔离结构包括第一隔离结构及第二隔离结构，其中所述第一隔离结构填充有所述第一介电材料且所述第二隔离结构填充有所述第二介电材料；并且，所述第一介电材料与所述第二介电材料不同。
7.根据权利要求6所述的半导体装置，其中所述第一隔离结构包括多个子沟槽。
8.根据权利要求1到7中任一权利要求所述的半导体装置，其进一步在所述半导体裸片内包括沟道，其中金属层镀覆在所述沟道中及所述半导体衬底的底部表面上。
9.一种用于制造半导体装置的方法，所述方法包括：
提供具有至少两个半导体裸片的单片式裸片，其中所述裸片中的每一者包含衬底及形成于所述衬底上的外延层；
形成分隔所述两个裸片的隔离结构，其中所述隔离结构横穿所述两个半导体裸片的厚度。
10.根据权利要求9所述的方法，其中通过采用前端蚀刻工艺而形成隔离结构。
11.根据权利要求9所述的方法，其中通过采用后端蚀刻工艺而形成隔离结构。
12.根据权利要求9所述的方法，其中通过协同采用前端蚀刻工艺及后端蚀刻工艺而形成隔离结构。
13.根据权利要求12所述的方法，其中所述隔离结构包括多个子沟槽。
14.根据权利要求9到13中任一权利要求所述的方法，其进一步包括在所述半导体裸片内形成沟道。
15.根据权利要求14所述的方法，其进一步包括在所述沟道内及所述半导体裸片的底部表面上形成金属层。
CN202210041790.2A 2021-11-04 2022-01-14 半导体装置及其制造方法 Pending CN116072598A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/518,657 2021-11-04
US17/518,657 US20240290783A1 (en) 2021-11-04 2021-11-04 Semiconductor device and processes for making same

Publications (1)

Publication Number Publication Date
CN116072598A true CN116072598A (zh) 2023-05-05

Family

ID=86180877

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210041790.2A Pending CN116072598A (zh) 2021-11-04 2022-01-14 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US20240290783A1 (zh)
KR (1) KR20230065144A (zh)
CN (1) CN116072598A (zh)

Also Published As

Publication number Publication date
TW202320180A (zh) 2023-05-16
KR20230065144A (ko) 2023-05-11
US20240290783A1 (en) 2024-08-29

Similar Documents

Publication Publication Date Title
KR100882703B1 (ko) 반도체 장치 및 그 제조 방법, 회로 기판 및 그 제조 방법
US10553675B2 (en) Isolation of semiconductor device with buried cavity
US8362515B2 (en) Chip package and method for forming the same
US6844241B2 (en) Fabrication of semiconductor structures having multiple conductive layers in an opening
TWI609489B (zh) 具有薄基體之垂直半導體元件
US10297583B2 (en) Semiconductor device package and methods of packaging thereof
US11276688B2 (en) Monolithic multi-channel diode array
JP2018182324A (ja) 静電放電保護構造を含む半導体デバイス
JP2006310726A (ja) 半導体装置およびその製造方法
US7528012B1 (en) Method for forming heat sinks on silicon on insulator wafers
EP2789010B1 (en) An interposer device
CN112740422A (zh) 垂直半导体肖特基二极管及其制造方法
CN113257809B (zh) 半导体器件及其形成方法
JP2012238741A (ja) 半導体装置及びその製造方法
WO2017091155A1 (en) Tsv embedded thyristor for short discharge path and reduced loading in stacked dies
JP4696152B2 (ja) 半導体装置の製造方法および半導体装置
CN108807197B (zh) 具有侧壁金属化部的芯片封装
TWI857265B (zh) 半導體裝置及其製程
US20150340435A1 (en) Multi-chip Package Module And A Doped Polysilicon Trench For Isolation And Connection
CN116072598A (zh) 半导体装置及其制造方法
CN107275310B (zh) 一种半导体器件电连接结构及其制造方法
JPH0199254A (ja) 溝掘型分離層を有する半導体装置およびその製造方法
CN118173557A (zh) 具有屏蔽层的半导体器件以及制造该半导体器件的方法
CN118738078A (zh) 一种光电异质集成结构及其制造方法
JP5562628B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination