CN112740422A - 垂直半导体肖特基二极管及其制造方法 - Google Patents

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Abstract

一种垂直半导体肖特基二极管器件(300；400；500；600；700)，具有：半导体材料的衬底(101)，该衬底具有前表面(101a)和背表面(101b’)；轻掺杂区域(102)，该轻掺杂区域形成在衬底(101)的面向前表面(101a)的表面部分中，该轻掺杂区域具有第一导电类型；第一电极(111)，该第一电极形成在衬底(101)的前表面(101a)上的轻掺杂区域(102)上，以建立肖特基接触；在衬底(101)的背表面(101b’)处的高掺杂区域(140)，该高掺杂区域与轻掺杂区域(102)接触并且具有第一导电类型；以及第二电极(160a)，该第二电极在衬底(101)的背表面(101b’)上与高掺杂区域(140)电接触，以建立欧姆接触。

Description

垂直半导体肖特基二极管及其制造方法
技术领域
本解决方案涉及一种垂直半导体肖特基二极管，以及一种相应的制造工艺；特别地，以下公开内容将涉及以互补金属氧化物半导体(CMOS)技术制造的垂直半导体肖特基二极管。
背景技术
众所周知，肖特基二极管主要用作开关元件或整流元件，并且使用与普通PN结二极管相比具有优良的高速开关特性的金属半导体结。这是因为与p-n结二极管不同，当向肖特基二极管施加正向电压时，不会发生少数载流子注入；在肖特基二极管中，电流仅通过多数载流子流动。
半导体肖特基二极管广泛应用于本领域。
例如，图1示出了具有侧向漂移区域的典型的集成高压肖特基二极管，总体上用100表示(例如在US 2012/068297A1中公开了这种类型的二极管)。肖特基二极管100形成于半导体材料的衬底101中，该半导体材料尤其是硅；衬底101具有正面表面101a和背面表面101b，正面表面和背面表面具有在水平平面xy中的主延伸方向并且沿着正交于同一水平平面xy的垂直方向z分离。第一导电类型、例如n型的轻掺杂阱102形成在衬底101的表面部分中，抵靠(或面向)正面表面101a；衬底101具有第二导电类型的掺杂，在该示例中为p型掺杂。形成在衬底101中的电介质材料的浅沟槽绝缘区域104在衬底的正面表面101a处提供肖特基二极管100的阳极电极、阴极电极和体电极之间的空间分隔。
特别地，肖特基二极管100的第一电极、例如阳极电极111a(在半导体n型导电性的情况下)由形成在轻掺杂阱102上的金属硅化物触点构成，第一电极建立与相同轻掺杂阱102接触的肖特基接触。通过形成在衬底101的正面表面101a上的硅化物阻挡层110侧向地阻止硅化物形成；在硅化物阻挡层110中限定开口112，通过该开口限定金属硅化物和相应的肖特基接触区域。
肖特基接触区域的边缘通常有增加漏电的倾向；因此，保护环108作为第二导电类型(在该示例中，p型)的掺杂区域，在肖特基接触区域的周边区域处形成在轻掺杂阱102中。通过在轻掺杂阱102(在这种情况下，轻掺杂阱具有n型导电性)上形成欧姆金属触点来建立肖特基二极管100的第二电极，例如阴极电极111c。这是通过在形成于轻掺杂阱102中的高掺杂区域109上、在衬底101的正面表面101a处形成金属硅化物触点来实现的。高掺杂区域109具有第一导电类型(n型)并且例如通过离子注入形成。在图1中，示出由相应的浅沟槽绝缘区域104侧向界定的两个阴极电极111c。
应当注意，在任何情况下，在肖特基二极管中，作为金属/半导体结型二极管，当半导体是n型时，金属侧被称为阳极，并且半导体侧被称为阴极。相反，如果半导体是p型(即轻掺杂阱102具有p型导电性)，则金属侧形成肖特基二极管的阴极，半导体侧形成肖特基二极管的阳极。
此外，在轻掺杂阱102外部，在正面表面101a处通过在另一高掺杂区域107上形成另一金属硅化物触点来提供衬底(或体)电极111b，该另一高掺杂区域具有第二导电类型(p型)并且形成在衬底101中。高掺杂区域107、109由浅沟槽绝缘区域104隔开。
在许多应用中，例如在具有大约30V的击穿电压的情况下，肖特基二极管100需要能够在反向偏压下维持高电压。为了实现这种高击穿电压，在轻掺杂阱102中阳极电极和阴极电极111a、111c需要在空间上分隔开；分隔长度在图1中由Ld表示，在图1中La表示阳极电极111a的长度，并且Lc表示阴极电极111c的长度，L表示肖特基二极管100在侧向方向上(沿图1中的水平平面xy的x轴)的总长度，该总长度还包括衬底电极111b。
集成肖特基二极管的一个重要特性是提供特定的正向电流所需的面积占用。对于给定的肖特基二极管设计，正向电流取决于肖特基接触的尺寸。肖特基二极管的面积效率可以限定为肖特基接触面积与肖特基二极管的总面积的比率。从图1中可以明显看出，肖特基二极管100的面积效率不是最优的；这是由于二极管的侧向构造以及由于对于由设计给出的长度La和Lc存在最佳设定的事实。增加长度La超过其最佳值将导致肖特基二极管不必要的高串联电阻。为了提供较大的正向电流，相应地肖特基二极管因此需要具有较大的宽度(沿着水平平面xy的y轴)，或者必须使用多条带式结构，在任何情况下都需要较高的面积占用。
肖特基二极管100还有其它缺点。保护环108、轻掺杂阱102和衬底101形成寄生双极晶体管。根据该寄生双极晶体管的电流增益，肖特基二极管100的肖特基特性可能显著地偏离期望的特性。保护环108还引入寄生电容，并且引起少数载流子注入，从而使开关性能恶化。由于肖特基接触的长度La存在最佳值，因此不能容易地减小肖特基二极管100的寄生电容。此外，图1所示的肖特基二极管100没有被绝缘，使得电流可以流向衬底101。
图2示出用200表示的另一个典型的肖特基二极管构造，在这种情况下该肖特基二极管构造具有垂直漂移区域(在例如US 2008/296722A1中公开了这种类型的二极管)。
肖特基二极管200大致类似于图1的肖特基二极管100(因此相应的元件用相同的附图标记表示，并且不再时论)，但是包括具有第一导电类型(n型)的高掺杂埋层202，高掺杂埋层直接形成在轻掺杂阱102下面并与轻掺杂阱接触。
在这种情况下，肖特基二极管200的阴极电极111c的高掺杂区域109通过高掺杂连接区域203连接到埋层202，该高掺杂连接区域具有第一导电类型(n型)、沿垂直方向z延伸。高掺杂连接区域203可以通过变化注入能量的高剂量注入的序列来形成。高掺杂连接区域203通常被称为“下沉区域”。在这种情况下，轻掺杂阱102由对应于两个阴极电极111c的两个高掺杂连接区域203侧向界定。
在肖特基二极管200中，由于垂直结构，肖特基接触区域的长度La可以做得很大。
在正向偏压下，电流垂直地流过轻掺杂阱102到达高掺杂掩埋区区202。高掺杂掩埋区域202收集电流，该电流然后侧向流过相同的高掺杂掩埋区域202以到达高掺杂连接区域203，从该高掺杂连接区域到达阴极触点111c。在反向偏压下，所施加的电压垂直地下降穿过轻掺杂阱102的耗尽区域。
肖特基二极管200的垂直漂移结构与图1的肖特基二极管100的结构相比，具有更高的面积效率，然而，埋层202和高掺杂连接区域203增加了肖特基二极管200的串联电阻。肖特基接触长度La越大，与高掺杂埋层202相关的串联电阻就越大。结果，长度La再次存在最佳值，限制了肖特基二极管200的面积效率。
例如在US 7,002,187B1中公开了用于半导体肖特基二极管的另一已知的解决方案，该文献公开了在外延(epi)层上形成的肖特基二极管。在生长外延层的衬底中形成N+掩埋沟道。N+掩埋沟道通过氧化的垂直的金属狭槽进入，该氧化的垂直的金属狭槽连接到布置在外延层上的金属电极，该金属电极形成肖特基二极管的阴极。也设置在外延层上的另一金属电极形成肖特基二极管的阳极。P+保护环侧向形成在外延层中，以解决由于较高的结曲率而导致的较高的边缘漏电的问题。
同样在这种已知的解决方案中，N+埋层引入了寄生串联电阻，寄生串联电阻的值随着肖特基接触区域的侧向尺寸的增加而增加。
发明内容
本发明的目的是提供一种用于半导体肖特基二极管的改进的解决方案，该解决方案允许克服已知的解决方案的限制，例如克服在面积效率、制造成本和电性能方面的限制。
根据本解决方案，因此提供如所附权利要求中所限定的基于半导体CMOS的垂直肖特基二极管器件和相应的制造工艺。
附图说明
为了更好地理解本发明，下面通过非限制性示例并参考附图来仅描述本发明的优选实施例，其中：
图1是已知半导体肖特基二极管的横截面；
图2是另一已知的半导体肖特基二极管的横截面；
图3是根据本解决方案的第一实施例的垂直半导体肖特基二极管的截面；
图4至图7是根据本解决方案的垂直半导体肖特基二极管的其它实施例的横截面；以及
图8A至图8K是图3的垂直半导体肖特基二极管在相应制造过程的后续步骤中的横截面。
具体实施方式
如下面将详细讨论的，本解决方案的一个方面设想在衬底的减薄的背面上形成肖特基二极管的欧姆金属(阴极)接触，该欧姆金属接触与在同一衬底的正面上建立的肖特基(阳极)接触相反。肖特基接触和欧姆接触在水平平面上具有大致相同的尺寸，并且在垂直方向上由其间的轻掺杂衬底分开。通过标准CMOS工艺在正面上形成肖特基接触。通过侧向包围肖特基二极管的穿硅过孔(TSV)结构，使减薄的背面上的电触点能够用于正面上的布线(导电互连)，从而也提供肖特基二极管的完全介电绝缘。
图3示出根据本解决方案的第一实施例的以标准CMOS技术制造的垂直的集成式高压肖特基二极管300。
肖特基二极管300形成于半导体衬底上，该半导体衬底再次以101表示(在图3及以下附图中，对应的元件再次以相同的附图标记表示)，该半导体衬底具有正面表面101a。衬底101优选地是硅晶片或外延硅层。轻掺杂区域(所谓的阱)102形成在衬底101的表面部分中，面向正面表面101a并具有第一导电类型(例如n型)；衬底101具有第二导电类型，在示例中为p型(然而，也可以是n型掺杂，并且也可以使用其它半导体材料)。
金属区域111形成在轻掺杂阱102上，在衬底101的正面表面101a上，以限定与轻掺杂阱102的肖特基接触。
在优选实施例中，金属区域111是金属硅化物层，优选地是硅化钴层；众所周知，在许多CMOS工艺中，硅化钴被用来降低源极接触电阻和漏极接触电阻，使得该材料能够容易地用于肖特基二极管300的形成(在任何情况下，也可以使用其它金属或金属硅化物)。
在许多CMOS工艺中，在不需要的场合可以阻止硅或多晶硅的硅化。这通过在正面表面101a上沉积硅化物阻挡层110来实现，通过光掩模蚀刻步骤穿过该硅化物阻挡层110形成开口112，以限定轻掺杂阱102的发生硅化的表面区域。硅化物阻挡层110通常是氧化硅层或由氧化硅和氮化硅层组成的堆叠层。
在金属区域111的边缘处，在衬底101的表面部分中形成保护环108。保护环108是具有与轻掺杂阱102相反的导电类型的掺杂区域，在该示例中为第二导电类型(p型)。保护环108可以通过注入和随后的退火步骤形成。在图3的实施例中，保护环108具有相对于金属区域111的重叠。
已知在硅化钴区域的边缘处，经常存在很多表面状态和阱，这会导致增加的漏电水平；此外，由于周边区域中的硅化钴的曲率，当施加反向偏压时，在该位置处可能出现高电场。保护环108有效地减少肖特基二极管300的源自硅化钴区域的边缘的漏电。由于保护环108具有第二导电类型的掺杂，因此与轻掺杂阱102形成p-n结。
如在标准CMOS工艺中那样，CMOS层堆叠被布置在衬底101的正面表面101a上，包括多个电介质层和互连的导电层。为了简单起见，图3示出了金属间电介质层120和布置在金属间电介质层120中的单个互连金属层121(第一互连金属层)(然而，如本领域技术人员将清楚的，通常设想由电介质层分离的其它金属层)。第一互连金属层121由诸如钨、铝、铜等的导电材料制成；金属间电介质层120由氧化硅或其它电介质材料制成，优选具有较低的介电常数。
形成在金属间电介质层120中并沿垂直方向z延伸的电触点115在金属区域111和形成在第一互连金属层121中的第一互连焊盘121a之间建立连接。如图3所示，触点115也可以形成在保护环8与硅化钴区域重叠的位置。
特别地，金属区域111构成肖特基二极管300的第一电极，在该示例中为阳极电极，且触点115和第一互连焊盘121a允许从肖特基二极管300的正面例如通过形成在同一衬底101中的集成电路(这里未示出)，经由适当的电连接路径接近该阳极电极。
如前所述，在图3中仅示出一个互连层(第一互连金属层121)，然而，有几个互连金属层和相应的过孔是可以的并且是常见的。
根据本解决方案的一个方面，与标准CMOS方案相反，在最后的互连金属层处不形成接合焊盘或凸块焊盘；相反，金属间电介质层120的顶部表面120a被接合到载体晶片130。载体晶片130可以是另一个硅晶片或由与标准CMOS加工兼容的不同类型的材料制成的晶片。特别地，在金属间电介质层120和载体晶片130之间形成永久接合(以任何已知的方式，这里不详细讨论)。
在载体晶片130的辅助下，如也将在下面更详细地讨论的，从背面(即，从与正面表面101a相对的背面开始)减薄衬底101，使得阱102在用101b’表示的减薄的背面表面处露出(换言之，阱102的厚度对应于被减薄的衬底101的厚度)。
在该背面表面101b’处，在轻掺杂阱102的区域内形成较浅的且高掺杂的区域140。高掺杂区域140具有第一导电类型，在示例中为n型。
例如氧化硅的电介质层150布置在背面表面101b’上，其在高掺杂区域140的面积内具有背面接触开口。该背面接触开口填充有例如钨、铝或铜的导电区域，该导电区域形成肖特基二极管300的第二电极，在该示例中为阴极电极160a，该第二电极限定与高掺杂区域140的欧姆接触。
为了使肖特基二极管300的阴极电极160a可用于衬底101的正面101a以及形成于其上的电互连(例如，朝向形成于同一衬底101中的集成电路)，形成穿硅过孔(TSV)结构162。
穿硅过孔结构162从电介质层150的底部表面延伸穿过衬底101的整个厚度，到达第二互连焊盘121b，第二互连焊盘与第一互连焊盘121a形成在相同的第一互连金属层121中。
穿硅过孔结构162包括导电材料(如钨、铝或铜，该导电材料可以是与阴极电极160a相同的材料或不同的材料)的导电填充物161a，并且通过例如氧化硅的电介质衬垫161b，围绕导电填充物161a并将导电过孔与衬底101电绝缘。由此建立穿硅过孔结构162的导电填充物161a与第二互连焊盘121b之间的电接触。
此外，形成在第一互连层170中、布置在背面表面101b’上方(具体地，在电介质层150上)的第一互连区域170a建立阴极电极160a与穿硅过孔结构162的导电填充物161a之间的电连接。以这种方式，肖特基二极管300的形成在背面101b’上的阴极电极160a能够用于形成在衬底101的正面表面101a上的布线。
在图3中，在形成第一互连区域170a的背面上仅示出一个互连层。然而，一般而言，具有对应过孔的更多互连层可以或者甚至必需形成在各自的金属间电介质层180中，该电介质层可以由氧化硅或不同的电介质材料制成。
在图3所示的实施例中，肖特基二极管300被穿硅过孔结构162侧向包围(轻掺杂阱102侧向延伸到相同的穿硅过孔结构162并被其包围)，使得由穿硅过孔结构162包围的整个衬底区域与同一衬底101的外部区域电绝缘。保护环108从金属区域111侧向地延伸，直到穿硅过孔结构162。此外，高掺杂区域140侧向地延伸直到穿硅过孔结构142，使得高掺杂区域140在由穿硅过孔162限定的包围体内部被布置在整个背面表面101b’上。
因此，在图3所示的实施例中，穿硅过孔结构162不仅用于使肖特基二极管300的阴极触点到达衬底101的正面表面101a，而且还为肖特基二极管提供介电绝缘(例如，与形成在同一衬底101中的另一集成电路介电绝缘)。
由于穿硅过孔结构162包围肖特基二极管300，所以第二互连焊盘121b也包围第一互连焊盘121a；因此，可以存在至少第二互连级(图3中未示出)，以使肖特基二极管300的阳极和阴极能够用于集成电路。
在运行期间，如果相对于阴极电极160a将正电压施加到阳极电极111，则电流穿过轻掺杂阱102在相同的阳极电极111和阴极电极160a之间流动。电流基本上是垂直流动的。正向电流的量还取决于肖特基二极管300的串联电阻。肖特基二极管300的串联电阻由轻掺杂阱102的串联电阻、背面上的欧姆接触的串联电阻和所涉及的所有金属互连的串联电阻得出。若相对于阴极电极160a，将负电压施加至阳极电极111，则只有漏电流流动，只要所施加的电压低于肖特基二极管300的击穿电压。在这种反向偏压条件下，轻掺杂阱102部分或完全耗尽，并且所施加的静电电势在耗尽区域上下降。由于阳极电极111和阴极电极160a设置在减薄的衬底101的相对侧上，因此静电等电位分布几乎是平面的并且平行于硅表面。肖特基二极管300的击穿电压取决于轻掺杂阱102的掺杂浓度和厚度，该厚度等于衬底101在减薄之后的厚度。
注意，在图3中，La表示阳极电极111的长度，Lc表示阴极电极160a的长度，Ld表示垂直漂移区域的长度。
图4示出本解决方案的一个替代性的实施例。
此处以400表示的肖特基二极管与图3的肖特基二极管300的不同之处仅在于，保护环108与金属区域111(即，与阳极电极)没有重叠。保护环108被布置在硅化物阻挡层110下方，保护环是浮动的，没有电连接到肖特基二极管300的阳极。在本实施例中，假如保护环108和金属区域111之间的间隔不是太大，则保护环108在反向偏压条件下仍然有助于减小在硅化钴区域的边缘处的电场。然而，肖特基二极管400的浮动保护环108不提供减少由硅化钴层的边缘处的很多的表面状态或阱所引起的漏电流的手段。浮动保护环108的优点在于，在肖特基二极管400的周边区域中并不如图3的实施例的情况那样形成并联的p-n结二极管。因此，肖特基二极管的特性不会被寄生的p-n结二极管的存在削弱。与肖特基二极管300相比，肖特基二极管400具有较低的少数载流子注入和较低的寄生电容。
图5示出本解决方案的又一实施例。此处以500表示的肖特基二极管与图3所示的实施例的不同之处仅在于，第二导电类型(p型)的掺杂区域109的栅格188形成于衬底101的正面表面101a处的轻掺杂阱102中。掺杂区域109的栅格188可以与保护环108一起形成(例如，利用相同的注入步骤)。掺杂区域109具有相同的宽度，并且在水平平面xy中是等距离的。可以考虑不同的栅格布局：例如，在相同的硅化钴区域具有圆形形状的情况下，掺杂区域109可以形成围绕硅化钴区域的中心的同心环。
如果相对于阴极电极160a将负电压施加到阳极电极111，则栅格188的掺杂区域109有助于轻掺杂阱102的耗尽。结果，反向漏电流被减小。
掺杂区域109的栅格188构成与肖特基二极管500并联的p-n结二极管。如果相对于阴极向阳极施加正电压，该正电压大于肖特基二极管500的导通电压，但低于该p-n结二极管的内建电压，则正向电流在很大程度上由肖特基二极管500的特性决定。然而，如果肖特基二极管500与肖特基二极管300具有相同的尺寸，则与图3的肖特基二极管300的正向电流相比，该正向电流较低。如果所施加的正电压大于上述p-n结二极管的内建电压，则并联的p-n结二极管有助于正向电流。正向特性于是偏离纯肖特基二极管的正向特性。对于较低的偏压条件，肖特基二极管500具有改进的Ion/Ioff比，但是面积占用增加并且开关性能可以降低。
图6示出本解决方案的又一替代性实施例。
此处用600表示的肖特基二极管与图3所示的肖特基二极管300的不同之处在于，肖特基二极管600的阳极电极111和阴极电极160a可用于形成在衬底101的减薄的背面表面101b’上的布线(电连接)。
因此，在该实施例中使用穿硅过孔结构162将阳极电极111连接到衬底101的背面。第一互连焊盘121a在此实现在阳极电极111的硅化钴层上形成的触点115与穿硅过孔结构162的导电填充物161a之间的电连接。再次地，第一互连区域170a布置在背面表面101b’上方，与阴极电极160a接触；此外，第二互连区域170b形成在同一背面互连层170中，与穿硅过孔结构162的导电填充物161a接触。
注意，为了使肖特基二极管600的阳极和阴极可用于衬底101背面上的布线，至少第二互连金属层可以存在于背面上(以未示出的但是这对于本领域技术人员来说是显而易见的方式)。
由于CMOS制造过程允许在衬底101的正面表面101a上以及在同一衬底101的背面表面101b’上形成布线，所以在某些情况下，使阳极111和阴极电极160a都可用于在同一背面表面101b’上形成的布线可能确实是有用的。还可以考虑使肖特基二极管的阳极电极111可用于衬底101的正面上的布线，并且阴极电极160a可用于形成在同一衬底101的背面上的布线。在这种结构中(这里未示出)，穿硅过孔结构162可以具有为肖特基二极管提供侧向介电绝缘的唯一功能；在这种情况下，相同的穿硅过孔结构162可以电设置在参考电压(地)处或保持浮动。
图7示出本解决方案的另一替代性实施例。
此处用700表示的肖特基二极管，与图3所示的肖特基二极管300的不同之处在于被深沟槽绝缘部106所包围。
通过蚀刻从衬底101的背面表面101b’朝向正面表面101a延伸的沟槽并通过用电介质材料(例如，氧化硅)填充沟槽来形成深沟槽绝缘部106。深沟槽绝缘部106可以从衬底101的背面表面101b’延伸(如相同图7中所示)至形成在衬底101的正面表面101a处的浅沟槽绝缘部104。浅沟槽绝缘部在标准CMOS工艺中是常见的。
轻掺杂阱102延伸到深沟槽绝缘部106，使得由深沟槽绝缘部106包围的整个衬底区域具有轻掺杂阱的掺杂。保护环108从阳极电极111侧向延伸到浅沟槽绝缘部104。此外，高掺杂区域140侧向延伸到深沟槽绝缘部106，使得高掺杂区域140布置在深沟槽绝缘包围体内部的整个背面表面101b’上。
在这种情况下，肖特基二极管700通过深沟槽绝缘包围体经由介电绝缘部与形成在衬底101上的其它器件侧向地绝缘。在该替代性实施例中，穿硅过孔结构162具有使肖特基二极管700的阴极电极160a可用于设置在衬底101的正面表面101a上的布线的唯一功能；在该替代性实施例中，穿硅过孔结构162不为肖特基二极管700提供侧向绝缘。
现在更详细地讨论图3的肖特基二极管300的制造过程(注意，对于本领域技术人员来说显而易见的是，先前讨论的替代实施例的各个制造工艺与现在将讨论的制造工艺基本上没有不同)。
还应注意，制造工艺部分地基于本申请人的(本文所参考的)专利申请EP2913847B1中所公开的工艺步骤。
如图8A所示，制造工艺的第一步骤设想提供具有衬底101的半导体材料的晶片，衬底具有正面表面101a和背面表面101b。衬底101的厚度T1可以是例如几百微米。衬底101由具有第二导电类型、例如p型的半导体材料制成、例如由硅制成；衬底101还可以是生长在硅晶片上的外延层；例如，衬底101可以是具有p型导电性的轻掺杂硅外延层，该轻掺杂硅外延层生长在高掺杂硅晶片上。
然后，在衬底101的表面部分中形成轻掺杂阱102，轻掺杂阱面向衬底的正面表面101a。轻掺杂阱102通过掩模注入和随后的退火形成，并且具有第一导电类型(n型)。然而，也可以设想阱102的p型掺杂(第二导电类型的掺杂)；轻掺杂阱102和衬底101的掺杂可以是相反的导电类型或相同的导电类型。正面表面101a处的轻掺杂阱102的掺杂浓度例如在1e15/cm3至1e17/cm3之间；更优选地，在正面表面101a处的掺杂浓度在5e15/cm3至5e16/cm3之间。轻掺杂阱102的深度由T2表示，并且在相同的垂直方向z上低于衬底101的深度。
通常，肖特基接触也可以建立在相同的衬底101上，只要掺杂类型和掺杂水平是合适的。优选n型掺杂，因为可以获得更高的Richardson系数。通常需要轻掺杂以获得所需的肖特基特性。
随后，如图8B所示，在正面表面101a处，保护环108形成在轻掺杂阱102中。保护环108可与轻掺杂阱102的周向边缘对齐，如图8B所示。保护环108具有与轻掺杂阱102相反的导电类型。在优选的实施例中，轻掺杂阱102具有第一导电类型，保护环108具有第二导电类型。保护环108的深度远小于轻掺杂阱102的深度。保护环108可以与在标准CMOS工艺中可用的源/漏极注入一起形成。之后，如图8C所示，在衬底101的正面表面101a上沉积硅化物阻挡层110。硅化物阻挡层110可以由氧化硅或由氧化硅层和设置在氧化硅层上的氮化硅层组成的堆叠层制成。然后，在将形成肖特基接触的区域中形成穿过硅化物阻挡层110的开口112。在穿过硅化物阻挡层110的开口112中形成硅化钴层，以形成肖特基二极管300的阳极电极111。硅化物形成的工艺在本领域中是公知的，因此在此不进行描述；特别地，钴硅化工艺顺序在许多CMOS工艺中是可用的。
还可以通过设置在轻掺杂阱102上的其它金属或金属硅化物来形成肖特基二极管，只要n型或p型阱上的金属或金属硅化物的肖特基势垒高度是合适的。
在所示的实施例中，阳极电极111在保护环108上具有重叠，如相同的图8C所示。
现在转到图8D，在衬底101的正面表面101a上进行进一步的加工步骤，以形成CMOS层堆叠(包括适当数量的电介质和互连的导电层)。
具体地，在金属间电介质层120中形成触点115，触点从阳极电极111的硅化钴层和形成在第一互连金属层121中的第一互连焊盘121a延伸。
第二互连焊盘121b也形成在相同的第一互连金属层121中，作为用于随后形成的穿硅过孔结构162(如将在下面讨论的)的接合焊盘。在所讨论的实施例中，由于穿硅过孔结构162包围肖特基二极管300，第二互连焊盘121b也侧向围绕地包围第一互连焊盘121a，例如在相同的第一互连焊盘121a周围形成环。第二互连焊盘121b的宽度大于随后形成的穿硅过孔结构162的宽度。如在标准CMOS工艺中，可以在金属间电介质120中形成几个互连金属层和过孔。
与标准CMOS工艺相反，在完成正面工艺步骤之后，不在金属间电介质层120的顶部表面120a上与最后的互连金属层一起形成接合焊盘。顶部表面120a由氧化硅制成，并且基本上是平面的，这通过化学机械式抛光来实现。
如图8E所示，然后翻转衬底101(即，背面表面101b面朝上且正面表面101a面朝下)，且金属间电介质层120的顶部表面120a被接合到载体晶片130上。
载体晶片130可以是半导体晶片或与CMOS制造要求兼容的不同材料的晶片。在顶部表面120A和载体晶片130之间实现永久接合(例如在EP2913847B1中描述了实现永久接合的可能方法；然而，也可以使用任何已知方法来实现这种接合)。
接着，如图8F所示，通过从背面移除材料而从背面表面101b减薄衬底101。通过减薄步骤，衬底101的厚度从厚度T1减小到厚度T3。可以通过背面研磨、蚀刻和化学机械式抛光的组合来执行减薄工艺(再次地，在EP2913847B1中描述了用于减薄操作的可能方法)。可以获得较小且均匀的厚度T3。所得到的减薄的背面表面101b’(其限定了所得到的被减薄的衬底101的实际背面表面)基本上是平面的。厚度T3例如在1.5μm和15μm之间。厚度T3需要低于轻掺杂阱102的厚度T2。这样，轻掺杂阱102在被减薄的背面表面101b’处露出(如果肖特基二极管300形成在具有适当掺杂的外延层中，则该要求不适用)。
现在转到图8G，在轻掺杂阱102中的减薄的背面表面101b’处形成较浅且高掺杂的区域140。较浅且高掺杂的区域140例如通过抗蚀剂掩膜注入，随后通过激光热退火形成(加工细节还可以在EP2913847B1中找到)。
高掺杂区域140可以与轻掺杂阱102对齐，如相同的图8G所示。在被减薄的背面表面101b’处的高掺杂区域140的掺杂水平使得可以通过金属沉积实现与轻掺杂阱102的欧姆接触。
之后，如图8H所示，在衬底101的被减薄的背面表面101b’上沉积由氧化硅或其它电介质材料制成的电介质层150。然后，从被减薄的背面表面101b’上的电介质层150的顶部蚀刻穿硅过孔(TSV)开口151，穿硅过孔开口延伸到硅化物阻挡层110。然后，将电介质衬垫161b沉积到所蚀刻的TSV开口151中，并且之后继续蚀刻，使得第二互连焊盘121b在同一TSV开口151的底部处露出。
如图8I所示，将背面接触开口152蚀刻到电介质层150中，使得高掺杂区域140露出。背面接触开口152完全位于高掺杂区域140内。仅需要非常小的过蚀刻，以便在所得到的表面140a处掺杂浓度足够高，以允许在相同表面140a处形成欧姆金属接触。
现在转到图8J，穿硅过孔开口151以及背面接触开口152被填充以导电材料，例如铝、钨或铜(以本身已知的方式导电材料可以包括粘附层和阻挡层)，以同时形成穿硅过孔结构162的导电填充部161a(由此形成)以及肖特基二极管300的阴极电极160a二者。优选地，金属形成之后是化学机械式抛光。如已经讨论的，通过从背面将金属沉积到背面接触开口152中，在轻掺杂阱102上形成欧姆金属接触。
如图8K所示，在背面表面101b’上，特别是在电介质层150上形成例如由铝或铜制成的第一互连层170。然后，第一互连层170被图案化以形成第一互连区域170a，第一互连区域在穿硅过孔结构162和阴极电极160a之间建立电连接。更多的互连金属层和过孔可以被添加到相同的背面表面101b’上，以在相同的背面表面101b’上形成合适的连接图案。第一互连层170设置在金属间电介质180中。金属间电介质180可以是氧化硅或如聚酰亚胺、苯并环丁烯等的旋涂电介质。
随后，利用最后的背面金属互连层形成接合或凸起焊盘(这里未示出)，其适当地连接到肖特基二极管300的阳极电极111和/或阴极电极160a(和/或连接到形成在衬底101中的另一集成电路)，以使电信号可用于外部(这些焊盘190的形成本身是已知的，并且在此不进行详细讨论)。
从上述公开内容中可以清楚地看出所提出的解决方案允许实现的优点。
特别是，通过在同一减薄的衬底101的相对侧上形成肖特基二极管的阳极电极111和阴极电极160a，可以实现较高的面积效率。与例如由掩埋层和下沉区域引入的寄生串联电阻相比，由于背面金属布线和所需的穿硅过孔而增加的串联电阻较低。在所提出的肖特基二极管中，对于相同的阳极电极111和阴极电极160a的尺寸没有基本的限制。穿硅过孔结构162的面积占用通常低于下沉结构的面积占用。
除了具有较低的面积占用和降低的串联电阻的优点之外，所提出的高压肖特基二极管还具有以下附加优点：
没有寄生双极晶体管(肖特基二极管的电特性不会被寄生双极晶体管的作用削弱)；
非常低的衬底电流(由于完全的介电绝缘)；
在反向偏压中减少的边缘漏电(由于在反向偏压中的等电位分布几乎是平面的；这有助于减小在肖特基区域的边缘处的电场)。
此外，通过适当地布局所提出的肖特基二极管，可以使少数载流子注入和寄生电容最小化。保护环108将寄生电容引入到器件中，并且可以引起少数载流子注入。少数载流子注入增加在开关应用中二极管的反向恢复时间。所提出的肖特基二极管的布局可以被选择成具有较高的面积周长比。例如，可以将布局选择为圆形或方形或近似方形。这样，对于给定肖特基区域的总的保护环面积可以被最小化。因此，所提出的肖特基二极管具有降低的开关损耗。
该制造过程设想CMOS加工的标准步骤，因此具有降低的复杂性和成本。所提出的集成肖特基二极管的更高的面积效率和降低的串联电阻转化为进一步的成本优势。
最后，显而易见的是，在不背离如所附权利要求所限定的本发明的范围的情况下，可以对这里所描述和图示的内容进行修改和变型。

Claims (13)

1.一种包括垂直肖特基二极管的半导体器件(300；400；500；600；700)，所述器件包括：
半导体材料的衬底(101)，所述衬底(101)具有前表面(101a)和背表面(101b’)；
轻掺杂区域(102)，所述轻掺杂区域形成在所述衬底(101)的面向所述前表面(101a)的表面部分中，所述轻掺杂区域具有第一导电类型；
第一电极(111)，所述第一电极(111)形成在所述衬底(101)的所述前表面(101a)上的所述轻掺杂区域(102)上，以建立肖特基接触；
在所述衬底(101)的所述背表面(101b’)处的高掺杂区域(140)，所述高掺杂区域与所述轻掺杂区域(102)接触并且具有所述第一导电类型；
第二电极(160a)，所述第二电极(160a)在所述衬底(101)的所述背表面(101b’)上与所述高掺杂区域(140)电接触，以建立欧姆接触；
所述器件还包括在所述衬底(101)的所述前表面(101a)上的金属间电介质层(120)和布置在所述前表面(101a)上方的所述金属间电介质层(120)中的至少第一正面互连金属层(121)；
第一互连焊盘(121a)，所述第一互连焊盘(121a)被限定在所述第一正面互连金属层(121)中，经由延伸穿过所述金属间电介质层(120)的触点(115)电接触所述第一电极(111)；
穿硅过孔结构(162)，所述穿硅过孔结构(162)从所述第一正面互连金属层(121)延伸穿过所述衬底(101)至所述衬底(101)的所述背表面(101b’)。
2.根据权利要求1所述的器件，其中，所述穿硅过孔结构(162)包括电介质衬垫(161b)和导电填充物(161a)，并且侧向地包围所述轻掺杂区域(102)和所述高掺杂区域(140)，从而提供电绝缘。
3.根据权利要求2所述的器件，其中，所述第一互连焊盘(121a)提供在所述前表面(101a)处可用的第一电触点，并且第二互连焊盘(121b)被限定在所述第一正面互连金属层(121)中以提供在所述前表面(101a)处可用的第二电触点；所述器件还包括在所述衬底(101)的所述背表面(101b’)上方的另一金属间电介质层(180)和布置在所述另一金属间电介质层(180)中的至少第一背面互连金属层；
其中，所述穿硅过孔结构(162)从所述第二互连焊盘(121b)延伸到被限定在所述第一背面互连金属层中并与所述第二电极(160a)电接触的第一互连区域(170a)，所述穿硅过孔结构(162)的所述导电填充物(161a)在所述第二电极(160a)与所述第二互连焊盘(121b)之间建立电接触。
4.根据权利要求2所述的器件，还包括在所述衬底(101)的所述背表面(101b’)上方的另一金属间电介质层(180)和布置在所述另一金属间电介质层(180)中的至少第一背面互连金属层；其中，第一互连区域(170a)被限定在所述第一背面互连金属层中，所述第一互连区域与所述第二电极(160a)电接触并且提供在所述背表面(101b’)处可用的第二电触点，并且第二互连区域(170b)被限定在所述第一背面互连金属层中；其中，所述穿硅过孔结构(162)从所述第一互连焊盘(121a)延伸到所述第二互连区域(170b)，所述穿硅过孔结构(162)的所述导电填充物(161a)在所述第一电极(111)和所述第二互连区域(170b)之间建立电接触，从而提供在所述背表面(101b’)处可用的第一电触点。
5.根据权利要求1至4中任一项所述的器件，还包括接合到所述金属间电介质层(120)的顶部表面(120a)的载体晶片(130)。
6.根据前述权利要求中任一项所述的器件，其中，所述第一电极(111)由金属硅化物层形成。
7.根据前述权利要求中任一项所述的器件，还包括保护环(108)，所述保护环由与所述第一导电类型相反的第二导电类型的掺杂区域构成，所述保护环布置在所述衬底(101)的所述前表面(101a)处的所述轻掺杂区域(102)的周边区域中。
8.根据权利要求7所述的器件，其中所述保护环(108)与所述第一电极(111)重叠并接触，或不接触所述第一电极(111)并且浮动。
9.根据前述权利要求中任一项所述的器件，还包括与所述第一导电类型相反的第二导电类型的掺杂区域(109)的栅格(188)，所述栅格布置在所述衬底(101)的所述前表面(101a)处的所述轻掺杂区域(102)中，所述栅格具有相同的宽度并且是等距的。
10.根据前述权利要求中任一项所述的器件，还包括电介质材料的深沟槽绝缘区域(106)，所述深沟槽绝缘区域从所述衬底(101)的所述背表面(101b’)延伸到在所述衬底(101)的所述正面表面(101a)处形成在所述轻掺杂区域(102)中的浅沟槽绝缘部(104)；所述浅沟槽绝缘部(104)和所述深沟槽绝缘区域(106)共同侧向地包围所述轻掺杂区域(102)和所述高掺杂区域(140)，以提供介电绝缘。
11.一种用于制造包括垂直肖特基二极管的半导体器件(300；400；500；600；700)的方法，所述方法包括：
提供半导体材料的衬底(101)，所述衬底具有面朝上的前表面(101a)和与所述前表面(101a)相反的背表面(101b)；并且在所述衬底(101)的面向所述前表面(101a)的表面部分中形成具有第一导电类型的轻掺杂区域(102)；
在所述衬底(101)的所述前表面(101a)上的所述轻掺杂区域(102)上形成第一电极(111)，以建立肖特基接触；
在所述衬底(101)的所述前表面(101a)上形成金属间电介质层(120)和布置在所述前表面(101a)上方的所述金属间电介质层(120)中的至少第一正面互连金属层(121)；
在所述第一正面互连金属层(121)中限定第一互连焊盘(121a)，所述第一互连焊盘经由延伸穿过所述金属间电介质层(120)的触点(115)电接触所述第一电极(111)；
翻转所述衬底(101)，使得所述衬底与所述前表面(101a)相反的背面(101b)面朝上；
从所述背表面(101b)减薄所述衬底(101)；
在所述衬底(101)的被减薄的背表面(101b’)处形成高掺杂区域(140)，所述高掺杂区域与所述轻掺杂区域(102)接触并且具有所述第一导电类型；
在所述衬底(101)的所述被减薄的背表面(101b’)上形成与所述高掺杂区域(140)电接触的第二电极(160a)，以建立欧姆接触；
所述方法进一步包括形成穿硅过孔结构(162)，所述穿硅过孔结构从所述衬底(101)的所述被减薄的背表面(101b’)延伸穿过所述衬底(101)至所述第一正面互连金属层(121)。
12.根据权利要求11所述的方法，其中，从所述背表面(101b)减薄所述衬底(101)的步骤还包括：将载体晶片(130)接合到所述衬底(101)的所述正面表面(101a)；
在所述衬底的背面(101b)加工所述衬底(101)，执行减薄步骤以便露出所述轻掺杂区域(102)并且限定所述背表面(101b’)。
13.根据权利要求12所述的方法，其中，形成所述第二电极(160a)包括：
在所述背表面(101b’)上形成电介质层(150)；
在所述高掺杂区域(140)的面积处，蚀刻穿过所述电介质层(150)的接触开口(152)；
利用导电区域填充所述接触开口(152)，以构成所述第二电极(160a)。
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