TW202320180A - 半導體裝置及其製程 - Google Patents

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Abstract

本發明提供一種具有一隔離結構之半導體封裝，該隔離結構包括填充有介電材料之一隔離溝渠，其中該隔離結構橫穿經隔離半導體晶粒之厚度。

Description

半導體裝置及其製程
本發明係關於一種隔離結構，其中多個半導體晶粒整合於一半導體封裝內。在另一態樣中，本發明係關於一種半導體封裝。
半導體晶粒通常在放置於印刷電路板(PCB)上之前進行封裝。一個共同封裝形式使用了引線框架，其中將晶粒線接合至引線框架指狀物。另一封裝形式藉由將金屬凸塊電極放置在晶片表面上並將電極直接附接至PCB來避免線接合。兩種封裝形式皆涉及拾取及放置製程且在封裝中或在PCB上需要進行長時間佈線來進行互連。
已嘗試對需要與晶圓中之毗鄰晶粒電隔離之個別晶粒進行整合。一種方法係藉由在毗鄰晶粒之間注入及擴散相關聯類型之摻雜劑來引入一經適當加偏壓之p-n接面結構，從而阻擋表面附近之毗鄰半導體晶粒之間的電流。然而，大量表面積可能被浪費在p-n接面結構之形成上。具體而言，x µm p-n接面之一深度需要至少2x µm寬度之表面積來計算橫向擴散。此外，p-n接面結構之形成涉及耗時的擴散製程。
另一方法係採用絕緣體上半導體(SOI)技術加上毗鄰晶粒之間的溝渠隔離，如此每一晶粒在底部處以及在四個側上皆被氧化物包圍。形成於晶粒之底部側處之氧化物被埋入於半導體基板中，此涉及複雜的製造製程。有鑑於此，現有技術在大多數應用中並不具成本效益。
本發明提供一種具有一隔離結構之半導體裝置，該隔離結構包括填充有一介電材料之一隔離溝渠，其中該隔離結構橫穿經隔離半導體晶粒之厚度。
在本發明之一項態樣中，端子節點安置在該等半導體晶粒之同一側上，其中每一經隔離半導體晶粒內之電流主要平行於晶粒表面。
在本發明之一項態樣中，為了圖解說明目的而將二極體用作電路元件，其中該等端子節點在該半導體晶粒之一陰極區域上包含一陰極且在該半導體晶粒之一陽極區域上包含一陽極。
亦可使用包含MOSFET之其他電路元件且該其他電路元件受益於本發明。
在本發明之一項態樣中，自一單片式晶粒開始，將該等經隔離半導體晶粒製作為一單元。
在本發明之一項態樣中，該等經隔離半導體晶粒內部地連接至一積體電路中並被封裝為可以覆晶形式容易地放置在PCB上之一模組。
在本發明之一實施例中，該隔離結構係藉由採取一前端蝕刻製程而形成，其中該隔離溝渠填充有一介電材料，諸如具有或不具有熱氧化物之氧化矽或多晶矽。
在本發明之另一實施例中，該隔離結構係藉由採取一後端蝕刻製程而形成，其中該隔離溝渠填充有另一介電材料，諸如環氧樹脂。
在本發明之再一實施例中，該隔離結構係藉由採取一前端蝕刻製程與一後端蝕刻製程結合而形成，其中分別形成一第一隔離結構及一第二隔離結構。
在本發明之再一實施例中，將填充有金屬之一通道引入於該基板之該陰極區域中，其中該通道係藉由自該基板之該底部向上挖掘直至該基板與該磊晶層之間的接面而形成。另一選擇係，該通道可延伸直至突出至該磊晶層中之高度。
在本發明之實施例中，該半導體晶粒用矽構建以進行演示。然而，包含化合物半導體(諸如GaN或SiC)之其他半導體材料可用於本發明中。
所揭示隔離結構可提供足夠電隔離而不佔用用於進行交換之晶粒之大量表面積。另外，該所揭示隔離結構係藉由使用典型溝渠及填充製程而製造並且因此沒有先進或昂貴製程。在另一態樣中，該所揭示半導體裝置以一整合方式製造，其中可避免重複的拾取及放置製程以及冗長的佈線製程。
為了使本發明之上述特徵及優點更明顯及易於理解，下文結合附圖具體闡述各實施例。
下文參考附圖詳細闡述各實施例，但該等實施例並不意欲限制本發明之範疇。另外，各圖式僅為了圖解說明目的且並不基於原始尺寸而繪製，因此大小及比例可與實際尺寸不一致。
術語「頂部」、「底部」及「側」係參考附圖而使用且在闡述一實體裝置時不應被解釋為對定向限制之指示。
術語「光微影」係指用於在一薄膜或一晶圓之塊體上將零件圖案化的微製作之一製程，其中按順序執行包含施加光阻劑、曝光、顯影及固化之一系列處理。
術語「前端製程」係指半導體晶粒之處理步驟，該前端製程通常自製作嵌入於晶粒中及上之電路元件開始並以鈍化層之形成結束。術語「前端蝕刻製程」係指「前端製程」期間所採取之蝕刻製程，該前端蝕刻製程通常用於在晶粒之表面上形成圖案。典型「前端蝕刻製程」可包含例如濕式化學蝕刻。
術語「後端製程」係指半導體晶粒之處理步驟，該後端製程通常在前端製程完成時開始且通常含有背面研磨、晶粒接合、線接合、模製、鋸割及測試之步驟。術語「後端蝕刻製程」係指「後端製程」期間所採取之蝕刻製程，該後端蝕刻製程可用於在晶粒之底部上形成圖案。典型「後端蝕刻製程」包含例如電漿蝕刻或鋸割。
出於演示目的，將肖特基(Schottky)溝渠式二極體在本發明之實施例中用作電路元件，其中半導體晶粒包含其上生長有一經輕度摻雜半導體磊晶層之一經重度摻雜半導體基板。基板通常具有大約1至5莫姆*cm之一電阻且被視為係導電的。為了使陰極及陽極在晶粒之頂部表面上可接達，陰極經組態以與基板直接連接以便將電子自主要來自陽極之經重度摻雜半導體基板引導至陰極。
更具體而言，如圖1中所展示，對於二極體之每一單元，一陽極區域140佔用磊晶層2之一部分且一陰極區域130佔用磊晶層2之另一部分。陽極區域140含有填充有嵌入於磊晶層中之多晶矽之複數個溝渠，且一第一金屬層10 (例如，鈦)濺鍍在磊晶層2之表面上以便在陽極區域140中形成肖特基接面。一第二金屬層11 (例如AlSiCu)沈積在第一金屬層10上。陰極區域130含有自磊晶層2之表面挖掘直至半導體基板3之表面並填充有第一金屬層10及第二金屬層11的一凹槽9。將一鈍化層12及一第三金屬層13 (例如，Ni/Au)依序施加在第二金屬層11之至少一部分上及/或周圍。
參考如圖2a至圖2k中所展示之第一實施例。從一單片式晶粒1開始，提供具有約700 µm之一厚度之一矽基板3。在此實施例中，矽基板3重度摻雜有具有在1.22×10 -19至8.19×10 -19原子/cm 3之一範圍中之一摻雜濃度的N型摻雜劑。具有約40 µm之一厚度之磊晶層2生長在矽基板3之上部側上，其中該磊晶層具有在1.56×10 -16至4.95×10 -15原子/cm 3之一範圍中之一摻雜濃度。N型摻雜劑之選擇可包含例如砷或磷。在製作晶粒之電路元件6之前，藉由使用光阻劑及光圖案化製程在非作用區域120中將隔離溝渠16自磊晶層2之頂部表面挖掘至大約70 µm之一深度，且隔離溝渠120之寬度係大約1.2 µm。接著，藉由化學汽相沈積(CVD)，用介電材料4 (諸如二氧化矽)填充隔離溝渠16，如圖2a中所圖解說明。在此實施例中，可使用相同光微影製程來形成不只一個隔離溝渠。
然後以嵌入作用區域110之磊晶層2中及上之方式製作電路元件6。在此實施例中，藉由使用光微影技術來製作肖特基溝渠式二極體，其中執行包含光阻劑施加、曝光、選擇性蝕刻、光阻劑移除及溝渠蝕刻之一系列處理，從而在陽極區域140及陰極區域130中形成一溝渠陣列。可藉由熱氧化沿著溝渠之壁形成一閘極氧化物層。然後，使用CVD來沈積多晶矽以便填充如陽極區域140中所形成之溝渠，如圖2b中所圖解說明。此後執行一多晶矽回蝕以移除多晶矽之多餘部分，同時可在陰極區域130中之溝渠之壁周圍保留一多晶矽層。然後在半導體晶粒1之表面之至少一部分上沈積一層間介電質(ILD) 7，如圖2c中所展示。
如圖2d所圖解說明，在ILD層7上施加光阻劑(PR)。後續接著藉由曝光及選擇性蝕刻，形成陽極區域8之一凹槽。在形成陽極凹槽8之後旋即移除光阻劑。
如圖2e中所圖解說明，在ILD層7上施加另一光阻劑(PR)。後續接著藉由曝光及選擇性蝕刻，形成陰極區域9之一凹槽。在形成陰極凹槽9之後旋即移除光阻劑。
在此實施例中，陽極凹槽8之底部到達磊晶層2之表面，而陰極凹槽9之底部到達基板3之表面。在本發明之某些實施例中，陰極凹槽9之底部可位於基板3上方。
然後形成一第一金屬層10，該第一金屬層符合由先前製程產生之晶粒表面之拓撲。例如使用鈦濺鍍之第一金屬層10可在陽極凹槽8處形成肖特基接面並在陰極凹槽9處形成歐姆接面。可進一步對第一金屬層10進行進一步處理，諸如一快速熱製程(RTP)。然後，例如使用AlSiCu濺鍍在第一金屬層10上形成一第二金屬層11，用於不同經隔離晶粒之間的電互連(如後面階段中將展示)。圖2f中展示了此階段之一剖視圖。
如圖2g中所展示，然後如所期望地使用包含光阻劑施加、選擇性蝕刻及光阻劑移除之光微影技術來將第二金屬層11及10圖案化。可進一步進行一燒結製程以調整肖特基接面之能量障壁高度。
如圖2h中所展示，將一鈍化層12 (例如聚醯亞胺)施加在第二金屬層11之至少一部分上或周圍以保護電路元件。可藉由使用光微影技術來達成鈍化層12之圖案化。然後，將一第三金屬層13施加在晶粒表面的指定用於連接焊接材料之一部分上(圖中未展示出)。第三金屬層13可係一化學鍍覆層，使得形成預期圖案不需要光微影製程。舉例而言，可選擇Ni/Au之一複合層作為第三金屬層13之材料。
在完成前端處理之後，將半導體晶粒1翻轉以用於後端處理。如圖2i中所展示，進行一背面研磨製程，該背面研磨製程使晶粒變薄，直至暴露出介電層4為止，且藉此將單片式晶粒分隔成經隔離半導體晶粒5。然後，每一經隔離半導體晶粒在其四個側及底部上用諸如環氧樹脂等模製化合物14進行囊封，如圖2j中所圖解說明。圖2k中圖解說明此實施例100之半導體裝置之最終形式。半導體裝置將被鋸割以進行單個化及進一步測試。
參考圖3，圖解說明了電路佈局，其中四個二極體(即，經隔離晶粒5)經電連接以用作一橋式整流器。應注意，可採取其他類別之電路及電路元件且該電路及電路元件受益於本發明。
參考如圖4a至圖4k中所展示之第二實施例。製備具有在其頂部生長有一磊晶層2之一基板3之一單片式晶粒。電路元件6以嵌入於磊晶層中及上之方式形成。電路元件之製作製程如下所示。在此實施例中，藉由使用光微影技術來製作肖特基溝渠式二極體，其中首先在層4之表面上施加一光阻劑，如圖4a中所展示。後續接著藉由曝光、選擇性蝕刻、光阻劑移除及溝渠蝕刻，在陽極區域140及陰極區域130中形成一溝渠陣列。可藉由熱氧化沿著溝渠之壁進一步形成一閘極氧化物層。接著，使用CVD來沈積多晶矽以便填充陽極區域140中所形成之溝渠，如圖4b中所圖解說明。此後執行一多晶矽回蝕以移除多晶矽之多餘部分。然後在半導體晶粒1之表面之至少一部分上沈積一層間介電質 (ILD) 7，如圖4c中所展示。
如圖4d中所圖解說明，在ILD層7上施加一光阻劑(PR)。後續接著藉由曝光及選擇性蝕刻，形成陽極區域8之一凹槽。在形成陽極凹槽之後旋即移除光阻劑。
如圖4e中所圖解說明，在ILD層7上施加另一光阻劑(PR)。後續接著藉由曝光及選擇性蝕刻，形成陰極區域9之一凹槽。在形成陰極凹槽之後旋即移除光阻劑。
在此實施例中，陽極凹槽8之底部到達磊晶層2之表面，而陰極凹槽9之底部到達基板3之表面。在本發明之某些實施例中，陰極凹槽9之底部可位於基板3上方。
然後形成一第一金屬層10，該第一金屬層符合由先前製程產生之晶粒表面之拓撲。例如使用鈦濺鍍之第一金屬層10可在陽極凹槽8處形成肖特基接面並在陰極凹槽9處形成歐姆接面。可進一步對第一金屬層10進行進一步處理，諸如一快速熱製程(RTP)。然後，例如使用AlSiCu濺鍍在第一金屬層10上形成一第二金屬層11，用於不同經隔離晶粒之間的電互連(如後面階段中將展示)。圖4f中展示了此階段之一剖視圖。
如圖4g中所展示，然後如所期望地使用包含光阻劑施加、選擇性蝕刻及光阻劑移除之光微影技術來將第二金屬層11及10圖案化。可進一步進行一燒結製程以調整肖特基接面之能量障壁高度。
如圖4h中所展示，將一鈍化層12 (例如聚醯亞胺)施加在第二金屬層11之至少一部分上或周圍以保護電路元件。可藉由使用光微影技術來達成鈍化層12之圖案化。然後，將第三金屬層13施加在晶粒表面的指定用於連接焊接材料之一部分上(圖中未展示出)。第三金屬層13可係一化學鍍覆層，使得形成預期圖案不需要光微影製程。舉例而言，可選擇Ni/Au之一複合層作為第三金屬層13之材料。
應注意，在第二實施例中，沒有對非作用區域執行前端蝕刻製程。在完成前端製程之後，將半導體晶粒1翻轉並對其進行一背面研磨製程，該背面研磨製程將晶粒變薄至大約70 μm之一厚度。然後，使用一後端蝕刻製程(諸如電漿蝕刻或鋸割)來形成隔離溝渠17，該隔離溝渠係自晶粒之背面挖掘直至晶粒之正面上之ILD層7，並且藉此將單片式晶粒分隔成經隔離半導體晶粒5。在採用電漿蝕刻製程的情況下，將電漿蝕刻製程與光微影技術一起執行，以在非作用區域120之所指定部分處形成隔離溝渠17。在此實施例中，用電漿蝕刻來形成大約75 µm之一寬度之隔離溝渠17。圖4i中展示了以上處理步驟之一圖解說明。然後，施加模製化合物14 (諸如環氧樹脂)以填充隔離溝渠17並將經隔離晶粒5囊封在其側及底部上，如圖4j中所展示。圖4k中圖解說明了此實施例之半導體封裝200之最終形式。
眾所周知，前端蝕刻製程在形成深溝渠方面具有其侷限性。一般而言，若預期具有超過40 µm之深度之溝渠，則需要先進設備。藉由用後端蝕刻製程而非前端蝕刻製程來形成溝渠，此實施例在不需要先進設備方面係有利的。
參考圖5a，在某些應用中，在基板之陰極區域130中引入填充有一第四金屬18之一通道15，其中藉由自基板3之底部挖掘直至基板3與磊晶層2之間的接面，使用背面蝕刻製程(例如，電漿蝕刻)來形成通道15。另一選擇係，通道15可延伸直至突出至磊晶層2中之高度，如圖5b中所圖解說明。在任一情形中，陰極凹槽9應與第四金屬18結合。
通道15可形成為一單個通道或一通道陣列，只要該通道駐留在基板之陰極區域130之下即可。通道15之形狀可係多邊形柱狀或圓柱形。在形成通道之後，一第四金屬層18鍍覆在通道15中及基板3之底部表面上。形成通道15及填充第四金屬18之製程可在後端蝕刻製程期間形成隔離溝渠結構之前進行。藉由在基板之陰極區域130中引入填充有第四金屬層18之通道15，可進一步改良正向電壓降。
參考如圖6a至圖6k中所展示之第三實施例。在製作晶粒之電路元件6之前，一第一隔離溝渠16係藉由使用光阻劑及光圖案化製程自非作用區域120中之磊晶層2之頂部表面挖掘。第一隔離溝渠16然後藉由化學汽相沈積(CVD)填充有介電材料4 (諸如二氧化矽)，如圖6a中所圖解說明。在此實施例中，可使用光微影製程來形成不只一個隔離溝渠。
在此實施例中，可形成具有大約40 µm之一深度及大約1.2 µm之一寬度之第一隔離溝渠16。將一第一介電材料4 (諸如二氧化矽或多晶矽)填充至第一隔離溝渠16中且因此形成一第一隔離結構。
然後以嵌入作用區域110之磊晶層2中及上之方式製作電路元件6。在此實施例中，藉由使用光微影技術來製作肖特基溝渠式二極體，其中執行包含光阻劑施加、曝光、選擇性蝕刻、光阻劑移除及溝渠蝕刻之一系列處理，從而在陽極區域140及陰極區域130中形成一溝渠陣列。可藉由熱氧化沿著溝渠之壁形成一閘極氧化物層。然後使用CVD來沈積多晶矽以便填充陽極區域140中所形成之溝渠，如圖6b中所圖解說明。此後執行一多晶矽回蝕以移除多晶矽之多餘部分，同時可在陰極區域130中之溝渠之壁周圍保留一多晶矽層。然後在半導體晶粒1之表面之至少一部分上沈積一層間介電質(ILD) 7，如圖6c中所圖解說明。
如圖6d中所圖解說明，在ILD層7上施加光阻劑(PR)。後續接著藉由曝光及選擇性蝕刻，形成陽極區域8之一凹槽。在形成陽極凹槽8之後旋即移除光阻劑。
如圖6e中所圖解說明，在ILD層7上施加另一光阻劑(PR)。後續接著藉由曝光及選擇性蝕刻，形成陰極區域9之一凹槽。在形成陰極凹槽9之後旋即移除光阻劑。
在此實施例中，陽極凹槽8之底部到達磊晶層2之表面，而陰極凹槽9之底部到達基板3之表面。在本發明之某些實施例中，陰極凹槽9之底部可位於基板3上方。
然後形成一第一金屬層10，該第一金屬層符合由先前製程產生之晶粒表面之拓撲。例如使用鈦濺鍍之第一金屬層10可在陽極凹槽8處形成肖特基接面並在陰極凹槽9處形成歐姆接面。可進一步對第一金屬層10進行進一步處理，諸如一快速熱製程(RTP)。然後，例如使用AlSiCu濺鍍在第一金屬層10上形成一第二金屬層11，用於不同隔離晶粒之間的電互連(如後面階段中將展示)。圖6f中展示了此階段之剖視圖。
如圖6g中所展示，然後如所期望地使用包含光阻劑施加、選擇性蝕刻及光阻劑移除之光微影技術將第二金屬層11及第一金屬層10圖案化。可進一步進行一燒結製程以調整肖特基接面之能量障壁高度。
如圖6h中所展示，將一鈍化層12 (諸如聚醯亞胺)施加在第二金屬層11之至少一部分上或周圍以保護電路元件。可藉由使用光微影技術來達成鈍化層12之圖案化。然後，將一第三金屬層13施加在晶粒表面的指定用於連接焊接材料之一部分上(圖中未展示出)。第三金屬層13可係一化學鍍覆層，使得形成預期圖案不需要光微影製程。舉例而言，可選擇Ni/Au之一複合層作為第三金屬層13之材料。
在完成前端製程之後，將晶粒翻轉並背面接地至大約70 μm之一厚度，後續接著一後端蝕刻製程，該後端蝕刻製程自晶粒之背面形成一第二隔離溝渠17至與第一隔離溝渠16結合之一高度。在採用電漿蝕刻製程作為後端蝕刻製程的情況下，將電漿蝕刻製程與光微影技術一起執行，以在非作用區域120之所指定部分處形成第二隔離溝渠17，如圖6i中所展示。可藉由電漿蝕刻來形成具有75 µm之一寬度之第二隔離溝渠17。然後，將一第二介電材料14 (例如模製化合物)填充至第二隔離溝渠17中並用其側及底部囊封經隔離半導體晶粒5，其中填充在模製化合物之第二隔離溝渠17中之一部分形成第二隔離結構，如圖6j中所展示。第一隔離結構及第二隔離結構共同形成橫穿經隔離半導體晶粒5之厚度之一隔離結構。圖6k中圖解說明了此實施例之半導體裝置300之最終形式。
第一隔離溝渠16可包含不只一個溝渠結構。在一個具體實施例中，第一隔離溝渠16可包含複數個子溝渠19結構，形成複數個子溝渠19之製造製程可與形成單個溝渠結構之製造製程相同，除了光阻劑之圖案化不同之外；進一步執行一熱氧化以氧化剩餘台面部分20，該台面部分設置成將非作用區域120內之每一子溝渠19隔開。隨後，可使用CVD將一第一介電材料4 (例如二氧化矽或多晶矽)填充至複數個子溝渠19中。在此具體實施例中，複數個子溝渠19、經氧化台面部分20及第一介電材料4協同構成第一隔離溝渠16。圖7中展示了此實施例之最終形式400。
可用第三實施例進一步改良高溫下之可靠性。由於較少量之模製複合物被填充至第二隔離溝渠中，所以由模製複合物與矽晶粒之間的熱膨脹係數之差引起之熱應力被減輕。
儘管已在以上實施例中揭示本發明，但此並不旨在限制本發明，並且熟習此項技術者可在不背離本發明之精神及範疇的情況下進行某些修改及改良。因此，本發明之範疇受所附申請專利範圍之範疇之定義支配。
1:半導體晶粒/單片式晶粒 2:磊晶層 3:基板/矽基板/半導體基板 4:層/介電層/介電材料/第一介電材料 5:經隔離晶粒/經隔離半導體晶粒 6:電路元件 7:層間介電質/層間介電質層 8:陽極區域/陽極凹槽 9:凹槽/陰極區域/陰極凹槽 10:第一金屬層 11:第二金屬層 12:鈍化層 13:第三金屬層 14:模製化合物/第二介電材料 15:通道 16:隔離溝渠/第一隔離溝渠 17:隔離溝渠/第二隔離溝渠 18:第四金屬/第四金屬層 19:子溝渠 20:剩餘台面部分/經氧化台面部分 100:半導體裝置 110:作用區域 120:隔離溝渠/非作用區域 130:陰極區域 140:陽極區域 200:半導體封裝 300:半導體裝置 400:最終形式
圖1提供本發明之實施例中所例示之電路元件之一剖視圖。
圖2a至圖2k提供根據第一實施例之半導體裝置的製造製程之一演示。
圖3提供本發明之實施例中所採用之電路元件之一電路佈局。
圖4a至圖4k提供根據第二實施例之半導體裝置的製造製程之一演示。
圖5a及圖5b提供如本發明之實施例中所例示的具有一通道結構之電路元件之一剖視圖。
圖6a至圖6k提供根據第三實施例之半導體裝置的製造製程之一演示。
圖7提供根據第四實施例之半導體裝置的一剖視圖。
1:半導體晶粒/單片式晶粒
2:磊晶層
3:基板/矽基板/半導體基板
4:層/介電層/介電材料/第一介電材料
5:經隔離晶粒/經隔離半導體晶粒
6:電路元件
7:層間介電質/層間介電質層
10:第一金屬層
11:第二金屬層
12:鈍化層
13:第三金屬層
14:模製化合物/第二介電材料
16:隔離溝渠/第一隔離溝渠
130:陰極區域
140:陽極區域
300:半導體裝置

Claims (15)

  1. 一種半導體裝置，其包括： 至少兩個半導體晶粒，該等晶粒中之每一者包含一半導體基板及形成於該半導體基板上之一磊晶層； 用於電隔離該兩個半導體晶粒之一隔離結構，該隔離結構包括填充有一第一介電材料之一隔離溝渠； 該溝渠橫穿該至少兩個半導體晶粒之厚度；且 該等半導體晶粒之底部沒有被除原生氧化物以外的氧化物覆蓋。
  2. 如請求項1之半導體裝置，其中該至少兩個半導體晶粒在該磊晶層上製作有電路元件，使得該等電路元件之端子節點在該等半導體晶粒之頂部表面上係可接達的。
  3. 如請求項1之半導體裝置，其進一步包括囊封該兩個半導體晶粒之一第二介電材料。
  4. 如請求項3之半導體裝置，其中該第一介電材料與該第二介電材料不同。
  5. 如請求項3之半導體裝置，其中該第一介電材料與該第二介電材料相同。
  6. 如請求項2之半導體裝置，其中該隔離結構由一第一隔離結構及一第二隔離結構組成，其中該第一隔離結構填充有該第一介電材料且該第二隔離結構填充有該第二介電材料；並且，該第一介電材料與該第二介電材料不同。
  7. 如請求項6之半導體裝置，其中該第一隔離結構包括複數個子溝渠。
  8. 如請求項1至7中任一項之半導體裝置，其進一步在該半導體晶粒內包括一通道，其中一金屬層鍍覆在該通道中及該半導體基板之底部表面上。
  9. 一種用於製造一半導體裝置之方法，該方法包括： 提供具有至少兩個半導體晶粒之一單片式晶粒，其中該等晶粒中之每一者包含一基板及形成於該基板上之一磊晶層； 形成分隔該兩個晶粒之一隔離結構，其中該隔離結構橫穿該兩個半導體晶粒之厚度。
  10. 如請求項9之方法，其中該隔離結構係藉由採用一前端蝕刻製程而形成。
  11. 如請求項9之方法，其中該隔離結構係藉由採用一後端蝕刻製程而形成。
  12. 如請求項9之方法，其中該隔離結構係藉由協同採用一前端蝕刻製程及一後端蝕刻製程而形成。
  13. 如請求項12之方法，其中該隔離結構包括複數個子溝渠。
  14. 如請求項9至13中任一項之方法，其進一步包括在該半導體晶粒內形成一通道。
  15. 如請求項14之方法，其進一步包括在該通道內及該半導體晶粒之底部表面上形成一金屬層。
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