JPH11154746A - 半導体装置 - Google Patents

半導体装置

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JPH11154746A
JPH11154746A JP9319930A JP31993097A JPH11154746A JP H11154746 A JPH11154746 A JP H11154746A JP 9319930 A JP9319930 A JP 9319930A JP 31993097 A JP31993097 A JP 31993097A JP H11154746 A JPH11154746 A JP H11154746A
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JP
Japan
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gate
gate pad
bonding
pad
electrically connected
Prior art date
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Pending
Application number
JP9319930A
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English (en)
Inventor
Takeyuki Suzuki
健之 鈴木
Norihide Funato
紀秀 船戸
Akio Takano
彰夫 高野
Hirofumi Matsuki
宏文 松木
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Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
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Abstract

(57)【要約】 【課題】 ゲート絶縁膜の絶縁破壊をあらかじめ防止し
得るとともに、使用中に発生するサージ電圧による素子
破壊を回避できる二重拡散型電界効果トランジスタ構造
を有する半導体装置を提供する。 【解決手段】 電気的に並列に接続される複数の二重拡
散型電界効果トランジスタセルと、前記各二重拡散型電
界効果トランジスタセルを構成するゲートとソース間に
電気的に接続して使用するツェナーダイオード若しくは
保護回路とを有する半導体装置において、従来のゲート
パッドを、前記ゲートに電気的に接続された第１ゲート
パッドと、ツェナーダイオード若しくは保護回路に電気
的に接続された第２ゲートパッドとに分離形成する。検
査工程では、ツェナーダイオードとゲートが電気的に分
離しており、ボンディング工程において第１ゲートパッ
ドと第２ゲートパッドをボンディングワイヤにより電気
的に接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にパワーデバイスに用いられる二重拡散型電界効
果トランジスタに関する。
【０００２】
【従来の技術】図７（ａ）は、二重拡散型電界効果トラ
ンジスタのひとつである従来の縦型パワーＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Tran
sistor）素子の構成を示す部分断面図である。同図に示
すように、裏面にドレイン電極５７０が形成されたｎ+
型Ｓｉ単結晶基板の表面にはｎ-型エピタキシャル層５
９０が形成されており、このエピタキシャル層５９０の
表面領域には、複数のＭＯＳＦＥＴセルが並列に形成さ
れている。各セルは、ｐ型ベース領域６００、ｐ型ベー
ス領域６００中に形成されたｎ型のソース領域６１０、
ソース領域６１０の露出面上に形成された薄いゲート酸
化膜６３５、およびこのゲート酸化膜６３５上に形成さ
れたゲート電極６２０を有する。
【０００３】各ゲート電極６２０の表面およびその周囲
には層間絶縁膜６４０が形成されており、その上に必要
な引き出し電極が形成されている。セル形成領域上に形
成されたソース引き出し電極５２０ａは、コンタクトホ
ールを介して各セルのソース領域６１０に接続されてい
る。また、ゲート引き出し電極５１０は、各ゲート電極
６２０からセル形成領域外部に引き出された共通ゲート
電極６３０に、コンタクトホールを介して接続されてい
る。
【０００４】ゲート酸化膜６３５は、通常被覆性の良い
熱酸化法で形成される。理想的には、欠陥や汚染のない
クリーンで緻密な膜が形成されることが望まれており、
これらの条件を充たすことを前提とした誘電率と膜厚等
からゲート酸化膜６３５の絶縁破壊電圧が設計されてい
る。
【０００５】しかし、実際に得られているゲート酸化膜
６３５の膜質は必ずしも完璧なものではなく、製膜条件
等の影響により汚染やピンホール等が存在することがあ
る。この場合は、理論上の絶縁破壊電圧値よりかなり低
い電圧下で絶縁破壊が起こってしまう。このような低い
電圧で絶縁破壊する不良セルの存在は、素子破壊を引き
起こす要因となりやすく、素子の長期的信頼性を阻む。
【０００６】そこで、最近ではこのような素子破壊の発
生を未然に防止するため、素子検査工程において、設計
絶縁破壊電圧より低いが通常の使用電圧より十分高い電
圧をあらかじめ、ゲートとソース間に印加し、あえて絶
縁破壊電圧が低い不良セルを破壊除去している。
【０００７】一方、パワーＭＯＳＦＥＴやパワーＩＧＢ
Ｔ素子では、人間の静電気やスイッチの切り替え等によ
って素子使用中に突然発生する高電圧（サージ電圧）に
よるゲート酸化膜の絶縁破壊が問題になっており、この
サージ電圧対策として、ゲート保護用のツェナーダイオ
ードや保護回路を備えるパワーＭＯＳＦＥＴの使用が検
討されている。
【０００８】図７（ｂ）は、このようなツェナーダイオ
ード５５０を有するパワーＭＯＳＦＥＴ素子の一例を示
す素子の部分断面図である。各セルの構造は、上述した
基本的なパワーＭＯＳＦＥＴセル構造と共通している。
【０００９】ツェナーダイオード５５０は、ゲート電極
を形成するポリシリコン層の一部を利用して、通常ゲー
ト引き出し電極が形成される領域に設けられる。
【００１０】ツェナーダイオードは、高濃度のｐｎ接合
を備えたダイオードであり、逆バイアス下で、トンネル
現象に基づく安定したブレークダウン電圧（ツェナー電
圧：Ｖｚ）を有する素子である。ｐｎ接合の段数は、所
望するツェナー電圧により決定される。例えば、同図は
３段の双方向ダイオード構造を示している。通常はｐｎ
接合部面積を稼ぐため、円環状の平面形状を有してい
る。
【００１１】ツェナーダイオード５５０の図中両端部を
形成するｎ型半導体層の一方は、ソース引き出し電極５
２０ａを介してソース領域６１０に電気的に接続されて
おり、もう一方のｎ型半導体層は同図では判断できない
が、ゲート引き出し電極５１０を介して、ゲート電極６
２０に電気的に接続されている。
【００１２】図８（ａ）は、上述した従来の基本的なパ
ワーＭＯＳＦＥＴの等価回路図であり、図８（ｂ）は、
上述したツェナーダイオードを備えたパワーＭＯＳＦＥ
Ｔの等価回路図である。使用中にサージ電圧が発生した
場合、図８（ａ）に示す基本的なＭＯＳＦＥＴ素子の場
合は、直接ゲート酸化膜にサージ電圧が印加されること
となるが、図８（ｂ）に示すように、ゲートとソース間
にツェナーダイオードＺが接続されていれば、ツェナー
電圧Ｖｚを越えるサージ電圧がかかるような場合は、ツ
ェナーダイオードＺに優先的に電流が流れ込み、トラン
ジスタへの電流流入が阻止されるため、ゲート酸化膜の
絶縁破壊を防止できる。
【００１３】また、最近では、図８（ｃ）に示すよう
に、ツェナーダイオードの代わりに、一定電圧を越える
場合にはゲートとソース間に直接電圧がかからぬよう
に、電流回路を切り替えるような機能を備えた保護回路
をゲートとソース間に備えたパワーＭＯＳＦＥＴ素子構
造の使用も検討されている。
【００１４】図９（ａ）〜図９（ｃ）は、上述した図８
（ａ）〜図８（ｃ）に示した等価回路を有する従来のパ
ワーＭＯＳＦＥＴチップの概略的な平面構成を示す図で
ある。ここでは便宜的に、チップ表面に形成されるボン
ディングパッドとボンディングワイヤの配置のみを示し
た。
【００１５】図９（ａ）に示すように、基本的なパワー
ＭＯＳＦＥＴのチップ表面上には、ソース引き出し電極
の一部に形成されたソース電極パッド５２０とゲート引
き出し電極の一部に形成されたゲートパッド５１０が設
けられている。各パッドには、アルミニウム（Ａｌ）若
しくは金（Ａｕ）のワイヤ５３０、５４０がボンディン
グされる。
【００１６】図９（ｂ）は、ツェナーダイオード５５０
を備えたパワーＭＯＳＦＥＴチップを示す。この場合
も、ボンディングパッドとボンディングワイヤの配置は
図９（ａ）に示す基本的なパワーＭＯＳＦＥＴの場合と
同様である。なお、ツェナーダイオード５５０は、ゲー
トパッド５１０下に形成されることが多い。
【００１７】図９（ｃ）は、保護回路５６０を備えたパ
ワーＭＯＳＦＥＴチップを示す。この場合も、ボンディ
ングパッドとボンディングワイヤの配置は基本的なパワ
ーＭＯＳＦＥＴの場合と同様である。
【００１８】
【発明が解決しようとする課題】上述したように、図８
（ａ）に示したような従来の基本的なパワーＭＯＳＦＥ
Ｔでは、例えば通常使用中のゲートとソース間にかけら
れる使用電圧が１０〜１５Ｖ程度の場合、ゲート絶縁膜
の設計絶縁破壊電圧は８０Ｖ程度にされることが多い。
また、検査工程において、不良セル破壊除去のためには
例えば５０Ｖ程度の試験電圧がゲートとソース間に印加
される。
【００１９】しかし、図８（ｂ）に示したように、ツェ
ナーダイオードを備えたパワーＭＯＳＦＥＴでは、使用
電圧が１０〜１５Ｖの時、ツェナーダイオードのツェナ
ー電圧Ｖｚがそれよりやや高い２０Ｖ程度に設計される
ことが多い。よって、チップ検査工程でツェナー電圧Ｖ
ｚを越える試験電圧をかけても、ツェナーダイオードに
優先的に電流が流れ込むこととなり、ゲートとソース間
にはツェナー電圧以上の負荷をかけられないことにな
る。
【００２０】図１０に、双方向ツェナーダイオードのＶ
−Ｉ特性を示しているが、実線Ｌ１０で示される設計特
性に対し、通常は製造条件等の影響で破線に示す範囲に
ばらつきを有することが多い。このばらつきの範囲まで
考慮にいれると、検査工程においてゲートとソース間に
印加できる試験電圧の範囲はさらに狭くなる。
【００２１】このため、例えば設計絶縁破壊電圧（図中
ａで示す）より低く、ツェナー電圧Ｖｚよりやや高い試
験電圧（図中ｂで示す）で絶縁破壊を起こすような不良
セルについては、あらかじめ検査工程で破壊除去するこ
とができず、素子の長期使用に際し、これらの不良セル
が要因となる素子破壊も起こりうる。ツェナーダイオー
ドの代わりに保護回路を備えた場合も同様な問題を有す
る。
【００２２】本発明の目的は、使用中におけるゲート絶
縁膜の絶縁破壊を防止し、長期的な安定動作を確保しう
る二重拡散型トランジスタを有する半導体装置を提供す
ることである。
【００２３】
【課題を解決するための手段】本発明の半導体装置の第
１の特徴は、電気的に並列に接続される複数の二重拡散
型電界効果トランジスタセルと、前記各二重拡散型電界
効果トランジスタセルを構成するゲートとソース間に電
気的に接続して使用されるツェナーダイオードとを有す
る半導体装置において、前記ゲートに電気的に接続され
たボンディング用パッドである第１ゲートパッドと、前
記ツェナーダイオードに電気的に接続されたボンディン
グ用パッドである第２ゲートパッドとを有し、前記第１
ゲートパッドと前記第２ゲートパッドが１本または複数
本のボンディングワイヤによって電気的に接続されるこ
とである。
【００２４】上記第１の特徴によれば、ワイヤボンディ
ング工程前は、第１ゲートパッドと第２ゲートパッドが
電気的に分離されているため、ゲートとツェナーダイオ
ードが電気的に独立している。よって、検査工程におい
てツェナーダイオードのツェナー電圧に制限されること
なく、第２ゲートパッドとソース電極パッド間に電圧を
印加し、不良セルをあらかじめ絶縁破壊除去することが
できる。
【００２５】本発明の半導体装置の第２の特徴は、電気
的に並列に接続される複数の二重拡散型電界効果トラン
ジスタセルと、前記各二重拡散型電界効果トランジスタ
セルを構成するゲートとソース間に電気的に接続して使
用される保護回路とを有する半導体装置において、前記
ゲートに電気的に接続されたボンディング用パッドであ
る第１ゲートパッドと、前記保護回路に電気的に接続さ
れたボンディング用パッドである第２ゲートパッドとを
有し、前記第１ゲートパッドと前記第２ゲートパッド
が、１本または複数本のボンディングワイヤによって電
気的に接続されることである。
【００２６】なお、ここで保護回路とは、トランジス
タ、ダイオードもしくは抵抗等を適宜組み合わせて構成
される回路であって、一定電圧以上の負荷が該二重拡散
型電界効果トランジスタのゲートとソース間にかからな
いようにゲート保護機能を備えた回路のことをいう。
【００２７】上記第２の特徴によれば、ワイヤボンディ
ング工程前は、第１ゲートパッドと第２ゲートパッドが
電気的に分離されているため、ゲートと保護回路が電気
的に独立している。よって、検査工程において保護回路
の使用電圧に制限されることなく、第２ゲートパッドと
ソース電極パッド間に電圧を印加し、不良セルをあらか
じめ絶縁破壊除去することができる。
【００２８】本発明の半導体装置の第３の特徴は、上記
第１の特徴もしくは第２の特徴を有する半導体装置にお
いて、前記第１ゲートパッドと前記第２ゲートパッド
が、互いに隣接して形成され、該両ゲートパッド間の間
隙が、少なくとも一部でボンディングワイヤの接着部直
径より狭く、前記ボンディングワイヤの接着部が、前記
第１ゲートパッドと前記第２ゲートパッドに跨るように
形成されることで、前記第１ゲートパッドと前記第２ゲ
ートパッドが電気的に接続されることである。
【００２９】上記第３の特徴によれば、半導体装置をマ
ウントするフレーム上の引き出し電極パッドと第１ゲー
トパッド間をワイヤボンディングする際に、同時に第１
ゲートパッドと第２ゲートパッドの電気的な接続を行う
ことができる。
【００３０】本発明の半導体装置の第４の特徴は、上記
第１の特徴から第３の特徴のいずれかを有する半導体装
置において、前記第１ゲートパッドと前記第２ゲートパ
ッドとを電気的に接続するワイヤボンディング工程前に
行う検査工程において、各二重拡散型電界効果トランジ
スタセルのゲートとソース間に、該トランジスタの設計
絶縁破壊電圧より低いが使用電圧より高い試験電圧が印
加され、絶縁破壊電圧が試験電圧より低いセルがあらか
じめ破壊除去されていることである。
【００３１】上記第４の特徴によれば、あらかじめ検査
段階で絶縁破壊電圧が設計値に達しない不良セルが破壊
除去されているため、長期信頼性の高い半導体装置を提
供できる。
【００３２】なお、上記第１の特徴から第４の特徴を有
する半導体装置における二重拡散型電界効果トランジス
タとしてＭＯＳＦＥＴを用いてもあるいはＩＧＢＴを用
いてもよい。
【００３３】
【発明の実施の形態】（第１の実施の形態）本発明の第
１の実施の形態について、図面を参照して説明する。
【００３４】図１は、第１の実施の形態におけるパワー
ＭＯＳＦＥＴの構造を示す素子の一部断面図である。こ
のパワーＭＯＳＦＥＴには、使用中のサージ電圧発生に
よるゲート酸化膜の絶縁破壊を防ぐために、ツェナーダ
イオード１３０が設けられている。
【００３５】主な特徴は、ツェナーダイオード１３０ま
たはゲート電極１２０に接続される従来のゲート引き出
し電極に相当する部分が、２つの領域に分離形成されて
いることである。トランジスタの基本的な構造について
は、従来のパワーＭＯＳＦＥＴ素子と共通する部分が多
い。以下、具体的にその構造について説明する。
【００３６】第１の実施の形態におけるパワーＭＯＳＦ
ＥＴは、図１に示すように、裏面にドレイン電極７０が
形成されたｎ+型Ｓｉ単結晶基板の表面に、ｎ-型エピタ
キシャル層９０が形成されており、このエピタキシャル
層９０の表面領域には、複数のＭＯＳＦＥＴセルが並列
に形成されている。各セルは、ｐ型ベース領域１００お
よびこのｐ型ベース領域１００中に形成されたｎ型のソ
ース領域１１０、さらにこのソース領域１１０の露出面
上に形成された薄いゲート酸化膜１２５、およびこのゲ
ート酸化膜１２５上に形成されたゲート電極１２０を有
する。
【００３７】各セルのゲート電極１２０の表面及びその
周囲には層間絶縁膜１４０が形成され、その上に必要な
引き出し電極が形成されている。各セルのソース領域１
１０は、コンタクトホールを介して層間絶縁膜１４０上
に形成されたソース引き出し電極４０ａに接続されてい
る。また、各セルのゲート電極１２０はセル形成領域の
外部に共通に引き出され、そこでコンタクトホールを介
して絶縁膜１４０上の第１ゲート引き出し電極２０に電
気的に接続されている。
【００３８】ツェナーダイオード１３０は、３段の双方
向ｐｎ接合から構成され、円環平面形状を有する。ツェ
ナーダイオード１３０の図中右側端部のｎ型半導体層は
コンタクトホールを介して第２ゲート引き出し電極３０
に接続されており、他方の図中左側端部のｎ型半導体層
は引き出し電極２５に接続されている。この引き出し電
極２５は、ソース引き出し電極４０ａに電気的に接続さ
れる。
【００３９】第２ゲート引き出し電極３０は、ゲート電
極１２０に接続された第１ゲート引き出し電極２０と数
μｍ〜数十μｍの間隙を介して隣接配置されており、第
２ゲート引き出し電極３０は、ボンディング工程前にお
いては、ゲート電極１２０と電気的に分離されている。
【００４０】図示してはいないが、素子表面には、ボン
ディングパッド領域となる引き出し電極の一部表面をの
ぞき、パッシベーション膜が形成される。また、基板は
チップごとにカッティングされ、各チップは所定の金属
フレームにマウントされ、この金属フレーム上に設けら
れた引き出し電極パッドとチップ上の第１ゲート引き出
し電極２０の一部に形成するゲートパッドを電気的に接
続するためにＡｌワイヤ等を用いたボンディングがなさ
れる。このボンディングの際、図１に示すように、ツェ
ナーダイオードの一方の端部に接続された第２ゲート引
き出し電極３０と第１ゲート引き出し電極２０とに跨る
ようにボンディングワイヤ１５０が接着される。参考の
ため、図中ボンディングワイヤの接着状態を破線で示し
た。
【００４１】図２（ａ）、図２（ｂ）は、第１の実施の
形態であるパワーＭＯＳＦＥＴチップの概略的な表面構
成を示す平面図である。図２（ａ）は、ボンディング
前、図２（ｂ）はボンディング後の状態を示す。
【００４２】図２（ａ）に示すように、チップ１０の表
面には、従来のチップと同様にボンディング用のソース
電極パッドとゲートパッドが形成されるが、ゲートパッ
ドが、第１ゲートパッド２０と第２ゲートパッド３０の
２つの領域に分離形成されている。これらはそれぞれ、
図１中の第１ゲート引き出し電極２０と第２ゲート引き
出し電極３０の一部に相当する。
【００４３】図２（ｂ）に示すように、各ゲートパッド
上に形成されるボンディングワイヤ５０は、この２つに
分離形成された第１ゲートパッド２０と第２ゲートパッ
ド３０を跨ぐように形成される。
【００４４】図３（ａ）と図３（ｂ）は、第１の実施の
形態におけるパワーＭＯＳＦＥＴの等価回路を示す。図
３（ａ）はボンデング前の図２（ａ）の状態、図３
（ｂ）はボンディング後の図２（ｂ）の状態にそれぞれ
対応している。
【００４５】図３（ａ）中の破線で囲んだ領域１００
が、ゲートパッド部に対応している。図３（ａ）に示す
ように、ゲートパッドが、第１ゲートパッドと第２ゲー
トパッドに分離形成されているため、ボンディング前に
おいては、ツェナーダイオードＺはソース領域のみに接
続され、ゲート電極とは接続されていない。
【００４６】これをチップ上の第１ゲート引き出し電極
即ち第１ゲートパッド２０と、チップをマウントした金
属フレーム上の引き出し電極パッドとをボンディングワ
イヤにより電気的に接続する際に、図２（ｂ）に示すよ
うに、第１ゲートパッド２０と第２ゲートパッド３０に
跨るようにボンディングワイヤ５０を設けると、図３
（ｂ）に示すように、ボンディングワイヤの接続部が両
ゲートパッドに跨っているため、ツェナーダイオードＺ
は、ゲート電極に電気的にショートされることになる。
各セルのゲート電極およびツェナーダイオードＺが電気
的に接続され、図８（ｂ）に示した従来のツェナーダイ
オードを備えたパワーＭＯＳＦＥＴと同じ等価回路を有
することとなる。
【００４７】検査工程は、通常ボンディングワイヤを接
続していない時点で行うため、図３（ａ）に示す等価回
路を有する素子において、各ボンディングパッドにプロ
ーブを当て、このプローブを介して各セルのゲートとソ
ース間に所定電圧を印加し、電流電圧特性をチェックで
きる。
【００４８】この段階で、ツェナーダイオードＺと第２
ゲートパッド３０とは電気的に分離されているため、ツ
ェナーダイオードＺに電流が流れ込むことはない。よっ
て、ツェナー電圧Ｖｚに制限されることなく、ゲートと
ソース電極パッド間に電圧を印加することができる。
【００４９】即ち、ツェナーダイオードを備えたパワー
ＭＯＳＦＥＴであるにもかかわらず、検査工程において
は、パワーＭＯＳＦＥＴの設計絶縁破壊電圧に近い電圧
までゲートとソース間に印加でき、あらかじめ不良セル
を絶縁破壊除去することが可能である。また、実際の使
用時には、ツェナーダイオードをゲートとソース間に接
続した等価回路を有するため、使用中のサージ電圧によ
るゲート酸化膜の絶縁破壊を防止することもできる。
【００５０】上述するように、第１の実施の形態におけ
るパワーＭＯＳＦＥＴにおいては、主に従来ツェナーダ
イオードとゲートの両方に接続されていたゲートパッド
を２つの領域に分離形成し、ツェナーダイオードとゲー
ト電極を電気的に分離し、ボンディングワイヤの接着時
に分離形成した２つのゲートパッド部を電気的に接続さ
せることにより、検査工程における不良セルの事前破壊
除去とツェナーダイオードを用いたサージ電圧によるセ
ル破壊防止の両方の効果を兼ね添えたパワーＭＯＳＦＥ
Ｔを提供できる。
【００５１】上記パワーＭＯＳＦＥＴは、従来パワーＭ
ＯＳＦＥＴのゲート引き出し電極のパターン変更のみで
対応できるため、工程の新たな負担を生じない。また、
ボンディング工程において、２つのゲートパッドに跨る
ように接着部を形成すれば、１回のボンディングでゲー
ト電極とフレーム上の引き出し電極パッドの接続および
第１、第２電極パッドの短絡を行うことができるため、
新たな工程の負担が生じない。
【００５２】次に、図４（ａ）〜図４（ｃ）を参照し
て、上述した第１の実施の形態における半導体装置の製
造方法について説明する。なお、ＭＯＳＦＥＴセルの基
本構造は、従来のものと共通するため、その製造方法も
従来の方法を準用できる。
【００５３】まず、図４（ａ）に示すように、リン
（Ｐ）がドープされた単結晶のｎ+型シリコン基板８０
上に気相成長法を用いて、ｎ-型エピタキシャル層９０
を形成する。気相成長の条件としては、例えば減圧下で
基板温度を１２００℃程度とし、反応ガスとしてモノシ
ラン（ＳｉＨ4）ガス、ドーピングガスとして例えばホ
スフィン（ＰＨ3）を用い、導電型をｎ型とする。
【００５４】次に、ｐ型ベース領域１００の中央に形成
される深い拡散領域を形成する。これは、エピタキシャ
ル層９０の表面に熱酸化法で形成するフィールド酸化膜
をパターニングしたものを注入マスクに用い、深いイオ
ン注入を行うことにより形成する。このときの注入条件
は、例えばイオン注入エネルギを４０〜５０ｋｅＶ、ド
ーズ量を１０14〜１０15／ｃｍ2とし、注入後に行う、
アニール条件は基板温度１１００〜１２００℃で約１０
時間とする。なお、図中には示していないが、通常は、
同時にセル領域の外周囲にはガードリングと呼ばれるリ
ング状の平面形状を有する深いｐ型不純物拡散層も形成
する。
【００５５】セル形成領域表面のフィールド酸化膜をエ
ッチング除去し、この後基板表面上に熱酸化法により、
膜厚約５０〜１００ｎｍのゲート酸化膜１４０ａを形成
する。
【００５６】図４（ａ）に示すように、ゲート酸化膜１
４０ａ上に、減圧ＣＶＤ法を用いて膜厚約５００ｎｍの
多結晶Ｓｉ膜を形成する。通常のフォトリソグラフィ工
程を用いて、これをパターニングし、ゲート電極１２０
とツェナーダイオードのベース膜１３０ａを形成する。
このとき図示していないが、ペレット周縁部近傍にはガ
ードリング電極も同時に形成する。
【００５７】次に、このゲート電極１２０のパターンを
イオン注入マスクとして、イオン注入法を用いてボロン
（Ｂ）イオンを基板面に注入し、セル領域にＰ型ベース
領域１００を形成する。このときの注入条件は、イオン
注入エネルギを４０〜５０ｋｅＶ、ドーズ量を１０13〜
１０14／ｃｍ2とする。イオン注入後に行うアニール条
件は、基板温度約１１００℃で、約５時間〜１０時間と
する。
【００５８】図４（ｂ）に示すように、基板表面上にレ
ジスト膜を塗布し、通常のフォトリソグラフィ工程を用
いて、レジストパターン１３５を形成する。このレジス
トパターン１３５とゲート電極１２０をイオン注入マス
クとして、イオン注入法を用いて、砒素（Ａｓ）イオン
を基板面に注入する。この時のイオン注入条件は、例え
ば、イオン注入エネルギを３０〜４０ｋｅＶ、ドーズ量
を約１０15／ｃｍ2とする。イオン注入後に行うアニー
ルの条件は、基板温度約９００〜１０００℃、約１０〜
２０分間とする。また、同時にツェナーダイオードのベ
ース膜１３０ａにも選択的に砒素（Ａｓ）イオンの注入
を行いｎ型半導体層を形成する。
【００５９】図４（ｃ）に示すように、ＣＶＤ法を用い
て、基板表面上に膜厚約１．５〜３μｍの層間絶縁膜１
４０を形成する。層間絶縁膜１４０は単層のＳｉＯ2膜
でも、ＳｉＯ2膜と平坦性の高いフォスフォシリケート
ガラス（ＢＰＳＧ）膜等の複数の膜による積層膜でもよ
い。
【００６０】この後に続く工程は、図１を参照して説明
する。通常のフォトリソグラフィ工程を用いて、層間絶
縁膜１４０を選択的にエッチングし、ソース領域１１０
上、および多段ｐｎ接合で形成されるツェナーダイオー
ド１３０の図中両端部に相当するｎ型半導体層上にコン
タクトホールを形成する。
【００６１】スパッタリング法を用い、基板表面上に膜
厚約４μｍのＡｌ膜を形成し、先の工程で形成したコン
タクトホールを埋める。通常のフォトリソグラフィ工程
を用いてこのＡｌ膜をパターニングし、ソース領域１１
０に電気的に接続されたソース引き出し電極４０ａ、第
１ゲート引き出し電極２０、第２ゲート引き出し電極３
０、およびソース引き出し電極４０ａに電気的に接続さ
れるツェナーダイオードの引き出し電極２５を形成す
る。
【００６２】ボンディングワイヤとして従来使用のＡｌ
ワイヤを用いる場合には、パッド上の接着部のボンディ
ング直径が２００〜３００μｍとなるため、第１ゲート
引き出し電極２０と第２ゲート引き出し電極３０の間隙
幅は、数十〜１００μｍ程度とすることが好ましい。ボ
ンディングワイヤとして従来使用の金（Ａｕ）ワイヤを
用いる場合は、パッド上の接着部のボンディング直径が
数十μｍ程度であるため、上記間隙は数μｍとするのが
好ましい。
【００６３】スパッタリング法を用いて、基板裏面全面
に、約１μｍのＡｕを蒸着し、これをドレイン電極７０
とする。
【００６４】この後、基板表面にＣＶＤ法を用いてパッ
シベーション膜を形成し、基板であるウエハをチップご
とに分離し、各チップごと金属フレームにマウントす
る。さらにチップ上のボンディングパッドとフレーム上
の引き出し電極パッド間のボンディングを行う。この
際、第１ゲートパッドと第２ゲートパッドの両者に跨る
ようにボンディング接着部を形成すれば、両ゲートパッ
ドの短絡、即ちツェナーダイオードとゲート電極との電
気的な接続を行うことができる。
【００６５】なお、第１ゲート引き出し電極２０と第２
ゲート引き出し電極３０との電気的な接続は、上述した
ような両領域に跨るボンディング接着を行う方法の他、
金属フレーム上の共通する電極パッドとそれぞれの電極
パッドを結ぶワイヤボンディングを行い、金属フレーム
上の電極を介して両電極パッド部を電気的に接続しても
よい。この場合は、両電極パッドの配置や間隙幅等を特
に考慮する必要がなくなる。
【００６６】また、図２（ｂ）では、第１ゲートパッド
２０と第２ゲートパッド３０との間隙部の長軸方向に平
行となるようにボンディングワイヤを接着しているが、
間隙部の長軸方向に交差する方向にボンディングワイヤ
を接着してもよい。
【００６７】（第２の実施の形態）図５（ａ）、図５
（ｂ）は、第２の実施の形態であるパワーＭＯＳＦＥＴ
チップの概略的な表面構成を示す平面図である。図５
（ａ）は、ボンディング前、図５（ｂ）はボンディング
後の状態を示す。
【００６８】第２の実施の形態におけるパワーＭＯＳＦ
ＥＴは、同一チップ内に保護回路１８０を備えたもので
ある。保護回路１８０は、トランジスタのゲートとソー
ス間に一定以上の電圧が印加される場合に電流経路が変
更されるような、あるいは、電流を停止するように設計
された、トランジスタ、抵抗、コンデンサー等を備えた
保護回路である。具体的な回路は種々のものが設計可能
であるため、その詳細な回路表示は省略する。
【００６９】図５（ａ）に示すように、チップ２００上
には、ソース電極パッド１９０とゲートパッドとが形成
されるが、このゲートパッドは第１ゲートパッド１７０
と第２ゲートパッド１６０とに分離形成されており、一
方の第２ゲートパッド１６０は、電気的に保護回路１８
０に接続されている。
【００７０】図６（ａ）は、ボンディング前の第２の実
施の形態におけるパワーＭＯＳＦＥＴの等価回路を示
す。
【００７１】図中、破線で囲んだ領域３００が、ゲート
パッド部に対応している。ゲートパッドは、第１ゲート
パッド１７０と第２ゲートパッド１６０に分離形成され
ているため、等価回路上では、保護回路とゲート電極が
電気的には分離された状態となっている。
【００７２】チップ２００を載せたフレーム上の引きだ
し電極パッドとチップ上の引き出し電極パッド間でのボ
ンディングを行う際、図５（ｂ）に示すように、第１ゲ
ートパッド１７０と第２ゲートパッド１６０に跨るよう
にボンディング接着部を形成すれば、第１ゲートパッド
１７０と第２ゲートパッド１６０とが電気的にショート
される。図６（ｂ）は、ボンディング後の第２の実施の
形態におけるパワーＭＯＳＦＥＴの等価回路を示す。
【００７３】ボンディングにより、第１ゲートパッドと
第２ゲートパッドを電気的に接続すると、図８（ｃ）に
示した従来の保護回路を備えたパワーＭＯＳＦＥＴと同
じ等価回路を有することになる。
【００７４】検査工程は、通常ボンディングワイヤを接
続していない時点で行うため、図６（ａ）に示す等価回
路を有する素子において、各ボンディングパッドにプロ
ーブを当て、このプローブを介してゲートとソース間に
所定電圧を印加し、電流電圧特性をチェックができる。
【００７５】保護回路１８０と第１ゲートパッド１７０
とは電気的に分離されているため、保護回路で規定した
電圧とは関わりなく、ゲートとソース間に電圧を印加す
ることができる。
【００７６】よって、検査工程においては、パワーＭＯ
ＳＦＥＴ素子の設計絶縁破壊電圧に近い試験電圧をあえ
てゲートとソース間に印加し、不良セルを絶縁破壊し
て、将来不良が発生する可能性のあるセルをあらかじめ
確実に破壊除去することができる。また、実際の使用時
には、ツェナーダイオードをゲートとソース間に接続し
た等価回路を有するため、使用中に発生するサージ電圧
によるセル破壊事故を防止することもできる。
【００７７】以上、実施の形態に沿って本発明を説明し
たが、本発明は、これらに制限されるものではない。実
施の形態において、第１ゲートパッド、第２ゲートパッ
ドを１つのワイヤボンディングで接続しているが、複数
のワイヤボンディングによって接続しても同様の効果が
得られることはいうまでもない。上述した実施の形態に
おいては、二重拡散型絶縁ゲート構造を有する半導体セ
ルとしてＭＯＳＦＥＴの場合を例に挙げたが、ＩＧＢＴ
（Insulaated Gate Bipolar Transistor）)でもよい。
この場合は、図１に示す半導体基板の導電型がＭＯＳＦ
ＥＴの場合と逆の導電型となるが、その他の構造は共通
している。また、素子を構成する各層の導電型を反転さ
せてもよい。その他種々の変更が可能である。
【００７８】
【発明の効果】上述したように、発明の半導体装置は、
電気的に並列に接続される複数の二重拡散型電界効果ト
ランジスタセルと、この各二重拡散型電界効果トランジ
スタセルを構成するゲートとソース間に電気的に接続さ
れるツェナーダイオード若しくは保護回路を有する半導
体装置において、ゲートに電気的に接続されたボンディ
ング用パッドである第１ゲートパッドと、ツェナーダイ
オード若しくは保護回路に電気的に接続されたボンディ
ング用パッドである第２ゲートパッドとを有している。
【００７９】ワイヤボンディング前に行う検査工程にお
いては、第１ゲートパッドと第２ゲートパッドとが電気
的に分離されているので、ツェナーダイオードや保護回
路の特性に制限されることなく、プローブ等を用いて、
各二重拡散型電界効果トランジスタセルに、使用電圧よ
り高く、該トランジスタの設計絶縁破壊電圧より低い試
験電圧を印加し、絶縁破壊電圧が試験電圧より低いセル
をあらかじめ破壊除去することができる。
【００８０】さらに、検査工程後に行うワイヤボンディ
ング工程において、第１ゲートパッドと第２ゲートパッ
ドとを電気的に短絡することで、トランジスタにツェナ
ーダイオードや保護回路を接続できる。よって、使用中
において発生するサージ電圧からゲート絶縁膜の絶縁破
壊を防ぐことができる。
【００８１】長期使用においてセル破壊の可能性のある
不良セルをあらかじめ確実に除去し、さらにツェナーダ
イオードや保護回路により、使用時において発生する静
電気等によるサージ電圧からトランジスタセルを保護す
ることができるため、長期的信頼性の高い半導体装置を
提供できる。
【００８２】本発明の半導体装置は、従来のゲートパッ
ドのパターンを変更するのみでよいため、薄膜プロセス
上の負担がない。また、第１ゲートパッドと第２ゲート
パッドとを隣接して形成し、間隙をボンディング接着部
直径より狭くし、第１ゲートパッドと第２ゲートパッド
とに跨るようにボンディング接着部を形成すれば、ボン
ディング工程の新たな負担も伴わないですむ。
【００８３】よって、従来の製造工程をほとんど変更す
ることなく、簡易な方法により長期的信頼性の高い半導
体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるパワーＭＯ
ＳＦＥＴの部分断面図である。
【図２】本発明の第１の実施の形態におけるパワーＭＯ
ＳＦＥＴチップの概略的な平面構成図である。
【図３】本発明の第１の実施の形態におけるパワーＭＯ
ＳＦＥＴの等価回路図である。
【図４】本発明の第１の実施の形態におけるパワーＭＯ
ＳＦＥＴの製造工程を説明する為の途中工程の装置の部
分断面図である。
【図５】本発明の第２の実施の形態におけるパワーＭＯ
ＳＦＥＴチップの概略的な平面構成図である。
【図６】本発明の第２の実施の形態におけるパワーＭＯ
ＳＦＥＴの等価回路図である。
【図７】従来のパワーＭＯＳＦＥＴの部分断面図であ
る。
【図８】従来のパワーＭＯＳＦＥＴの等価回路図であ
る。
【図９】従来のパワーＭＯＳＦＥＴチップの概略的な平
面構成図である。
【図１０】従来のパワーＭＯＳＦＥＴに備えられた双方
向ツェナーダイオードの電圧電流特性の一例を示すグラ
フである。
【符号の説明】
１０、２００・・・チップ ２０、１７０・・・第１ゲートパッド ３０、１６０・・・第２ゲートパッド ４０、１９０・・・ソース電極パッド ５０、２２０・・・ボンディングワイヤ ６０、２１０・・・ボンディングワイヤ ７０・・・ドレイン電極 ８０・・・単結晶基板 ９０・・・エピタキシャル層 １００・・ｐ型ベース領域 １１０・・ソース領域 １２０・・ゲート電極 １３０・・ツェナーダイオード １４０・・層間絶縁膜 １５０・・ボンディングワイヤ １８０・・保護回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松木 宏文 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 電気的に並列に接続される複数の二重拡
    散型電界効果トランジスタセルと、前記各二重拡散型電
    界効果トランジスタセルを構成するゲートとソース間に
    電気的に接続して使用されるツェナーダイオードとを有
    する半導体装置において、 前記ゲートに電気的に接続されたボンディング用パッド
    である第１ゲートパッドと、 前記ツェナーダイオードに電気的に接続されたボンディ
    ング用パッドである第２ゲートパッドとを有し、 前記第１ゲートパッドと前記第２ゲートパッドが、１本
    または複数本のボンディングワイヤにより電気的に接続
    される半導体装置。
  2. 【請求項２】 電気的に並列に接続される複数の二重拡
    散型電界効果トランジスタセルと、前記各二重拡散型電
    界効果トランジスタセルを構成するゲートとソース間に
    電気的に接続して使用する保護回路とを有する半導体装
    置において、 前記ゲートに電気的に接続されたボンディング用パッド
    である第１ゲートパッドと、 前記保護回路に電気的に接続されたボンディング用パッ
    ドである第２ゲートパッドとを有し、 前記第１ゲートパッドと前記第２ゲートパッドが、１本
    または複数本のボンディングワイヤにより電気的に接続
    される半導体装置。
  3. 【請求項３】 前記第１ゲートパッドと前記第２ゲート
    パッドが、互いに隣接して形成され、該両ゲートパッド
    間の間隙が、少なくとも一部でボンディングワイヤの接
    着部直径より狭く、 前記ボンディングワイヤの接着部が、前記第１ゲートパ
    ッドと前記第２ゲートパッドに跨るように形成されるこ
    とにより、前記第１ゲートパッドと前記第２ゲートパッ
    ドが電気的に接続されることを特徴とする請求項１また
    は請求項２に記載の半導体装置。
  4. 【請求項４】 前記第１ゲートパッドと前記第２ゲート
    パッドとを電気的に接続するワイヤボンディング工程前
    に行う検査工程において、 各二重拡散型電界効果トランジスタセルのゲートとソー
    ス間に、該トランジスタの設計絶縁破壊電圧より低いが
    少なくとも使用電圧より高い試験電圧が印加され、絶縁
    破壊電圧が前記試験電圧より低いセルが破壊除去されて
    いることを特徴とする請求項１から請求項３のいずれか
    に記載の半導体装置。
  5. 【請求項５】 前記二重拡散型電界効果トランジスタ
    が、ＭＯＳＦＥＴ若しくはＩＧＢＴである請求項１から
    請求項４のいずれかに記載の半導体装置。
JP9319930A 1997-11-20 1997-11-20 半導体装置 Pending JPH11154746A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005450A (zh) * 2010-10-12 2011-04-06 浙江大学 一种应用于vdmos器件的静电放电保护结构
JP2013084979A (ja) * 2012-12-27 2013-05-09 Fuji Electric Co Ltd 半導体装置
JP2020043200A (ja) * 2018-09-10 2020-03-19 株式会社東芝 半導体装置

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