JP2007305906A - ダイオード - Google Patents
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Abstract
【課題】チップサイズを小さくしても所望の特性が得られ、かつ高耐圧であるダイオードを提供する。
【解決手段】互いに反対側に位置する第1主面及び第2主面を有するダイオードにおいて、カソード電極に接触して形成された第1導電型の第1半導体領域と、第2半導体領域と、主電極に接触して形成された第2導電型の第3半導体領域と、前記第1主面と交差する面に形成された第1導電型の第4半導体領域とを有しており、前記第3半導体領域は前記第1半導体領域および前記第4半導体領域に直接接合されておらず、前記第2半導体領域を介して前記第1半導体領域および前記第4半導体領域に接続する。
【選択図】図1
【解決手段】互いに反対側に位置する第1主面及び第2主面を有するダイオードにおいて、カソード電極に接触して形成された第1導電型の第1半導体領域と、第2半導体領域と、主電極に接触して形成された第2導電型の第3半導体領域と、前記第1主面と交差する面に形成された第1導電型の第4半導体領域とを有しており、前記第3半導体領域は前記第1半導体領域および前記第4半導体領域に直接接合されておらず、前記第2半導体領域を介して前記第1半導体領域および前記第4半導体領域に接続する。
【選択図】図1
Description
本発明は、ダイオード技術に関し、特に、ダイオード構造に適用して有効な技術に関するものである。
ダイオードの一例として、メサ型構造のpinダイオードがある。
メサ型のpinダイオードとしては、例えば特開平10−107299号公報(特許文献1)には高電力のパルスが印加されたときの界面での放電を防止するために、メサの側面にリンを拡散した層を形成してさらに深さを浅く濃度はI層よりも濃く形成することにより高電圧印加時のメサ界面での放電を防止する構造が開示されている。
また、特開平6−104458号公報(特許文献2)では界面での表面リーク電流を防止するために、メサの側面にボロンをイオン注入した電気絶縁性を示す高抵抗領域の形成することによりメサ界面でのリーク電流を防止する構造が開示されている。
また、特開平10−27917号公報(特許文献3)ではメサ部分を有するn領域のメサ部分にp型不純物を拡散してメサ部分でのリーク電流を防止する構造が開示されている。
また、特開平5−291605号公報(特許文献4)には、メサ型の半導体受光素子として、メサ型の側面においてリーク電流を防止するためにメサ側面にp−InPをエピタキシャル成長させる構造が開示されている。
また、特開平8−162663号公報(特許文献5)には、メサ型の半導体受光素子においてメサ型の側面においてリーク電流を防止するためにメサ側面にInAlAs高抵抗層とn+InP層を形成する構造が開示されている。
また、特開平6−124940号公報(特許文献6)には、メサ型のダイオードとして、メサ部分のパシベーション膜を下層に亜鉛ガラスを主成分とするガラスと上層に鉛を主成分とするガラスを形成することにより亜鉛ガラスによりメサ表面のリーク電流を防止し、鉛ガラスで酸やアルカリの薬品耐性を向上する構造が開示されている。
特開平10−107299号公報(段落〔0010〕〜〔0013〕、図2〜図5等)
特開平6−104458号公報(段落〔0005〕〜〔0006〕、図1等)
特開平10−27917号公報(段落〔0014〕〜〔0016〕、図1等)
特開平5−291605号公報(段落〔0004〕、〔0011〕〜〔0012〕、図1等)
特開平8−162663号公報(段落〔0015〕〜〔0020〕、図1、図2等)
特開平6−124940号公報(段落〔0012〕〜〔0013〕、図1等)
近年、モバイル機器の普及や、コストダウンの要請により、ダイオードなどの半導体素子は小型化の傾向がある。
ダイオードの小型化について本発明者が検討した所、ダイオードには以下のような問題があることを見出した。
すなわち、導電型がn型である半導体基板上に不純物濃度が極めて低い半導体領域であるi層を形成させ、i層上に導電型がp型である半導体領域を形成する3層構造のpinダイオードにおいて、i層領域に可動イオンが浸入し反転層を生成するため、所望の特性が得られなくなるという問題である。
また、反転層の生成を防止するため、上側主面と交差する面に不純物濃度が高い半導体領域であるn型拡散層を形成すると、p型半導体領域とn型拡散層との間にpn接合が形成される。このため、pin接合以外での容量が増加し、所望の特性が得られなくなったり、pn間でのなだれ降伏による耐圧劣化が生じるという問題がある。
本願発明の目的は、チップサイズを小さくしても所望の特性が得られ、かつ高耐圧であるダイオードを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、互いに反対側に位置する第1主面及び第2主面を有し、カソード電極に接触して形成された第1導電型の第1半導体領域と、第2半導体領域と、主電極に接触して形成された第2導電型の第3半導体領域と、前記第1主面と交差する面に形成された第1導電型の第4半導体領域とを有しており、前記第3半導体領域は前記第1半導体領域および前記第4半導体領域に直接接合されておらず、前記第2半導体領域を介して前記第1半導体領域および前記第4半導体領域に接続されているダイオードである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、主電極と接触する第3半導体領域と反転層生成防止用の第4半導体領域との間にpn接合が形成されないため、チップサイズを小さくしても所望の特性が得られる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は原則として省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
図1は本実施の形態1であるダイオードの構造を示す断面図である。本実施の形態1のダイオード100はpin(Positive Intrinsic Negative)ダイオードである。
図1は本実施の形態1であるダイオードの構造を示す断面図である。本実施の形態1のダイオード100はpin(Positive Intrinsic Negative)ダイオードである。
図1において、本実施の形態1であるダイオード100は主面11(第1主面)および主面12(第2主面)とを有し、主面12を持ち、高不純物濃度であるn+型層1(第1半導体領域)上にi層2(第2半導体領域)が任意の厚さで形成されている。
i層2は真性半導体領域(Intrinsic)であり、一般的に不純物濃度が極めて低く、純度が高い半導体領域であるが、目的に合った動作を確保した上で、若干の不純物が含まれてしまうことを排除するものではない。
i層2のn+型層1との接合面と反対側の主面11にはn+型層1と反対導電型でi層2よりも高不純物濃度であるp+型主接合3(第3半導体領域)が主面11から主面12の方向に向かって選択的に形成されている。p+型主接合3の主面11以外の部分は、周囲をi層2により囲まれている。
また、ダイオード100はメサ形状をなしており、ダイオード100を主面11側から見た端部、すなわち図1に示す両肩部には主面11と交差する面が形成されており、n+型層1にまで達している。
主面11と交差する面にはn+型層1と同導電型で同電位のn+型拡散層4(第4半導体領域)が形成され、n+型層1に接合されており、n+型層1とn+型拡散層4は電気的に接続されている。
また、i層2はn+型層1、p+型主接合3およびn+型拡散層4に接合されている。また、p+型主接合3とn+型拡散層4とは直接接合されておらず、i層2を介してp+型主接合3とn+型拡散層4とにそれぞれ接続されている。
また、ダイオード100は主面11においてp+型主接合3と接続される主電極5(第2電極)、および主面12においてn+型層1に接続されるカソード電極6(第1電極)が形成されている。
また、ダイオード100は熱酸化SiO2膜やリンガラス等で形成された層間膜7および第1パッシベーション膜8と、この第1パッシベーション膜8と主電極5上に形成されたプラズマCVD法で形成される窒化珪素(P−SiN)などの第2パッシベーション膜9を有しており、主電極5の一部が露出している。
次に、図2を用いて本発明の実施の形態1であるダイオード100の特徴について説明する。図2は本実施の形態1であるダイオードの特徴を説明するための断面図である。
pinダイオードでは、不純物を添加し、不純物濃度が高いp層とn層が不純物を添加しないi層を介して接続されており、例えばNaイオン等の可動イオンがi層に浸入するとi層の被浸入箇所が反転層となり、リーク電流の原因となったり、容量が変動するため所望の特性が得られないという問題が生じる。
従来のpinダイオードでは、図1および図2に示す第1パッシベーション膜8や第2パッシベーション膜9などの保護膜を設けることにより、可動イオンの浸入を防止する手段が採られていた。
ところが、近年のチップサイズの小型化に伴い、主面11と交差する面の角度が急峻になるため、図2に示す第1パッシベーション膜8や第2パッシベーション膜9などの保護膜に欠損部10が生じる可能性が高い。
そして、主面11と交差する面に図2に示すようなn+型拡散層4が形成されていない場合、保護膜の欠損部10からi層2に可動イオンが浸入することによりダイオードの信頼性が低下してしまう。
図2に示す本実施の形態1のダイオード100は、主面11と交差する面にn+型拡散層4が形成されているため、仮に主面11と交差する面を覆う第1パッシベーション膜8および第2パッシベーション膜9の一部が欠損しており欠損部10が存在しても、可動イオンはn+型拡散層4にトラップされる。
したがって、可動イオンはi層2まで浸入しないので、ダイオードの信頼性低下を防止できる。
また、ダイオード100はp+型主接合3とn+型拡散層4とが直接接合されておらず、i層2を介して接続されているため、p+型主接合3とn+型拡散層4とでのpn接合は形成されない。
したがって、本実施の形態1によれば、pin接合以外のpn接合が存在しないので、容量増加を防止することができる。また、pn間でのなだれ降伏による耐圧劣化も生じない。
ここで、p+型主接合3とn+型拡散層4との最短距離について説明する。
図2において、p+型主接合3とn+型拡散層4との最短距離は、p+型主接合3とn+型層1との最短距離と同等以上になるように形成している。
このように形成することにより、実装時の電流をp+型主接合3、i層2、n+型層1の順に確実に流すことができ、所望の特性を得ることができる。
一方、耐圧性能の観点からは本発明者が検討した結果、p+型主接合3とn+型拡散層4との最短距離が5μm以上であれば、pin型ダイオードに通常用いるi層2の不純物濃度範囲において、耐圧100V以上を確保できることがわかった。
次に、本実施の形態1であるダイオード100の製造方法について図を用いて説明する。図3〜図9は本実施の形態1のダイオードの製造方法を説明するためのウェハの断面図である。
まず、図3に示すように、高不純物濃度であるn+型層1を準備し、n+型層1上に気相成長により低不純物濃度であるi層2を任意の厚さ(主面11からn+型層1とi層2との接合面までの長さ)で形成する。
次に、図4に示すように、i層2上に例えば熱酸化法により絶縁膜である層間膜7を形成した後、通常のフォトエッチングにより一部の層間膜7を除去し、選択的にp+型主接合3を熱拡散あるいはイオン打ち込みによって形成する。
次に、図5に示すように、ウェハを主面11から見た端部、すなわち図5に示す左右の肩部をエッチングによりi層2を貫通してn+型層1に達するまで主面11と交差する面を形成し、メサ形状を形成する。
ここで、主面11と交差する面、すなわちメサ形状の側面を形成する工程を機械的なダイシングにより行う場合、メサ形状の側面に破砕層が形成されるが、チップサイズが小さくなると、該破砕層でキャリアが再結合し易くなるため、低電流で順抵抗が大きくなるという問題が生じる。
すなわち、本実施の形態1のダイオード100は主面11と交差する面を形成する工程において、エッチングによりi層2を貫通してn+型層1に達するようにすることにより、破砕層の発生を防止することができる。
次に、図6に示すようにメサ形状の側面に、i層2を被覆してn+型拡散層4を形成する。なお、n+型拡散層4を形成する方法として、例えば熱拡散による方法やイオン打ち込みによる方法を挙げることができる。
次に、図7に示すように層間膜7上にさらにリンガラス(PSG)膜を形成した絶縁膜である第1パッシベーション膜8を形成した後、フォトエッチングによって第1パッシベーション膜8の窓明けを行い、表面にアルミニウムあるいはシリコン入りアルミニウムを蒸着し、通常のフォトエッチングによって主電極5を形成する。
次に、図8に示すように表面に絶縁膜のプラズマ窒化シリコン膜である第2パッシベーション膜9を形成し、通常のフォトエッチングによってパターニングして主電極5の一部を露出させる。
次に、図1に示すように主面12に、例えば金あるいは金―アンチモン電極を蒸着して、蒸着後300〜450℃で熱処理してカソード電極6を形成した後、個片化し、ダイオード100が完成する。
なお、この個片化工程は機械的なダイシングとすることができる。ダイシングによりn+型層1の側面に破砕層が発生しても、不純物濃度が高い領域であるため、抵抗値に影響はない。
ただし、ダイシングに際して、切断箇所上部の第1パッシベーション膜8および第2パッシベーション膜9はフォトエッチングにより、取り除いておくことが好ましい。切断前に第1パッシベーション膜8および第2パッシベーション膜9を取り除くことにより、ダイシングの際、第1パッシベーション膜8または第2パッシベーション膜9にクラックが生じるのを防止する事ができる。
(実施の形態2)
図9は本発明の実施の形態2のダイオード101の構造を示す断面図である。
図9は本発明の実施の形態2のダイオード101の構造を示す断面図である。
ダイオード101とダイオード100との相違点はダイオード101のメサ形状の側面(第4半導体領域の第1主面と交差する面)には第1パッシベーション膜8および第2パッシベーション膜9が形成されていない点である。
本実施の形態2によれば、メサ形状の側面には第1パッシベーション膜8および第2パッシベーション膜9が形成されていないので、最終的な個片化工程において、第1パッシベーション膜8および第2パッシベーション膜9の一部を取り除く必要がない。
仮に図9に示すように、メサ形状の側面にある可動イオンはn+拡散層4にトラップされるので、第1パッシベーション膜8および第2パッシベーション膜9が形成されていなくても反転層は生成されない。
すなわち、本実施の形態2によれば、前記実施の形態1よりも容易に、前記実施の形態1で説明した効果を有するダイオードを得ることができる。
(実施の形態3)
図10は本発明の実施の形態3のダイオード102の構造を示す断面図である。
図10は本発明の実施の形態3のダイオード102の構造を示す断面図である。
ダイオード102とダイオード100との相違点はダイオード102のメサ形状の側面(第4半導体領域の第1主面と交差する面)が、n+型層1にまで達していない点である。ダイオード102のメサ形状の側面は、n+型拡散層4とn+型層1との最短距離が、p+型主接合3とn+型層1との最短距離よりも短くなるように形成されている。
また、ダイオード102ではn+型拡散層4とn+型層1とは直接接合されておらず、i層2を介して接続されている。
ダイオード102では、n+型拡散層4をn+型層1に接合しないことにより、ダイオード100と比較してp+型主接合3とn+型拡散層4との最短距離を短く(例えば、p+型主接合3とn+型拡散層4との最短距離をp+型主接合3とn+型層1との最短距離よりも短く)しても、実装時の電流をp+型主接合3、i層2、n+型層1の順に確実に流すことができるので、チップサイズをより小型化できる。
また、ダイオード102の製造方法においては、エッチングによりメサ形状を形成する時間を短縮することができるので、製造コストを低減することができる。
なお、ダイオード102はメサ形状の側面がn+型層1まで達していないので、i層2が一部露出しており、可動イオンがi層2に浸入する可能性がある。しかし、n+型拡散層4とn+型層1との最短距離が、p+型主接合3とn+型層1との最短距離よりも短くなるように形成することにより、ダイオードの特性が変動してしまうリスクを低減することができる。
ところで、ダイオード102のメサ形状の側面(第4半導体領域の第1主面と交差する面)には第1パッシベーション膜8および第2パッシベーション膜9が形成されているが、前記実施の形態2で説明したダイオード101のようにメサ形状の側面は第1パッシベーション膜8および第2パッシベーション膜9が形成されていない構造としても良い。
第1パッシベーション膜8および第2パッシベーション膜9が形成されていなくても、可動イオンはn+拡散層4にトラップされるので、i層2に反転層は生成されない。
ダイオード102をメサ形状の側面に第1パッシベーション膜8および第2パッシベーション膜9が形成されていない構造とすることにより、最終的な個片化工程において、第1パッシベーション膜8および第2パッシベーション膜9の一部を取り除く必要がなくなるので、容易に製造することが可能となる。
(実施の形態4)
図11は本発明の実施の形態4のダイオード103を上面から見た平面図、図12は図11に示すA−A’断面で切断したダイオード103の構造を示す断面図である。
図11は本発明の実施の形態4のダイオード103を上面から見た平面図、図12は図11に示すA−A’断面で切断したダイオード103の構造を示す断面図である。
ダイオード103とダイオード100との相違点はダイオード103のカソード電極6が主面11側に設けられており、横型構造をなしている、すなわち、キャリアが主面11に沿って流れる点である。
図12に示す通り、ダイオード103のn+型層1はダイオード100とは異なり、主面11から主面12方向に向かって選択的に形成されている。そして、主面12を持つのは第5半導体領域であるi層2より高い不純物濃度のn+型層13である。
また、ダイオード103には主面11においてp+型主接合3と接続される主電極5、および主面11においてn+型拡散層4に接続されるカソード電極6が形成されている。
ダイオード103においても、p+型主接合3とn+型拡散層4とが直接接合されておらず、i層2を介して接続されているため、p+型主接合3とn+型拡散層4とでのpn接合は形成されない。
したがって、本実施の形態4によれば、横型構造のpinダイオードにおいて、pin接合以外のpn接合が存在しないので、容量増加を防止することができる。また、pn間でのなだれ降伏による耐圧劣化も生じない。
ここで、図12におけるp+型主接合3とn+型拡散層4との最短距離について説明する。図12において、n+型拡散層4はn+型層1には直接接合されておらず、電位が異なる。したがってダイオード103においては、耐圧性能の観点のみ考慮すれば良いため、p+型主接合3とn+型拡散層4との最短距離が5μm以上であれば、pin型ダイオードに通常用いるi層2の不純物濃度範囲において、耐圧100V以上を確保できる。
ただし、p+型主接合3とn+型層1との最短距離は、p+型主接合3とn+型層13との最短距離よりも短くすることが好ましい。このように形成することにより、実装時の電流をp+型主接合3、i層2、n+型層1の順に確実に流すことができ、所望の特性を得ることができる。
以上、本発明者によってなされた発明を発明に実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、本発明の実施の形態1〜4では、pinダイオードの形状をメサ形状として説明したが、トレンチ構造としても良い。チップサイズが小さくなるにつれてメサ形状の方が、製造工程上容易であるため、小型ダイオードにはメサ形状が好適であるが、トレンチ形状を形成することができる程度のチップサイズであれば、p+型主接合3とn+型拡散層4とをi層2を介して接続することにより、ダイオードの容量増加や耐性劣化を防止することができる。
本発明は、半導体装置、特にダイオードを有する半導体装置に適用できる。
1 n+型層1(第1半導体領域)
2 i層2(第2半導体領域)
3 p+型主接合3(第3半導体領域)
4 n+型拡散層4(第4半導体領域)
5 主電極(第2電極)
6 カソード電極(第1電極)
7 層間膜
8 第1パッシベーション膜
9 第2パッシベーション膜
10 欠損部
11 主面(第1主面)
12 主面(第2主面)
13 n+型層
100、101、102、103 ダイオード
2 i層2(第2半導体領域)
3 p+型主接合3(第3半導体領域)
4 n+型拡散層4(第4半導体領域)
5 主電極(第2電極)
6 カソード電極(第1電極)
7 層間膜
8 第1パッシベーション膜
9 第2パッシベーション膜
10 欠損部
11 主面(第1主面)
12 主面(第2主面)
13 n+型層
100、101、102、103 ダイオード
Claims (6)
- 互いに反対側に位置する第1主面及び第2主面を有し、
第1電極に接触して形成され、第1不純物濃度で第1導電型の第1半導体領域と、
前記第1不純物濃度よりも低い第2不純物濃度の第2半導体領域と、
第2電極に接触して形成され、前記第2不純物濃度よりも高い第3不純物濃度で、前記第1導電型とは反対導電型である第2導電型の第3半導体領域と、
前記第1主面と交差する面に形成され、前記第2不純物濃度よりも高い不純物濃度で、前記第1導電型である第4半導体領域とを有しており、
前記第2半導体領域は前記第1半導体領域、前記第3半導体領域、および前記第4半導体領域に接合され、
前記第3半導体領域は前記第1半導体領域および前記第4半導体領域に直接接合されておらず、前記第2半導体領域を介して前記第1半導体領域および前記第4半導体領域に接続されていることを特徴とするダイオード。 - 請求項1に記載のダイオードにおいて、
前記第1主面と交差する面はエッチングにより形成されることを特徴とするダイオード。 - 請求項1に記載のダイオードにおいて、
前記第3半導体領域と前記第4半導体領域との最短距離が5μm以上であることを特徴とするダイオード。 - 請求項1に記載のダイオードにおいて、
前記第1半導体領域は前記第2主面を持ち、
前記第2半導体領域は前記第1主面を持ち、
前記第3半導体領域は前記第1主面から前記第2主面方向に向かって選択的に形成されており、
前記第4半導体領域は前記第1半導体領域に接合されていることを特徴とするダイオード。 - 請求項1〜3のいずれか1項に記載のダイオードにおいて、
前記第1半導体領域は前記第2主面を持ち、
前記第2半導体領域は前記第1主面を持ち、
前記第3半導体領域は前記第1主面から前記第2主面方向に向かって選択的に形成されており、
前記第4半導体領域は前記第1半導体領域に直接接合されておらず、前記第2半導体領域を介して前記第1半導体領域に接続され、
前記第4半導体領域と前記第1半導体領域との最短距離が、前記第3半導体領域と前記第1半導体領域との最短距離よりも短いことを特徴とするダイオード。 - 請求項4〜5のいずれか1項に記載のダイオードにおいて、
前記第4半導体領域の前記第1主面と交差する面にパッシベーション膜が形成されていないことを特徴とするダイオード。
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JP2006134973A JP2007305906A (ja) | 2006-05-15 | 2006-05-15 | ダイオード |
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Country | Link |
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JP (1) | JP2007305906A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009152457A (ja) * | 2007-12-21 | 2009-07-09 | Sanyo Electric Co Ltd | メサ型半導体装置及びその製造方法 |
US8368181B2 (en) | 2007-12-25 | 2013-02-05 | Sanyo Semiconductor Co., Ltd. | Mesa semiconductor device and method of manufacturing the same |
US8426949B2 (en) | 2008-01-29 | 2013-04-23 | Sanyo Semiconductor Manufacturing Co., Ltd. | Mesa type semiconductor device |
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2006
- 2006-05-15 JP JP2006134973A patent/JP2007305906A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009152457A (ja) * | 2007-12-21 | 2009-07-09 | Sanyo Electric Co Ltd | メサ型半導体装置及びその製造方法 |
US8362595B2 (en) | 2007-12-21 | 2013-01-29 | Sanyo Semiconductor Co., Ltd. | Mesa semiconductor device and method of manufacturing the same |
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