KR101590235B1 - 광전자 반도체 칩 - Google Patents

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Abstract

반도체 층 시퀀스(2) 및 캐리어 기판(10)을 포함하는 광전자 반도체 칩이 특정되며, 제 1 전기 접촉층(7) 및 제 2 전기 접촉층(8)은 캐리어 기판(10) 및 반도체 층 시퀀스(2) 사이의 영역들에 적어도 배열되고, 전기 절연층(9)에 의해 서로로부터 전기적으로 절연되며, 반도체 층 시퀀스(2)와 캐리어 기판(10) 사이에 배열되는 미러층(6)을 포함한다. 미러층(6)은 제 1 전기 접촉층(7)의 부분 영역들 및 전기 절연층(9)의 부분 영역들(19)에 접하며, 미러층(6)에 접하는 전기 절연층(9)의 부분 영역들은 어떠한 지점들에서도 광전자 반도체 칩(1)의 주변 매질에 접하게 되지 않도록 하는 방식으로 제 2 전기 접촉층(8)에 의해 커버된다. 반도체 층 시퀀스(2)는 연결 접촉부(14)를 형성하기 위해 제 1 전기 접촉층(7)이 커버되지 않은 컷-아웃(17)을 갖는다.

Description

광전자 반도체 칩{OPTOELECTRONIC SEMICONDUCTOR CHIP}
본 발명은 광전자 반도체 칩에 관한 것이다.
본 특허 출원은 독일 특허 출원 번호 10 2010 045 784.1을 우선권으로 주장하며, 그에 의해 상기 문헌의 개시 내용은 참조에 의해 본원에 포함된다.
문헌 WO 2009/106069 A1은 제 1 및 제 2 전기 접촉층이 반도체 층 시퀀스와 캐리어 기판 간에 배열되는 광전자 반도체 칩을 개시한다. 이 경우에, 제 1 및 제 2 전기 접촉층은 전기 절연층에 의해 서로로부터 절연된다. 이러한 유형의 반도체 칩의 경우에, 캐리어 기판을 향하는 측에 있는 미러층(mirror layer)은 캐리어의 방향으로 활성 구역에 의해 방출된 방사선(radiation)을 캐리어 기판 반대에 놓인 방사선 커플링-아웃 에리어(radiation coupling-out area)로 편향시키기 위해 반도체 층 시퀀스에 접할 수 있다.
이러한 유형의 반도체 칩의 경우에, 수분이 전기 절연층을 통해 반도체 칩의 에지들로부터 미러층의 영역으로 바로 전달되는 위험이 존재할 수 있으며, 이는 미러층의 저하 및 결과적으로 방사선 효율의 감소를 초래할 것이다.
본 발명은 미러층이 수분의 침투에 대해 효과적으로 보호되고, 동시에 반도체 칩의 매우 효율적인 전기적 접촉-연결이 비교적 적은 생산 경비로 획득되는 개선된 광전자 반도체 칩을 특정하는 목적에 기초한다.
이 목적은 특허 청구항 1의 특징들을 포함하는 광전자 반도체 칩에 의해 달성된다. 종속 청구항들은 본 발명의 유리한 구성 및 발달들에 관한 것이다.
일 구성에 따라, 광전자 반도체 칩은 제 1 전도형의 제 1 반도체 영역 및 제 2 전도형의 제 2 반도체 영역 및 제 1 반도체 영역과 제 2 반도체 영역 사이에 배열된 활성 구역을 갖는 반도체 층 시퀀스를 포함한다.
또한, 광전자 반도체 칩은 캐리어 기판을 포함하고, 여기서 반도체 층 시퀀스는 캐리어 기판을 향하는 제 1 메인 에리어 및 반대에 놓인 제 2 메인 에리어를 갖는다. 제 1 전기 접촉층 및 제 2 전기 접촉층은 캐리어 기판과 반도체 층 시퀀스의 제 1 메인 에리어 사이의 영역들에 적어도 배열되고, 여기서 제 2 전기 접촉층은 제 1 반도체 영역 및 활성 구역의 브레이크쓰루(breakthrough)를 통해 반도체 영역으로 안내(lead)된다. 제 1 전기 접촉층 및 제 2 전기 접촉층은 전기 절연층에 의해 서로 절연된다.
미러층은 반도체층 시퀀스와 캐리어 기판 사이에 배열된다. 특히 제 1 메인 에리어의 미러층은 반도체 층 시퀀스에 접할 수 있다. 미러층은 유리하게는 캐리어 기판의 방향으로 활성 구역에 의해 방출되는 방사선을 반도체 층 시퀀스의 제 2 메인 에리어로 반사시키고, 상기 제 2 메인 영역은 방사선 커플링 아웃 에리어로서 역할한다.
미러층은 제 1 전기 접촉층의 부분 영역들 및 전기 절연층의 부분 영역들에 접하고, 캐리어 기판을 향하는 미러층의 계면의 주요부는 제 1 전기 접촉층에 의해 커버된다.
미러층에 접하는 전기 절연층의 부분 영역들은 유리하게는 어떠한 지점에서도 광전자 반도체 칩의 주변 매질(surrounding medium)에 접하게 되지 않도록 하는 방식으로 제 2 전기 접촉층에 의해 커버된다.
반도체 층 시퀀스는 바람직하게는 연결 접촉부를 형성하기 위해 제 1 전기 접촉층이 커버되지 않은 컷아웃(cutout)을 갖는다.
캐리어 기판을 향하는 미러층의 계면의 주요부가 제 1 전기 접촉층에 의해 커버된다는 사실에 의해, 미러층의 주요부는 전기 절연층으로부터 분리되고, 이에 따라 반도체 칩의 측면 플랭크(flank)들로부터 전기 절연층으로 침투할 수 있는 수분에 대해 보호된다. 미러층의 가능한 저하는 유리하게는 이러한 방식으로 감소된다.
미러층에 접하는 전기 절연층의 부분 영역들이 어떠한 지점에서도 광전자 반도체 칩의 주변 매질에 접하게 되지 않도록 하는 방식으로 제 2 전기 접촉층에 의해 커버된다는 사실에 의해, 미러층은 어떠한 지점에서도 반도체 칩의 측면 플랭크들까지 연장하는 전기 절연층의 부분 영역과 접촉하지 않는다. 그러므로, 미러층은 제 1 전기 접촉층 및 제 2 전기 접촉층에 의해 밀폐적으로 캡슐화되고 수분의 침투에 대해 보호된다.
제 1 전기 접촉층 및 제 2 전기 접촉층은 유리하게는 우선 반도체 칩의 전기 접촉-연결을 위해, 그리고 이어서 부식에 대해 미러층을 보호하도록 작용한다. 특히, 제 1 전기 접촉층은 반도체 층 시퀀스의 컷아웃에 배열된 연결 접촉을 형성한다. 컷아웃에서, 반도체 층 시퀀스는 제 1 전기 접촉층까지 제거되어서, 제 1 전기 접촉층은 그 곳에서 외부적으로 접촉-연결될 수 있다. 특히, 연결 접촉부는 본딩 배선에 연결될 수 있는 본딩 패드를 형성할 수 있다.
제 1 전기 접촉층은 바람직하게는, 금, 티타늄, 크롬, 티타늄 질화물, 티타늄 텅스텐 질화물, 또는 니켈을 포함하거나 이들로 구성된다. 이들 물질들은 유리하게는 우선 양호한 전기 전도성에 의해 그리고 이어서 확산 배리어로서의 그들의 적합성에 의해 구분된다.
미러층은 바람직하게는 은, 알루미늄, 또는 은 또는 알루미늄 합금을 포함하거나 이들로 구성된다. 은 및 알루미늄은 가시광선 스펙트럼 범위에서의 높은 반사에 의해 구분된다. 또한, 이들 물질들은 양호한 전기 전도성을 갖고 낮은 접촉 저항을 갖는 금속-반도체 접촉을 형성한다. 이는, 미러층이 유리하게는 반도체 층 시퀀스에 접하고 이러한 방식으로 제 1 반도체 영역을 제 1 전기 접촉층에 전기 전도성으로 연결하기 때문에 유리하다.
미러층과 유사하게, 제 2 전기 접촉층은 바람직하게는 은, 알루미늄 또는 은 또는 알루미늄 합금을 포함하거나 이들로 구성된다. 가시광선 스펙트럼 범위에서의 높은 반사 및 양호한 전기 전도성은 제 2 전기 접촉층이 적어도 영역들에 있어서 반도체 층 시퀀스에 또한 접하고 이러한 방식으로 제 2 반도체 영역과의 전기 접촉을 형성하기 때문에 제 2 전기 접촉층에 대해 유리하다.
제 1 전기 접촉층 및 제 2 전기 접촉층을 서로로부터 절연시키는 전기 절연층은 바람직하게는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 알루미늄 산화물을 포함한다.
하나의 유리한 구성에서, 제 1 전기 접촉층은 연결 접촉부와 나란히 배열되는 반도체 층 시퀀스의 제 1 반도체 영역의 부분 영역에 직접 접한다. 그러므로 이 구성에서, 제 1 전기 접촉층은 미러층을 통해 반도체 층 시퀀스에 연결될 뿐만 아니라 적어도 부분적으로 반도체 층 시퀀스에 또한 직접 접한다. 특히, 제 1 전기 접촉층은 연결 접촉부 주위에서 원주 방향으로 연장하는 반도체 층 시퀀스와의 접촉부를 형성할 수 있다. 제 1 전기 접촉층에 의해 직접 접하게 되는 제 1 반도체 영역의 부분 영역은 예를 들어, 직사각형 또는 사각형의 형태로 또는 링-형상 방식으로 연결 접촉부를 둘러쌀 수 있다.
추가의 유리한 구성에서, 제 2 반도체 영역의 적어도 하나의 부분 영역은 제 1 반도체 영역을 넘어 측면으로(laterally) 돌출한다. 그러므로 제 2 반도체 영역은 바람직하게는 반도체 층 시퀀스의 제 1 반도체 영역보다 더 큰 측면 크기를 갖는다. 제 1 반도체 영역을 넘어 측면으로 돌출하는 제 2 반도체 영역의 적어도 하나의 부분 영역은 바람직하게는 반도체 칩의 측면 플랭크들에 가깝다.
제 2 전기 접촉층은 바람직하게는 제 2 반도체 영역이 제 1 반도체 영역을 넘어 측면으로 돌출하는 영역에서 제 2 반도체 영역에 적어도 부분적으로 직접 접한다. 이는 제 1 반도체 영역 및 활성 구역을 통해 제 2 반도체 영역으로 안내되는 브레이크쓰루에서 뿐만 아니라 제 2 반도체 영역이 제 1 반도체 영역을 넘어 측면으로 돌출하는 영역들에서도 제 2 전기 접촉층이 제 2 반도체 영역과의 접촉을 형성한다는 이점을 갖는다.
특히, 제 2 전기 접촉층은 반도체 층 시퀀스의 제 2 영역에 대해 원주 방향으로 연장하는 접촉부를 형성할 수 있다. 이 경우에, "원주 방향으로 연장하는(circumferentially extending)" 접촉부는 이것이 예를 들어, 링 형상 또는 직사각형 방식으로 제 1 반도체 영역을 둘러싼다는 점에서 완전히 제 1 반도체 영역 주위로 안내되는 접촉인 것으로 이해된다.
하나의 바람직한 구성에서, 연결 접촉부는 반도체 칩의 중심의 외측에 배열된다. 특히, 연결 접촉부의 중간 지점은 반도체 층 시퀀스의 적어도 하나의 측면 플랭크로부터 보다 반도체 층 시퀀스의 중간 지점으로부터 더 멀리 떨어진다. 연결 접촉부는 특히 유리하게는 반도체 칩의 모서리의 부근에 배열되고, 여기에서 연결 접촉부의 중간 지점은 반도체 칩의 중간 지점으로부터 보다 반도체 칩의 적어도 2개의 측면 플랭크들로부터 더 가까운 거리에 있다. 에지 영역에 또는 특히 바람직하게는 반도체 층 시퀀스의 모서리의 부근에서 연결 접촉부의 배열에 의해, 반도체 칩의 중앙 영역은 유리하게는 연결 접촉부에 의해 가려지지 않고 결과적으로 반도체 칩의 효율이 증가된다.
하나의 바람직한 구성에서, 연결 접촉부는 반도체 층 시퀀스의 측면 플랭크 또는 모서리에 직접 접하지 않고, 오히려 반도체 층 시퀀스의 부분에 의해 모든 측면 상에 측면 방향으로 둘러싸인다. 이는 제 1 전기 접촉층과 반도체 층 시퀀스의 제 1 영역 간의 직접 접촉을 가능하게 하는 이점을 가지며, 상기 직접 접촉은 연결 접촉부 주위에서 원주 방향으로 연장한다. 반도체 칩의 전류의 양호한 영향(impression)이 이러한 방식으로 획득된다.
하나의 바람직한 실시예에서, 제 1 반도체 영역은 p형 반도체 영역이고 제 2 반도체 영역은 n형 반도체 영역이다. 그러므로 이 구성에서 미러층은 p형 반도체 영역에 접하고, 제 2 전기 접촉층은 브레이크쓰루를 통해 n형 반도체 영역으로 안내된다. p형 반도체 영역은 캐리어 기판을 향하고 n형 반도체 영역은 반도체 층 시퀀스의 제 2 메인 에리어를 향하고, 제 2 메인 에리어는 방사선 출구 에리어로서 역할한다.
캐리어 기판 반대에 놓인 제 2 반도체 영역의 그 표면은 바람직하게는 연결 접촉들이 없다. 이는 반도체 층 시퀀스의 컷아웃의 연결 접촉부와는 별개로, 방사선이 반도체 층 시퀀스의 제 2 메인 에리어의 표면의 전체 영역을 통해 커플링-아웃될 수 있다는 이점을 갖는다. 특히, 반도체 층 시퀀스의 제 2 메인 에리어에는 방사선의 커플링-아웃을 추가로 개선하기 위해 러프닝(roughening) 또는 커플링-아웃 구조가 제공될 수 있다.
추가의 유리한 구성에서, 광전자 반도체 칩의 반도체 층 시퀀스는 성장 기판을 갖지 않는다. 이 경우에, 반도체 칩은 소위 박막 발광 다이오드 칩이라 불리고, 여기서 반도체 층 시퀀스의 에피택셜 성장(epitaxial growth)을 위해 이용되는 성장 기판은 캐리어 기판으로의 반도체 층 시퀀스의 연결 이후에 박리된다.
반도체 칩은 바람직하게는 솔더 층에 의해 캐리어 기판에 연결된다. 특히, 반도체 칩은 원래의 성장 기판 반대에 놓이는 측면에서 캐리어 기판에 연결될 수 있다.
본 발명은 도 1 내지 도 3과 함께 예시적인 실시예들을 토대로 아래에서 보다 상세히 설명된다.
도 1a는 일 예시적인 실시예에 따라 광전자 반도체 칩의 단면의 개략적인 예시를 도시하는 도면.
도 1b는 도 1a에서 예시되는 광전자 반도체 칩의 평면도의 개략적인 예시를 도시하는 도면.
도 2a 내지 도 2m은 중간 단계들에 기초하여 도 1a 및 도 1b에서 예시되는 광전자 반도체 칩을 생산하기 위한 방법의 개략적인 예시를 도시하는 도면.
도 3a는 추가의 예시적인 실시예에 따라 광전자 반도체 칩의 단면의 계략적인 예시를 도시하는 도면.
도 3b는 도 3a에서 예시되는 광전자 반도체 칩의 평면도의 개략적인 예시를 도시하는 도면.
동일하거나 동일하게 작동하는 구성 부분들은 각각의 경우에 도면들에서 동일한 참조 부호들이 제공된다. 예시되는 구성 부분들 및 다른 것들 중에서도 구성 부분들의 크기 관계 또한 제 축적으로서 간주되지 않아야 한다.
도 1a의 단면에서 그리고 도 1b의 평면도에서 예시되는 광전자 반도체 칩(1)은 제 1 전도형의 제 1 반도체 영역(3) 및 제 2 전도형의 제 2 반도체 영역(5)을 갖는 반도체 층 시퀀스(2)를 포함한다. 바람직하게는, 제 1 반도체 영역(3)은 p형 반도체 영역이고, 제 2 반도체 영역(5)은 n형 반도체 영역이다. 활성 구역(4)은 제 1 반도체 영역(3)과 제 2 반도체 영역(5) 사이에 배열된다.
광전자 반도체 칩(1)의 활성 구역(14)은 특히 방사선을 방출하기에 적합한 활성 구역일 수 있다. 이 경우에, 광전자 반도체 칩(1)은 루미네슨스 다이오드(luminescence diode), 특히 LED이다. 대안적으로, 활성 구역(4)이 방사선-검출 층인 것으로 또한 간주될 것이며, 여기서 광전자 반도체 칩(1)은, 이 경우에 검출기 컴포넌트이다. 활성 구역(4)은 예를 들어, pn 접합으로서, 이중 헤테로구조(double heterostructure)로서, 단일 양자 웰 구조 또는 다중 양자 웰 구조로서 실현될 수 있다.
반도체 칩(1)의 반도체 층 시퀀스(2)는 바람직하게는, III-V 화합물 반도체 물질, 특히 비화물, 질화물 또는 인화물 화합물 반도체 물질에 기초할 수 있다. 예로서, 반도체 층 시퀀스(2)는 InxAlyGa1 -x- yN, InxAlyGa1 -x- yP 또는 InxAlyGa1 -x- yAs를 포함할 수 있으며, 각각의 경우에, 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 및 x + y ≤ 1이다. 이 경우에, III-V 화합물 반도체 물질은 반드시 위의 식(formula) 중 하나에 따라 수학적으로 정확한 조성을 가질 필요는 없다. 오히려, III-V 화합물 반도체 물질은 실질적으로 물질의 물리적 특성을 변화시키지 않는 하나 또는 복수의 도펀트들 및 부가적인 성분들을 포함할 수 있다. 그러나 단순함을 위해, 위의 식은 이들이 작은 양의 추가의 재료들에 의해 부분적으로 대체될 수 있을지라도, 결정 격자의 필수적인 성분들만을 포함한다.
반도체 칩(1)은 특히 금속 또는 금속 합금으로 구성된 솔더 층일 수 있는 연결 층(21)에 의해 캐리어 기판(10)에 연결된다.
전기 접촉-연결을 위해, 반도체 칩(1)은 제 1 전기 접촉층(7) 및 제 2 전기 접촉층(8)을 갖는다. 제 1 전기 접촉층(7)은 제 1 반도체 영역(3)에 전기 전도성으로 연결되고, 제 2 전기 접촉층(8)은 제 2 반도체 영역(5)에 전기 전도성으로 연결된다.
제 1 전기 접촉층(7) 및 제 2 전기 접촉층(8) 둘 다는 적어도 반도체 층 시퀀스(2)의 제 1 메인 에리어(11)(상기 제 1 메인 영역은 캐리어 기판(10)을 향함)와 캐리어 기판(10) 간의 영역들에 배열된다. 제 1 전기 접촉층(7) 및 제 2 전기 접촉층(8)은 전기 절연층(9)에 의해 서로로부터 전기적으로 절연된다. 전기 절연층(9)은 바람직하게는, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 알루미늄 산화물을 포함하거나 이들로 구성된다. 대안적으로, 전기 절연층(9)은 또한 다른 산화물들 또는 질화물들을 포함할 수 있다.
반도체 층 시퀀스(2)의 제 2 메인 에리어(12)(상기 제 2 메인 영역은 캐리어 기판(10) 반대에 놓임)는 광전자 반도체 칩(1)의 방사선 커플링-아웃 에리어로서 역할하고, 전기 접촉층들이 없는 것이 유리하다. 방사선의 커플링-아웃을 개선하기 위해 제 2 메인 에리어(12)에는 커플링-아웃 구조(23) 또는 러프닝(roughening)이 제공될 수 있다.
광전자 반도체 칩의 방사 효율을 개선하기 위해, 미러층(6)이 반도체 층 시퀀스(2)와 캐리어 기판(10) 사이에 배열된다. 미러층(6)은 캐리어 기판(10)을 향하는 측의 제 1 반도체 영역(3)의 하류에 배치되고, 특히 반도체 층 시퀀스(2)의 제 1 메인 에리어(11)에 접할 수 있다. 중간층, 예를 들어, 얇은 부착 촉진층이 예를 들어, 제 1 반도체 영역(3)과 미러층(6) 사이에 배열되는 것이 또한 가능하다. 미러층(6)은 특히 은, 알루미늄, 또는 은 또는 알루미늄을 포함하는 금속 합금을 포함한다. 이들 물질들은 가시광선 스펙트럼 범위에서의 높은 반사성 및 양호한 전기 전도성에 의해 구별된다. 미러층(6)은 우선 캐리어 기판(10)의 방향으로 활성 구역(4)에 의해 방사선 방출된 방사선을 커플링-아웃 에리어(12)로 반사하는 기능을 갖는다. 또한, 미러층(6)은 또한 제 1 반도체 영역(3)의 전기적 접촉-연결 역할을 한다. 특히, 캐리어 기판(10)을 향하는 측의 미러층(6)은 제 1 전기 접촉층(7)에 접하고 그러므로 제 1 전기 접촉층(7)에 전기 전도성으로 연결된다.
제 1 전기 접촉층(7)은 바람직하게는 캐리어 기판(10)을 향하는 미러층의 계면(16)의 주요부(predominant part)를 커버한다. 제 1 전기 접촉층(7)은 바람직하게는, 금, 티타늄, 크롬, 티타늄 질화물, 티타늄 텅스텐 질화물 또는 니켈을 포함하거나 이들로 구성된다. 이들 물질들은 이들이 전기 전도성이고 부가적으로는 화학적으로 불활성이라는 사실에 의해 구별된다. 이러한 방식으로, 미러층(6)은 바람직하게는 그것이 제 1 전기 접촉층(7)에 의해 커버되는 영역들에서 부식(corrosion)에 대해 보호된다.
미러층(6)은 또한 제 1 전기 접촉층(7) 및 제 2 전기 접촉층(8)을 서로로부터 절연시키는 전기 절연층(9)의 부분 영역들(19)에 접한다. 미러층(6)에 접하는 전기 절연층(9)의 부분 영역들(19)은 유리하게는, 어느 지점에서도 이들이 광전자 반도체 칩(1)의 주변 매질(surrounding medium)에 접하게 되지 않도록 하는 방식으로 제 2 전기 접촉층(8)에 의해 커버된다. 미러층(6)에 접하는 전기 절연층(9)의 부분 영역들(19)은 이러한 방식으로 밀폐적으로 캡슐화되어서, 특히 어떠한 수분도 전기 절연층(9)을 통해 반도체 칩(1)의 측면 플랭크(side flank)로부터 미러층(6)으로 전달되지 않을 수 있다. 수분-민감성 미러층(6)의 부식은 이러한 방식으로 방지된다.
반도체 층 시퀀스(2)는 반도체 층 시퀀스(2)가 제 1 전기 접촉층(7)까지 제거되는 컷아웃(17)을 갖는다. 결과적으로, 제 1 전기 접촉층(7)은 컷아웃(17)에 배열되는 외부 액세스 가능한 연결 접촉부(14)를 형성한다. 연결 접촉부(14)는 특히 본딩 배선의 연결을 위해 제공되는 본딩 패드일 수 있다. 컷아웃(17)은 에칭 방법에 의해 생성될 수 있으며, 예를 들어, 불투명한 측면 플랭크들(28)을 가질 수 있다.
제 2 전기 접촉층(8)은 예를 들어, 특히 전기 전도성 캐리어 기판(10) 및 솔더층(21)을 통해 반도체 칩(1)의 배면측을 통해 외부적으로 전기적으로 연결될 수 있다. 배리어층(22)은 솔더층(21)과 제 2 전기 접촉층(8) 사이에 배열될 수 있고, 상기 배리어층은 제 2 전기 접촉층(8)으로의 솔더층(21)의 성분들의 확산 및 솔더층(21)으로의 제 2 전기 접촉층(8)의 성분들의 확산을 방지한다.
제 2 전기 접촉층(8)은 제 1 반도체 영역(3) 및 활성 구역(4)을 통해 연장하는 브레이크쓰루(18)를 통해 제 2 반도체 영역(5)에 전기 전도성으로 연결된다. 브레이크쓰루(18)의 영역에서, 활성 구역(14), 제 1 반도체 영역(3), 미러층(6) 및 제 1 전기 접촉층(7)은 전기 절연층(9)에 의해 제 2 전기 접촉층(8)으로부터 절연된다.
유리하게는, 제 2 반도체 영역(5)의 부분 영역(15)은 측면 방향에서 제 1 반도체 영역(3)을 넘어 돌출된다. 제 2 반도체 영역(5)이 제 1 반도체 영역(3)을 넘어 측면으로 돌출하는 부분 영역(15)은 바람직하게는 반도체 칩(1)의 측면 플랭크들에 인접한다. 바람직하게는, 제 2 전기 접촉층(8)은 적어도 영역들 내에서 제 2 반도체 영역(5)이 제 1 반도체 영역(3)을 넘어서 측면으로 돌출하는 부분 영역(15)의 제 2 반도체 영역(5)에 직접 접한다. 특히, 이러한 방식으로, 제 2 전기 접촉층(8)이 제 2 반도체 영역(5)에 직접 접촉하고, 상기 직접 접촉은 반도체 칩(1)의 에지에서 원주 방향으로(circumferentially) 연장한다. 그러므로, 제 2 전기 접촉층(8)과 제 2 반도체 영역(5) 사이의 전기 전도성 연결은 우선 브레이크쓰루(18)의 영역에서, 그리고 이어서 제 2 반도체 영역(5)이 제 1 반도체 영역(3)을 넘어서 측면으로 돌출하는 부분 영역들(15)에서 존재한다. 이러한 방식으로 반도체 칩(1) 내로 전류의 특히 유효한 영향(impression)이 획득된다.
제 2 반도체 영역(5)의 부분 영역들(15)에 직접 접하는 영역들에서 제 2 전기 접촉층(8)은 유리하게는, 접촉층으로서 뿐만 아니라 캐리어 기판(10)의 방향에서 방출되는 방사선의 일부를 반도체 층 시퀀스(2)의 제 2 메인 에리어(12)로 반사하는 반사층으로서 기능하며, 상기 제 2 메인 에리어는 방사선 배출 에리어로서 역할한다. 그러므로, 제 2 전기 연결층은 유리하게는 높은 반사율을 갖는 금속 또는 금속 합금, 특히 은, 알루미늄, 또는 은 또는 알루미늄을 포함하는 합금을 포함한다.
또한, 제 1 전기 접촉층(7)이 제 1 반도체 영역(3)에 적어도 영역들에서 바로 접하는 경우 유리하다. 이는 특히 미러층(6)이 캐리어 기판(10)을 향하는 제 1 반도체 영역(3)의 전체 계면을 커버하지 않고 오히려 미러층(6)이 제 1 반도체 영역(3)의 적어도 부분 영역(13)에서 생략된다는 사실에 의해 실현될 수 있다. 미러층에 의해 커버되지 않는 제 1 반도체 영역(3)의 부분 영역(13)에서, 제 1 전기 접촉층(7)은 제 1 반도체 영역(3)에 직접 접한다. 바람직하게는, 제 1 전기 접촉층(7)에 직접 접하는 제 1 반도체 영역(3)의 부분 영역(13)은 연결 접촉부(14)와 나란히 배열된다. 이러한 방식으로 연결 접촉부(14)로부터 제 1 반도체 영역(3)으로의 전류의 특히 유효한 영향이 획득된다.
제 1 전기 접촉층(7)이 제 1 반도체 영역(3)에 직접 접하는 부분 영역(13)은 특히 연결 접촉부(14) 주위에서 원주 방향으로 연장하는 영역일 수 있는데, 다시 말해, 부분 영역(13)은 특히 링- 또는 프레임-형상 방식(frame-shaped fashion)으로 연결 접촉부(14) 주위에 안내될 수 있다.
연결 접촉부(14)는 바람직하게는 반도체 칩(1)의 중심의 외측에 배열된다. 도 1b의 평면도에서 알 수 있는 바와 같이, 연결 접촉부(14)는 바람직하게는 반도체 칩(1)의 모서리 부근에 배열된다.
연결 접촉부(14)가 반도체 층 시퀀스(2)의 측면 플랭크(24)에 직접 접하지 않는 경우가 유리하다. 바람직하게는, 연결 접촉부(14)는 측면 방향에서 보여지는 바와 같이, 반도체 층 시퀀스(2)의 부분에 의해 모든 측면 상에 둘러싸인다. 이는 제 1 반도체 영역(3)내로 전류의 특히 유효한 영향을 달성하기 위해 제 1 반도체 영역(3)의 부분 영역들(13)과 제 1 전기 접촉층(7) 간의 접촉이 연결 접촉부(14) 주위에서 원주 방향으로 연장하는 방식으로 실현되는 것을 가능하게 한다.
광전자 반도체 칩을 생산하기 위한 방법의 예시적인 실시예가 하기 도 2a 내지 도 2m에서 기술된다. 광전자 반도체 칩의 개별 구성 부분들의 상술한 유리한 구성들은 아래에서 기술된 방법과 동일한 방식으로 그리고 그 역으로 적용된다.
도 2a에서 예시되는 바와 같은 방법의 중간 단계에서, 제 1 반도체 영역(3), 활성 구역(4) 및 제 2 반도체 영역(5)을 포함하는 반도체 층 시퀀스(2)가 성장 기판(20) 상에서 성장되었다. 이 성장은 바람직하게는, 특히 MOVPE에 의해 에피택셜적으로(epitaxially) 달성된다. 반도체 층 시퀀스(2)는 예를 들어, 질화물 화합물 반도체 물질들을 포함하고, 성장 기판(20)은 사파이어 기판일 수 있다. 제 1 반도체 영역(3)은 바람직하게는 p형 반도체 영역이고, 제 2 반도체 영역(5)은 바람직하게는 n형 반도체 영역이다.
도 2b에서 예시된 방법 단계에서, 산화물 층(25), 예를 들어, 실리콘 산화물층이 제 2 반도체 영역(5)에 적용된다. 산화물층(25)은 후속 포토리소그라피 및 에칭 프로세스들에 동안 제 1 반도체 영역(3)을 보호하도록 작용한다.
도 2c에서 예시된 중간 단계에서, 반도체 층 시퀀스(2)는 특히 반응성 이온 에칭(reactive ion etching; RIE)에 의해 포토리소그라피적으로 패터닝되며, 여기서 반도체 층 시퀀스(2)는 제 2 반도체 영역(5)까지 부분 영역들에서 제거되는데, 즉, 제 1 반도체 영역(3) 및 활성 구역(4)은 이들 영역들에서 완전히 제거되었다. 이러한 방식으로 부분 영역들에서 커버되지 않은 제 2 반도체 영역(5)의 표면은 추후에 연결 접촉부를 적용하기 위한 준비를 위해 유도적으로 결합된 플라즈마 에칭(inductively coupled plasma etching; ICP)에 의해 처리될 수 있다.
도 2d에서 예시되는 방법 단계에서, 이전에 적용된 산화물 층은 예를 들어, 버퍼링된 플루오르화 수소산(buffered hydrofluoric acid)(BOE - Buffered Oxide Etch)에 의해 에칭함으로써 재차 제거된다. 또한, 금속층(metallization; 26)이 이전에 패터닝된 반도체 층 시퀀스(2)에 적용되고 상기 금속층은 바람직하게는 은 또는 알루미늄을 포함하고, 완성된 반도체 칩에서 미러층과 제 2 전기 접촉층의 영역들을 형성한다. 유리하게는, 보호층, 예를 들어, Pt-Ti-Pt 층 시퀀스(도시되지 않음)가 은- 또는 알루미늄-함유 금속층(26)에 적용된다.
도 2e에서 예시된 방법 단계에서, 금속층(26)은 예를 들어, 포토리소그라피에 의해 제 1 반도체 영역(3) 및 제 2 반도체 영역(5)에 대한 별개의 접촉들을 형성하기 위해 패터닝된다. 패터닝 이후에 제 1 반도체 영역(3) 상에 배열된 금속층의 부분 영역들은 완성된 반도체 칩의 미러층(6)을 형성한다. 제 2 반도체 영역(5) 상에 배열된 금속층의 영역들(8a)은 완성된 반도체 칩에서 제 2 전기 접촉층의 부분들을 형성한다.
도 2f에서 예시된 중간 단계에서, 전기 절연층(9)이 이러한 방식으로 생성된 구조에 적용되었다. 전기 절연층(9)은 특히 실리콘 산화물층 또는 실리콘 질화물층일 수 있다.
도 2g에서 예시된 중간 단계에서, 특히 미러층(6)을 커버하지 않기 위해 전기 절연층(9)에 개구들이 생성되었다. 개구들은 포토리소그라피에 의해 생성될 수 있으며, 여기서 특히 BOE에 의한 에칭 단계가 달성될 수 있다. 이는 추후의 방법 단계에서, 금속층이 반도체 층 시퀀스(2)로부터 떨어진 미러층(6)의 계면(16)에 적용될 수 있는 것을 가능하게 한다. 전기 절연층(9)은 제 1 반도체 영역(3)의 부분 영역(13)까지 제거되었다.
도 2h에 예시된 중간 단계에서, 제 1 전기 접촉층(7)이 적용되었고 포토리소그라피적으로 패터닝되었다. 제 1 전기 접촉층(7)은 미러층(6)의 표면을 커버하고, 이러한 방식에서 먼저 제 1 반도체 영역(3)에 대한 전기적 연결을 생성하고, 이어서 미러층(6)의 물질에 대한 캡슐층(encapsulation)으로서 역할한다. 제 1 전기 접촉층(7)은 특히 금, 티타늄, 크롬, 티타늄 질화물, 티타늄 텅스텐 질화물 또는 니켈을 포함하거나 이들로 구성된다. 제 1 전기 접촉층(7)이 복수의 부분 층들을 포함하는 것이 또한 가능하다. 예로서, 제 1 전기 접촉층(7)은 티타늄 층 및 후속 금층을 포함할 수 있다.
2i에서 예시된 중간 단계에서, 전기 절연층(9)은 이전에 적용된 제 1 전기 접촉층(7)을 절연시키기 위해 적용된다.
2j에서 예시된 중간 단계에서, 제 2 전기 접촉층의 이전에 적용된 부분 영역들(8a)을 커버하지 않기 위해 전기 절연층(9)에 개구들이 생성되었다. 이는 예를 들어, BOE 에칭과 함께 포토리소그라피적으로 달성될 수 있다.
도 2k에서 예시된 중간 단계에서, 이전에 생성된 전체 층 구조가 제 2 전기 접촉층(8)로 커버되었다. 제 2 전기 접촉층(8)은 바람직하게는 은, 알루미늄 또는 은 또는 알루미늄을 포함하는 합금을 포함한다. 제 2 전기 접촉층(8)은 특히 n형 반도체 영역일 수 있는 제 2 반도체 영역(5)과의 전기적 접촉을 형성하도록 역할한다. 제 2 반도체 영역(5)과의 접촉을 생성하기 위해 제 2 전기 접촉층(8)은 우선 제 1 반도체 영역(3) 및 활성 구역(4)을 통해 연장하는 브레이크쓰루(18)에서 제 2 반도체 영역(5)에 접한다. 또한, 제 2 전기 접촉층(8)은 반도체 칩(1)의 에지를 따라 연장하는 제 2 반도체 영역(5)의 부분 영역(15)에서 제 2 반도체 영역(5)에 접한다. 특히, 제 2 전기 접촉층(8)과 제 2 반도체 영역(5) 간의 접촉(상기 접촉은 반도체 칩(1)의 에지 주위에서 원주 방향으로 완전히 연장함)은 이러한 방식으로 실현된다. 반도체 칩(1) 내로의 전류의 특히 유효한 영향은 이러한 방식으로 달성된다.
도 2l에서 예시된 중간 단계에서, 반도체 칩(1)은 성장 기판(20)에서 떨어진 측에서 솔더층(21)에 의해 캐리어 기판(10)에 연결되었다. 캐리어 기판(10)이 반도체 칩(1)에 연결되기 이전에, 배리어층(22)은 바람직하게는, 솔더층(21)의 성분들의 확산에 대하여 은- 또는 알루미늄-함유 제 2 전기 접촉층(8)을 바람직하게 보호하기 위해 제 2 전기 접촉층(8)에 적용된다. 솔더층(21)은 특히 AuSn을 포함할 수 있다. 배리어층(22)은 예를 들어, TiWN을 포함할 수 있다.
캐리어 기판(10)은 바람직하게는 전기 전도성 기판, 예를 들어, 실리콘 또는 게르마늄으로 구성된 도핑된 반도체 웨이퍼이다.
도 2m에서 예시된 중간 단계에서, 성장 기판(20)은 반도체 칩(1)으로부터 박리되었다. 반도체 칩(1)은 이전에 도면들과 비교해서 180도 회전된 방식으로 예시되는데, 그 이유는 이제 원래의 성장 기판 반대에 놓인 캐리어 기판(10)이 반도체 칩(1)의 유일한 캐리어로서 기능하기 때문이다. 성장 기판, 특히 사파이어 기판은 예를 들어, 레이저-리프트-오프 프로세스(laser-lift-off process)에 의해 반도체 층 시퀀스(2)로부터 박리될 수 있다. 성장 기판(20)이 박리된 반도체 칩(1)의 메인 에리어(12)에는 예를 들어, 도 2m에서 예시된 중간 단계에서 KOH를 이용한 에칭에 의해 커플링-아웃 구조(23)가 추가적으로 제공되었다. 이는 반도체 칩(1)의 제 2 메인 에리어(12)가 완성된 광전자 반도체 칩(1)에서 방사선 커플링-아웃 에리어로서 역할하기 때문에 유리하다.
추가의 방법 단계에서, 도 1a에서 예시된 바와 같이, 제 2 반도체 영역(5)에는 메사 구조(mesa structure)가 제공되어서, 반도체 칩(1)은 특히 제 2 반도체 영역(5)에 불투명한 측면 플랭크들(24)을 가질 수 있다. 또한, 컷아웃(17)이 제 2 반도체 영역(5)에서 생성되며, 제 2 반도체 영역(5)의 컷아웃이 제 1 전기 접촉층(7)까지 제거된다. 컷아웃(17)은 불투명한 측면 플랭크들(28)을 가질 수 있다. 메사 구조 및 컷아웃(17)은 습식-화학적 에칭 프로세스에 의해 또는 건식 에칭에 의해 생성될 수 있다. 제 1 전기 접촉층(7)이 컷아웃(17)에서 커버되지 않는다는 사실에 의해, 이는 특히 배선 연결을 생성하기 위핸 본딩 패드로서 역할할 수 있는 외부적으로 액세스 가능한 전기 연결을 그곳에 형성한다. 추가의 전기적 연결은 이러한 방식에서 제 2 전기 접촉층(8)을 전기적으로 연결하기 위해 바람직하게 전기 전도성인 캐리어 기판(10)의 배면측에서 제공될 수 있다.
도 1a에서 예시된 바와 같은 광전자 반도체 칩(1)의 예시적인 실시예가 이러한 방식으로 생성된다.
도 3a의 단면에서 그리고 도 3b의 평면도에서 예시된 바와 같은 광전자 반도체 칩의 제 2 예시적인 실시예는 반도체 층 시퀀스(2)에서의 컷아웃(17)이 전체 반도체 층 시퀀스(2)를 통해 제 1 전기 접촉층(7)으로 안내(lead)한다는 점에서 도 1a에서 예시된 제 1 예시적인 실시예와 상이하다. 그러므로 연결 접촉부(14)는 반도체 층 시퀀스(2)의 원래의 표면의 레벨에서 안착된다.
도 1a에 예시된 예시적인 실시예와 비교하면, 도 3a에 예시된 예시적인 실시예는 다음의 이점을 갖는데: 도 1a에서 예시된 예시적인 실시예에서, 제 1 전기 접촉층(7)은 연결 접촉부(14)의 에지 영역에 접하는 전기 절연층(9)의 부분 영역들 위에서 성형되고, 부분 영역(19)에서 미러층(6)과 접촉하는 전기 절연층(9)의 그 영역은 결국 상기 제 1 전기 접촉층 위에서 성형된다. 제 1 전기 접촉층(7)이 연결 접촉에 접하는 전기 절연층(9)의 영역들에 의해서 형성되는 단계들을 통해 불완전하게(poorly)만 성형되는 경우, 전기 절연층(9)의 이들 부분 영역들은 그 위에 배열된 전기 절연층(9)에 접촉하게 될 위험이 존재하고, 이러한 방식에서, 수분이 미러층(6)까지 주변 매질에 접한 전기 절연층(9)의 부분 영역들을 통과하는 위험이 존재한다.
이는 도 3a에서 예시된 예시적인 실시예에서 방지되는데, 그 이유는 주변 매질와 접촉하는 어떠한 추가의 전기 절연층도 미러층(6)과 접촉하는 전기 절연층(9) 위에서 성형되지 않기 때문이다. 그러나 도 3a에서 예시된 예시적인 실시예에서, 추가의 전기 절연층(27)은 커버되지 않은 활성 구역(4)을 보호하기 위해 컷아웃(17)의 측면 플랭크들(28)에 적어도 적층되어야 한다. 부가적인 전기 절연층(27)은 예를 들어, 연결 접촉부(14)를 제외하고 캐리어 기판(10)으로부터 떨어진 반도체 칩(1)의 전체 제 2 메인 에리어에 적용될 수 있다.
본 발명은 예시적인 실시예에 기초한 설명에 의해 제한되지 않는다. 오히려, 특징 또는 그 자체의 조합이 특허 청구항들 또는 예시적인 실시예들에서 명시적으로 특정되지 않는 경우 조차도, 본 발명은 임의의 신규한 특징은 물론 특히 특허 청구항들에서의 특징들의 임의의 조합을 포함하는 특징들의 임의의 조합을 포함한다.

Claims (15)

  1. 광전자 반도체 칩(1)에 있어서,
    - 제 1 전도형의 제 1 반도체 영역(3), 제 2 전도형의 제 2 반도체 영역(5) 및 상기 제 1 반도체 영역(3)과 상기 제 2 반도체 영역(5) 사이에 배열된 활성 구역(4)을 갖는 반도체 층 시퀀스(2);
    - 캐리어 기판(10)으로서, 상기 반도체 층 시퀀스(2)는 상기 캐리어 기판(10)을 향하는 제 1 메인 에리어(11) 및 반대편에 놓인 제 2 메인 에리어(12)를 갖는 것인, 상기 캐리어 기판(10);
    - 상기 캐리어 기판(10)과 상기 반도체 층 시퀀스(2)의 제 1 메인 에리어(11) 사이에 영역들에 적어도 배열되는 제 1 전기 접촉층(7) 및 제 2 전기 접촉층(8)으로서, 상기 제 2 전기 접촉층(8)은 상기 제 1 반도체 영역(3) 및 상기 활성 구역(4)의 브레이크쓰루(18)를 통해 상기 제 2 반도체 영역(5)으로 안내(lead)되는, 상기 제 1 전기 접촉층(7) 및 제 2 전기 접촉층(8);
    - 상기 제 1 전기 접촉층(7) 및 상기 제 2 전기 접촉층(8)을 서로로부터 전기적으로 절연시키는 전기 절연층(9); 및
    상기 반도체 층 시퀀스(2)와 상기 캐리어 기판(10) 사이에 배열되는 미러층(6)
    을 포함하고,
    - 상기 미러층(6)은 상기 제 1 전기 접촉층(7)의 부분 영역들 및 상기 전기 절연층(9)의 부분 영역들에 접하고, 상기 캐리어 기판(10)을 향하는 상기 미러층(6)의 계면(16)의 주요부는 상기 제 1 전기 접촉층(7)에 의해 커버되고,
    - 상기 미러층(6)에 접하는 전기 절연층(9)의 부분 영역들(19)이 어떠한 지점에서도 상기 광전자 반도체 칩(1)의 주변 매질(surrounding medium)에 접하게 되지 않도록 상기 제 2 전기 접촉층(8)에 의해 커버되고;
    상기 반도체 층 시퀀스(2)는 연결 접촉부(14)를 형성하기 위해 상기 제 1 전기 접촉층(7)이 커버되지 않은 컷-아웃(17)을 갖는 것인, 광전자 반도체 칩(1).
  2. 제 1 항에 있어서,
    상기 제 1 전기 접촉층(7)은 금, 티타늄, 크롬, 티타늄 질화물, 티타늄 텅스텐 질화물 또는 니켈을 포함하는 것인, 광전자 반도체 칩(1).
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 미러층(6)은 은, 알루미늄, 또는 은 또는 알루미늄 합금을 포함하는 것인, 광전자 반도체 칩(1).
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 전기 접촉층(8)은 은, 알루미늄, 또는 은 또는 알루미늄 합금을 포함하는 것인, 광전자 반도체 칩(1).
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 전기 절연층(9)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 알루미늄 산화물을 포함하는 것인, 광전자 반도체 칩(1).
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전기 접촉층(7)은 상기 연결 접촉부(14)에 나란히 배열되는 상기 제 1 반도체 영역(3)의 부분 영역(13)에 직접 접하는 것인, 광전자 반도체 칩(1).
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체 영역(5)의 부분 영역(15)은 상기 제 1 반도체 영역(3)을 넘어서 측면으로 돌출하는 것인, 광전자 반도체 칩(1).
  8. 제 7 항에 있어서,
    상기 제 2 전기 접촉층(8)은 상기 제 2 반도체 영역(5)이 상기 제 1 반도체 영역(3)을 넘어서 측면으로 돌출하는 부분 영역(15)에서 제 2 반도체 영역(5)에 적어도 부분적으로 직접 접하는 것인, 광전자 반도체 칩(1).
  9. 제 8 항에 있어서,
    상기 제 2 전기 접촉층(8)은 상기 반도체 층 시퀀스(2)의 제 2 반도체 영역(5)에 대해, 상기 제 1 반도체 영역(3) 주위로 완전히 안내되는, 원주 방향으로 연장하는 접촉부(circumferentially extending contact)를 형성하는 것인, 광전자 반도체 칩(1).
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 연결 접촉부(14)는 상기 반도체 칩(1)의 중심의 외측에 배열되는 것인, 광전자 반도체 칩(1).
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 연결 접촉부(14)는 측면 방향에서 보여지는 바와 같이 상기 반도체 층 시퀀스(2)의 부분에 의해 모든 측면에 둘러싸이는 것인, 광전자 반도체 칩(1).
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체 영역(3)은 p형 반도체 영역인, 광전자 반도체 칩(1).
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체 영역(5)은 n형 반도체 영역인, 광전자 반도체 칩(1).
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 층 시퀀스(2)는 성장 기판(20)을 갖지 않는 것인, 광전자 반도체 칩(1).
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 칩(1)은 솔더층(21)에 의해 상기 캐리어 기판(10)에 연결되는 것인, 광전자 반도체 칩(1).
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