KR101672689B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

ESD 내량을 향상시키고, 또한 온도에 대한 감도를 향상시킬 수 있는 반도체장치 및 그 제조방법을 얻는다. 반도체 기판(1)의 표면 위에 산화막(16)이 형성되어 있다. 이 산화막(16) 위에 온도 센스 다이오드(17)가 형성되어 있다. 반도체 기판(1)의 표면으로부터 내부로 뻗는 트렌치(25)가 형성되어 있다. 이 트렌치(25) 내부에 산화막(26)을 개재하여 트렌치 전극(27)이 매립되어 있다. 트렌치 전극(27)은 온도 센스 다이오드(17)에 접속되어 있다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 기판의 온도를 검출하는 온도 센스 다이오드를 구비한 반도체장치 및 그 제조방법에 관한 것이다.
IPM(Intelligent Power Module) 등의 파워 모듈에 있어서, IGBT(Insulated Gate Bipolar Transistor)에 폴리실리콘 또는 아모퍼스 실리콘의 온도 센스 다이오드가 내장되어 있다. 이 온도 센스 다이오드의 VF 특성을 모니터해서 동작 온도의 관리와 보호를 행하고 있다.
종래에는, 기판 위에 두꺼운 산화막이 형성되고, 그 위에 폴리실리콘을 형성하고 이온주입함으로써 p+형 층/n-형 층/n+형 층을 갖는 온도 센스 다이오드가 형성되고 있었다. 따라서, 온도 센스 다이오드가 두꺼운 산화막 위에 형성되고, 또한
레이아웃 면에서 열 발생원인 에미터 영역으로부터 떨어져 배치되기 때문에, 반도체 내부의 온도에 대한 감도가 나빴다. 이에 대해, 트렌치 내부에 p형과 n형의 폴리실리콘을 형성한 온도 검출 온도 센스 다이오드가 제안되어 있다(예를 들면, 특허문헌 1 참조).
일본국 특개 2013-033970호 공보
트렌치 폭이 넓어질수록 트렌치 내부에 매립하는 폴리실리콘을 두껍게 할 필요가 있지만, 폴리실리콘의 두께가 1㎛ 이상이면 처리 능력의 문제와 먼지가 발생하는 것 등의 문제가 있다. 이 때문에, 트렌치의 폭을 좁게 하거나, 트렌치의 깊이를 얕게 할 필요가 있다. 트렌치의 폭이 좁으면 상부 전극과의 콘택 면적을 넓게 취할 수 없기 때문에, 대전류를 흘릴 수 없다. 트렌치의 깊이가 얕으면, 반도체 내부의 온도에 대한 감도가 저하한다.
또한, 트렌치 내벽의 산화막을 두껍게 하면 ESD(electrostatic discharge)에 대한 절연 내량이 향상되지만, ESD에 의한 서지 전류에는 견딜 수 없으므로 결과적으로 ESD 내량이 낮아져 버린다. 그리고, 산화막이 두꺼운 것에 의해 반도체 내부의 온도에 대한 감도가 저하한다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로서, 그 목적은 ESD 내량을 향상시키고, 또한 온도에 대한 감도를 향상시킬 수 있는 반도체장치 및 그 제조방법을 얻는 것이다.
본 발명에 관한 반도체장치는, 반도체 기판과, 상기 반도체 기판의 표면 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 온도 센스 다이오드와, 상기 반도체 기판의 상기 표면으로부터 내부로 뻗는 트렌치 내부에 제2 절연막을 개재하여 매립되고, 상기 온도 센스 다이오드에 접속된 트렌치 전극을 구비한 것을 특징으로 한다.
본 발명에 의해, ESD 내량을 향상시키고, 또한 온도에 대한 감도를 향상시킬 수 있다.
도 1은 본 발명의 실시형태 1에 관한 반도체장치를 나타낸 평면도이다.
도 2는 도 1의 I-II에 따른 단면도이다.
도 3은 본 발명의 실시형태 1에 관한 온도 센스 다이오드를 나타낸 평면도이다.
도 4는 본 발명의 실시형태 1에 관한 온도 센스 다이오드의 변형예 1을 나타낸 평면도이다.
도 5는 본 발명의 실시형태 1에 관한 온도 센스 다이오드의 변형예 2를 나타낸 평면도이다.
도 6은 본 발명의 실시형태 2에 관한 반도체장치를 나타낸 단면도이다.
도 7은 본 발명의 실시형태 2에 관한 반도체장치의 변형예 1을 나타낸 단면도이다.
도 8은 본 발명의 실시형태 2에 관한 반도체장치의 변형예 2를 나타낸 단면도이다.
도 9는 본 발명의 실시형태 2에 관한 반도체장치의 변형예 3을 나타낸 단면도이다.
도 10은 본 발명의 실시형태 3에 관한 반도체장치를 나타낸 단면도이다.
도 11은 본 발명의 실시형태 3에 관한 반도체장치의 제조방법을 나타낸 단면도이다.
도 12는 본 발명의 실시형태 3에 관한 반도체장치의 제조방법을 나타낸 단면도이다.
도 13은 본 발명의 실시형태 3에 관한 반도체장치의 제조방법을 나타낸 단면도이다.
도 14는 본 발명의 실시형태 3에 관한 반도체장치의 제조방법을 나타낸 단면도이다.
도 15는 본 발명의 실시형태 3에 관한 반도체장치의 변형예 1을 나타낸 단면도이다.
도 16은 본 발명의 실시형태 3에 관한 반도체장치의 변형예 2를 나타낸 단면도이다.
도 17은 본 발명의 실시형태 3에 관한 반도체장치의 제조방법의 변형예를 나타낸 단면도이다.
본 발명의 실시형태에 관한 반도체장치 및 그 제조방법에 대해 도면을 참조해서 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은, 본 발명의 실시형태 1에 관한 반도체장치를 나타낸 평면도이다. 도 2는, 도 1의 I-II에 따른 단면도이다. 도 3은, 본 발명의 실시형태 1에 관한 온도 센스 다이오드를 나타낸 평면도이다.
n형의 실리콘으로 이루어진 반도체 기판(1)의 표면에 n형 층(2), p형 베이스층(3)이 순서대로 형성되어 있다. p형 베이스층(3) 내부에 n+형 에미터층(4)과 p+형 콘택층(5)이 형성되어 있다. 반도체 기판(1)의 표면측에 트렌치(6)가 형성되어, 그 트렌치(6) 내부에 게이트 절연막(7)을 개재하여 n+형의 폴리실리콘으로 이루어진 트렌치 게이트(8)가 형성되어 있다.
트렌치 게이트(8) 위에는 산화막(9)이 형성되어 있다. 트렌치 게이트(8)는 Al 배선(10)을 거쳐 게이트 패드(11)에 접속된다. p+형 콘택층(5)에 Al으로 이루어진 에미터 전극(12)이 접속되어 있다. 반도체 기판(1)의 이면에 n형 버퍼층(13)과 p형 콜렉터층(14)이 형성되어 있다. 이것들의 구성에 의해 IGBT(15)(Insulated Gate Bipolar Transistor)가 구성된다.
반도체 기판(1)의 표면 위에 두께 3000Å∼10000Å의 SiO2로 이루어진 산화막(16)이 형성되어 있다. 이 산화막(16) 위에 온도 센스 다이오드(17)가 형성되어 있다. 온도 센스 다이오드(17)는 중앙으로부터 외측을 향해 동심원 형상으로 배치된 n+형 층(18), p+형 층(19), 및 n-형 층(20)을 갖는다. n+형 층(18)은 Al 배선(21)을 거쳐 캐소드 패드(22)에 접속되고, p+형 층(19)은 Al 배선(23)을 거쳐 애노드 패드(24)에 접속된다.
IGBT(15)의 부근에 있어서, 반도체 기판(1)의 표면으로부터 내부로 뻗는 트렌치(25)가 형성되어 있다. 이 트렌치(25) 내부에 산화막(26)을 개재하여 트렌치 전극(27)이 매립되고 있다. 트렌치 전극(27)은 Al 배선(21)을 거쳐 온도 센스 다이오드(17)의 n+형 층(18)에 접속되어 있다. 온도 센스 다이오드(17) 및 트렌치 전극(27)은 폴리실리콘 또는 아모퍼스 실리콘으로 이루어진다. 산화막 26의 두께는 산화막 16의 두께보다도 얇다.
온도 센스 다이오드(17)를 덮도록 산화막(28)이 형성되어 있다. 산화막(28) 및 Al 배선 10, 21, 23은 보호막(29)으로 덮여 있다. 보호막(29)은, 두께 2000Å∼10000Å이고 굴절률 2.2∼2.7의 SInSiN 반절연막 위에, 두께 2000Å∼10000Å이고 굴절률 1.8∼2.2의 절연막을 적층한 것이다.
이어서, 본 실시형태의 반도체장치의 제조방법을 설명한다. 반도체 기판(1) 위에 산화막(16)을 퇴적하고, 두께 500Å∼5000Å의 폴리실리콘 막을 성막하고, 인 또는 비소를 전체면에 1E12∼1E14[1/㎠] 주입하여, n-형 층(20)의 농도를 결정한다. 사진제판에 의해 폴리실리콘 막을 패터닝해서 온도 센스 다이오드(17)의 구조를 형성한다.
반도체 기판(1)을 깊이 2㎛∼10㎛까지 에칭해서 트렌치(25)를 형성한다. 트렌치(25)의 내벽에 두께 500Å∼1500Å의 산화막(26)을 열산화로 형성하고, 두께 3000Å∼15000Å의 폴리실리콘 막을 성막해서 트렌치(25) 내부를 매립함으로써 트렌치 전극(27)을 형성한다.
p+형 층(19)의 부분에 붕소를 1E13∼1E16[1/㎠] 주입하고, n+형 층(18)의 부분에 인 또는 비소를 1E13∼1E16[1/㎠] 주입하고, 열처리(900℃∼1200℃, 30분∼120분)로 활성화시킨다.
두께 3000Å∼10000Å의 산화막(28)을 퇴적하고, 콘택 부분을 개구한 후, 두께 1㎛∼10㎛의 Al막을 증착 또는 스퍼터에 의해 형성한다. Al막을 패터닝해서 Al 배선 10, 21, 23을 형성한다. 다음에, 보호막(29)을 성막하고, 와이어 배선을 행하는 에미터 전극(12)과 게이트 패드(11) 등의 위에 있는 보호막(29)을 제거한다. 최후에, 반도체 기판(1)의 이면을 원하는 두께로 연마하고, 반도체 기판(1)의 이면에 n형 버퍼층(13)과 p형 콜렉터층(14)을 이온주입과 열처리에 의해 형성한다.
본 실시형태에서는, 온도 센스 다이오드(17)가 트렌치 내부가 아니고, 구조상 제약이 없는 반도체 기판(1) 위에 있다. 이 때문에, 대면적의 온도 센스 다이오드(17)를 구성할 수 있고, ESD 내량을 향상시킬 수 있다.
또한, 산화막(16) 위의 온도 센스 다이오드(17)는 열 발생원인 IGBT(15)의 에미터 영역으로부터 떨어져 배치되지만, 트렌치 전극(27)은 에미터 영역의 근처에 배치할 수 있다. 그리고, 반도체 기판(1)의 내부에 뻗는 트렌치 전극(27)을 온도 센스 다이오드(17)에 접속함으로써, 반도체 기판(1)의 내부 온도에 대한 감도를 향상시킬 수 있다. 이 때문에, 이상 동작 등으로 IGBT(15)의 온도가 급격하게 상승한 경우에도, 순간적으로 추종할 수 있다.
또한, 트렌치(25)의 내벽의 산화막(26)은 온도 센스 다이오드(17) 아래의 산화막(16)의 1/2∼1/3의 두께이며 열전도가 좋다. 이 때문에, 트렌치 전극(27)을 거쳐 열을 받는 온도 센스 다이오드(17)는 온도 변화에 대한 응답성이 좋다.
또한, 트렌치 전극(27)은 n+형 층(18)에 접속되어 있기 때문에, 온도 센스 다이오드(17)에 순간적으로 흐르는 서지 전류를 트렌치 전극(27)으로 빠져나가게 할 수 있어, ESD 내량이 높아지고, 또한 고속 응답이 가능해진다.
또한, 온도 센스 다이오드(17), 트렌치 전극(27), 및 트렌치 게이트(8)는, 동일한 폴리실리콘 막에 의해 동시에 형성할 수 있기 때문에, 제조 코스트를 저감할 수 있다. 이때, 폴리실리콘 대신에, 도프드 폴리실리콘이나 아모퍼스 실리콘을 사용해도 된다.
도 4는, 본 발명의 실시형태 1에 관한 온도 센스 다이오드의 변형예 1을 나타낸 평면도이다. 트렌치 전극(27)은 p+형 층(19)에 접속되어 있다. 에미터 영역으로부터 가장 먼 p+형 층(19)에 트렌치 전극(27)을 접속함으로써 소자 내의 온도 균일성이 좋아져, 온도 특성의 격차가 저감된다. 또한, PN 접합 부근으로 온도를 전달할 수 있기 때문에 고속 응답이 가능해진다.
도 5는, 본 발명의 실시형태 1에 관한 온도 센스 다이오드의 변형예 2를 나타낸 평면도이다. 트렌치 전극(27)은 Al 배선(30)을 거쳐 n-형 층(20)에 접속되어 있다. 이에 따라, 방열성이 향상되기 때문에, 고온 동작이 가능해지고, 또한 고속 응답도 가능해진다.
실시형태 2.
도 6은, 본 발명의 실시형태 2에 관한 반도체장치를 나타낸 단면도이다. 트렌치 전극(27)은, n+형 층(18)의 바로 아래에 배치되고, n+형 층(18)과 일체로 형성되어 있다. 이에 따라, 열변동이 전하기 쉬워져 고속 응답성이 향상된다. 또한, 온도 센스 다이오드(17)에 순간적으로 흐르는 서지 전류를 트렌치 전극(27)으로 빠져나가게 할 수 있기 때문에, ESD 내량이 높아진다.
도 7은, 본 발명의 실시형태 2에 관한 반도체장치의 변형예 1을 나타낸 단면도이다. 트렌치 전극(27)은, p+형 층(19)의 바로 아래에 배치되고, p+형 층(19)과 일체로 형성되어 있다. 도 8은, 본 발명의 실시형태 2에 관한 반도체장치의 변형예 2를 나타낸 단면도이다. 트렌치 전극(27)은, n-형 층(20)의 바로 아래에 배치되고, n-형 층(20)과 일체로 형성되어 있다.
도 9는, 본 발명의 실시형태 2에 관한 반도체장치의 변형예 3을 나타낸 단면도이다. 트렌치 전극(27)은, n+형 층(18)과 일체로 형성된 제1 트렌치 전극(27a)과, p+형 층(19)과 일체로 형성된 제2 트렌치 전극(27b)과, n-형 층(20)과 일체로 형성된 제3 트렌치 전극(27c)을 갖는다. 이들 변형예 1∼3의 경우에도, 도 6에 나타낸 실시형태 2와 마찬가지로, 고속 응답성이 향상되어, 제조 코스트를 저감할 수 있고, ESD 내량이 높아진다.
실시형태 3.
도 10은, 본 발명의 실시형태 3에 관한 반도체장치를 나타낸 단면도이다. 트렌치 전극(27)은, p+형 층(19)과 n-형 층(20) 사이의 p+ n- 접합의 바로 아래에 배치되어 있다. p+ n- 접합이 트렌치 전극(27) 내부까지 뻗어 있다.
이어서, 본 실시형태에 관한 반도체장치의 제조방법을 도면을 참조하면서 설명한다. 도 11 내지 도 14는, 본 발명의 실시형태 3에 관한 반도체장치의 제조방법을 나타낸 단면도이다.
우선, 도 11에 나타낸 것과 같이, 반도체 기판(1)의 표면 위에 산화막(16)을 형성한다. 산화막(16)을 통해 반도체 기판(1)의 표면으로부터 내부로 뻗는 트렌치(25)를 형성한다. 산화막(16) 위 및 트렌치(25) 내부에 산화막(26)을 개재하여 폴리실리콘 막(31)을 형성한다. 폴리실리콘 막(31)에 붕소를 1E13∼1E16[1/㎠] 주입해서 열처리를 행함으로써 n-형 층(20)을 형성한다.
다음에, 도 12에 나타낸 것과 같이, 폴리실리콘 막(31)을 산화막(32)으로 덮고 산화막(32)에 개구를 형성한다. 이 산화막(32)을 마스크로 사용해서 폴리실리콘 막(31)의 일부에 인 또는 비소를 1E13∼1E16[1/㎠] 주입해서 열처리를 행함으로써 n+형 층(18)을 형성한다.
다음에, 도 13에 나타낸 것과 같이, 폴리실리콘 막(31)은 트렌치(25)를 경계로 해서 분리된 좌측의 영역을 개구하고, 우측의 영역을 산화막(33)으로 덮는다. 이 산화막(33)을 마스크로서 사용해서 폴리실리콘 막(31)의 좌측에 인 또는 비소를 1E13∼1E16[1/㎠] 주입한다.
다음에, 도 14에 나타낸 것과 같이, 트렌치(25)의 부분의 폴리실리콘 막(31)에 국소적으로 RTA(Rapid Thermal Annealing) 처리를 행해서 불순물을 트렌치(25)의 깊이 방향으로 확산시키는 p+ n- 접합을 형성한다. RTA 처리는 예를 들면 레이저 어닐, 전자빔 어닐, 램프 어닐, 펄스 램프 어닐 등이다. RTA 처리의 온도는 650∼950℃, RTA 처리의 파워는 임의이다.
여기에서, 폴리실리콘 막(31)은 얇기 때문에, 전계집중이 일어나기 쉽다. 이에 대해 본 실시형태에서는 p+ n- 접합이 트렌치 전극(27) 내부까지 뻗어 있기 때문에, 적은 스페이스로 접합의 단면적을 크게 할 수 있다. 이 때문에, ESD 내량이 높아진다. 또한, 방열성이 향상되기 때문에, 고온 동작이 가능해지고, 또한, 고속 응답도 가능해진다.
또한, 통상의 RTA 처리에서는 불순물이 폴리실리콘 전체에 확산되지만, 국소적으로 RTA 처리를 행함으로써 불순물을 깊이 방향으로만 확산시켜 단면적이 큰 PN 접합을 형성할 수 있다. 그리고, RTA 처리의 시간과 파워 등의 조건을 조정함으로써, 확산시키는 깊이, 즉 접합의 면적을 조정할 수 있고, 특성을 고정밀도로 조정할 수 있다.
도 15는, 본 발명의 실시형태 3에 관한 반도체장치의 변형예 1을 나타낸 단면도이다. 트렌치 전극(27)은, n-형 층(20)과 n+형 층(18) 사이의 n- n+ 접합의 바로 아래에 배치되고, n- n+ 접합이 트렌치 전극(27) 내부까지 뻗어 있다. 여기에서, 폴리실리콘 막(31)은 얇기 때문에, 전계집중이 일어나기 쉽다. 이에 대해, 본 실시형태에서는 n- n+ 접합이 트렌치 전극(27) 내부까지 뻗어 있기 때문에, 적은 스페이스로 접합의 단면적을 크게 할 수 있다. 이 때문에, ESD 내량이 높아진다. 또한, 방열성이 향상되기 때문에, 고온 동작이 가능해지고, 또한 고속 응답도 가능해진다.
도 16은, 본 발명의 실시형태 3에 관한 반도체장치의 변형예 2를 나타낸 단면도이다. 트렌치 전극(27)은, p+형 층(19)과 n-형 층(20) 사이의 p+ n- 접합의 바로 아래에 배치된 트렌치 전극 27d와, n-형 층(20)과 n+형 층(18) 사이의 n- n+ 접합의 바로 아래에 배치된 트렌치 전극 27e를 갖는다. p+ n- 접합이 트렌치 전극 27d 내부까지 뻗고, n- n+ 접합이 트렌치 전극 27e 내부까지 뻗어 있다. 이에 따라, 도 10의 구조와 도 16의 구조의 양쪽의 효과를 얻을 수 있다.
도 17은, 본 발명의 실시형태 3에 관한 반도체장치의 제조방법의 변형예를 나타낸 단면도이다. 산화막(16)과 폴리실리콘 막(31)을 덮는 산화막(34)을 형성하고, 접합 부분에 개구를 형성한다. 이 산화막(34)을 마스크로서 사용해서 폴리실리콘 막(31)에 대해 국소적으로 RTA 처리를 행할 수도 있다.
이때, 반도체 기판(1)은, 실리콘에 의해 형성된 것에 한정되지 않고, 실리콘에 비해 밴드갭이 큰 와이드 밴드갭 반도체에 의해 형성된 것이어도 된다. 와이드 밴드갭 반도체는, 예를 들면, 탄화 실리콘, 질화 갈륨계 재료, 또는 다이아몬드이다. 이와 같은 와이드 밴드갭 반도체에 의해 형성된 반도체장치는, 내전압성이나 허용 전류밀도가 높기 때문에, 소형화할 수 있다. 이 소형화된 장치를 사용함으로써, 이 장치를 짜넣은 반도체 모듈도 소형화할 수 있다. 또한, 장치의 내열성이 높기 때문에, 히트싱크의 방열 핀을 소형화할 수 있고, 수냉부를 공냉화할 수 있으므로, 반도체 모듈을 더욱 소형화할 수 있다. 또한, 장치의 전력손실이 낮고 고효율이기 때문에, 반도체 모듈을 고효율화할 수 있다.
1 반도체 기판, 15 IGBT(반도체 소자), 16 산화막(제1 절연막), 17 온도 센스 다이오드, 18 n+형 층, 19 p+형 층, 20 n-형 층, 25 트렌치, 26 산화막(제2 절연막), 27, 27a, 27b, 27c, 27d, 27e 트렌치 전극

Claims (14)

  1. 반도체 기판과,
    상기 반도체 기판의 표면 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 횡으로 나란히 배치된 n+형 층, n-형 층, 및 p+형 층을 갖는 온도 센스 다이오드와,
    상기 반도체 기판의 상기 표면으로부터 내부로 뻗는 트렌치 내부에 제2 절연막을 개재하여 매립되고, 상기 온도 센스 다이오드의 상기 n+형 층, 상기 n-형 층, 및 상기 p+형 층 중 어느 것에 열적으로 접속된 트렌치 전극을 구비하고,
    상기 트렌치 전극은 상기 n+형 층에 접속되어 있으며,
    상기 트렌치 전극은, 상기 n+형 층과 일체로 형성되어 있는 것을 특징으로 하는 반도체장치.
  2. 반도체 기판과,
    상기 반도체 기판의 표면 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 횡으로 나란히 배치된 n+형 층, n-형 층, 및 p+형 층을 갖는 온도 센스 다이오드와,
    상기 반도체 기판의 상기 표면으로부터 내부로 뻗는 트렌치 내부에 제2 절연막을 개재하여 매립되고, 상기 온도 센스 다이오드의 상기 n+형 층, 상기 n-형 층, 및 상기 p+형 층 중 어느 것에 열적으로 접속된 트렌치 전극을 구비하고,
    상기 트렌치 전극은 p+형 층에 접속되어 있으며,
    상기 트렌치 전극은, 상기 p+형 층과 일체로 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 반도체 기판과,
    상기 반도체 기판의 표면 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 횡으로 나란히 배치된 n+형 층, n-형 층, 및 p+형 층을 갖는 온도 센스 다이오드와,
    상기 반도체 기판의 상기 표면으로부터 내부로 뻗는 트렌치 내부에 제2 절연막을 개재하여 매립되고, 상기 온도 센스 다이오드의 상기 n+형 층, 상기 n-형 층, 및 상기 p+형 층 중 어느 것에 열적으로 접속된 트렌치 전극을 구비하고,
    상기 트렌치 전극은 상기 n-형 층에 접속되어 있으며,
    상기 트렌치 전극은, 상기 n-형 층과 일체로 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 반도체 기판과,
    상기 반도체 기판의 표면 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 횡으로 나란히 배치된 n+형 층, n-형 층, 및 p+형 층을 갖는 온도 센스 다이오드와,
    상기 반도체 기판의 상기 표면으로부터 내부로 뻗는 트렌치 내부에 제2 절연막을 개재하여 매립되고, 상기 온도 센스 다이오드의 상기 n+형 층, 상기 n-형 층, 및 상기 p+형 층 중 어느 것에 열적으로 접속된 트렌치 전극을 구비하고,
    상기 트렌치 전극은, 상기 n+형 층과 일체로 형성된 제1 트렌치 전극과, 상기 p+형 층과 일체로 형성된 제2 트렌치 전극과, 상기 n-형 층과 일체로 형성된 제3 트렌치 전극을 갖는 것을 특징으로 하는 반도체장치.
  5. 반도체 기판과,
    상기 반도체 기판의 표면 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 횡으로 나란히 배치된 n+형 층, n-형 층, 및 p+형 층을 갖는 온도 센스 다이오드와,
    상기 반도체 기판의 상기 표면으로부터 내부로 뻗는 트렌치 내부에 제2 절연막을 개재하여 매립되고, 상기 온도 센스 다이오드의 상기 n+형 층, 상기 n-형 층, 및 상기 p+형 층 중 어느 것에 열적으로 접속된 트렌치 전극을 구비하고,
    상기 트렌치 전극은, 상기 p+형 층과 상기 n-형 층 사이의 p+ n- 접합의 바로 아래에 배치되고,
    상기 p+ n- 접합이 상기 트렌치 전극 내부까지 뻗어 있는 것을 특징으로 하는 반도체장치.
  6. 반도체 기판과,
    상기 반도체 기판의 표면 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 횡으로 나란히 배치된 n+형 층, n-형 층, 및 p+형 층을 갖는 온도 센스 다이오드와,
    상기 반도체 기판의 상기 표면으로부터 내부로 뻗는 트렌치 내부에 제2 절연막을 개재하여 매립되고, 상기 온도 센스 다이오드의 상기 n+형 층, 상기 n-형 층, 및 상기 p+형 층 중 어느 것에 열적으로 접속된 트렌치 전극을 구비하고,
    상기 트렌치 전극은, 상기 n-형 층과 상기 n+형 층 사이의 n- n+ 접합의 바로 아래에 배치되고,
    상기 n- n+ 접합이 상기 트렌치 전극 내부까지 뻗어 있는 것을 특징으로 하는 반도체장치.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 온도 센스 다이오드 및 상기 트렌치 전극은 폴리실리콘 또는 아모퍼스 실리콘으로 이루어진 것을 특징으로 하는 반도체장치.
  8. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 제2 절연막의 두께는 상기 제1 절연막의 두께보다도 얇은 것을 특징으로 하는 반도체장치.
  9. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 반도체 기판에 형성된 반도체 소자를 더 구비하고,
    상기 트렌치 전극은 상기 온도 센스 다이오드보다도 상기 반도체 소자의 근처에 배치되어 있는 것을 특징으로 하는 반도체장치.
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