JP2016134614A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】撮像素子の画素を構成するフォトダイオード中に、半導体基板の上面に形成した溝内に絶縁膜を埋め込んで形成した素子分離領域と、半導体基板との界面近傍から電子およびＦｅ（鉄）が拡散することに起因して、当該画素において暗時白傷欠陥が生じることにより、画素特性が低下することを防ぐ。
【解決手段】半導体基板ＳＢの上面に、フォトダイオードＰＤを形成する領域を囲む素子分離領域ＥＩを埋め込むための溝Ｄ１を形成した後、プラズマドープを行うことで、Ｂ（ホウ素）を溝Ｄ１の側壁および底面に導入して半導体層ＢＬを形成する。
【選択図】図１４

Description

本発明は、半導体装置の製造方法に関し、特に、撮像素子を含む半導体装置の製造に適用して有効な技術に関するものである。
デジタルカメラなどに用いられる撮像素子（画像素子）は、例えば、光を検出して電荷を発生させるフォトダイオードを含む画素を、マトリクス状に複数並べた構成を有している。１個の画素の構成としては、上記フォトダイオードと、上記電荷を周辺素子に出力する転送トランジスタと、信号の増幅などを行う当該周辺素子とを含む構成が知られている。半導体基板の主面に形成されたフォトダイオードのレイアウトは、フォトダイオードの周囲を囲む素子分離領域により規定される。素子分離領域を形成する方法としては、半導体基板の主面に溝を形成し、当該溝内に絶縁膜を埋め込むことにより、当該絶縁膜からなる素子分離領域を形成する方法が知られている。
特許文献１（特開２００５−１４２３１９号公報）、特許文献２（特開２００８−６０３８３号公報）および特許文献３（特開２００６−５９８４２号公報）には、素子分離用の溝に生じたダメージおよび金属汚染を除去することが記載されている。また、特許文献４（特開２００７−６７３７９号公報）、特許文献５（特開２００７−２８８１３６号公報）および特許文献６（特開２００９−２７７７２２号公報）には、上記溝の側壁にホウ素を注入することが記載されている。
特開２００５−１４２３１９号公報 特開２００８−６０３８３号公報 特開２００６−５９８４２号公報 特開２００７−６７３７９号公報 特開２００７−２８８１３６号公報 特開２００９−２７７７２２号公報
半導体基板の上面の溝内に絶縁膜を埋め込んで素子分離領域を形成すると、素子分離領域と半導体基板との境界では電子が生じやすくなり、当該電子がフォトダイオード中に拡散すると、画素特性が低下する問題が生じる。また、上記溝を形成する際、溝の側壁および底面に鉄（Ｆｅ）が混入するため、この鉄がフォトダイオード中に拡散すると、画素特性が低下する問題が生じる。
この問題を解決するために、イオン注入法によりホウ素（Ｂ）を当該溝の側壁および底面に打ち込むことが考えられるが、この場合、当該溝の側壁および底面にダメージが生じ、また、素子分離領域に囲まれたフォトダイオードの受光面積が低減し、画素特性が低下する問題が生じる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、半導体基板の上面に、フォトダイオードの形成領域を囲む素子分離領域を埋め込むための溝を形成した後、プラズマドープを行うことで、Ｂ（ホウ素）を当該溝の側壁および底面に導入するものである。
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、画素特性の低下を防ぐことができる。
本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。 図１に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態１である半導体装置の製造工程に用いるプラズマドープ装置の断面図である。 図２に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１７に続く半導体装置の製造工程中の断面図である。 図１８に続く半導体装置の製造工程中の断面図である。 図１９に続く半導体装置の製造工程中の断面図である。 図２０に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態１である半導体装置のレイアウトを示す平面図である。 本発明の実施の形態１である半導体装置を示す等価回路図である。 本発明の実施の形態２である半導体装置の製造工程を説明する断面図である。 図２４に続く半導体装置の製造工程中の断面図である。 比較例である半導体装置の製造工程を説明する断面図である。 比較例である半導体装置の製造工程を説明する断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
また、符号「−」および「＋」は、Ｎ型またはＰ型の導電型を有する半導体における不純物の相対的な濃度を表しており、例えばＮ型不純物の場合は、「Ｎ−」、「Ｎ」、「Ｎ＋」の順に不純物濃度が高くなる。ただし、「Ｎ−」、「Ｎ」、「Ｎ＋」のような不純物濃度の高低に関わらず、それらの導電型を総称してＮ型と呼ぶ場合がある。Ｐ型の半導体についても同様である。
（実施の形態１）
本実施の形態の半導体装置は、撮像素子（固体撮像素子）に係るものであり、特に、画素を構成するフォトダイオードを、ＳＴＩ（Shallow Trench Isolation）構造を有する素子分離領域により囲む撮像素子に係る。当該撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。
本実施の形態では、素子分離領域を埋め込む溝の側壁および底面に、プラズマドープ装置を用いて均一にホウ素（Ｂ）を導入することで、電子および鉄（Ｆｅ）がフォトダイオードへ拡散することに起因する画素特性の低下を防ぐものである。ここでは画素の一例として、ＣＭＯＳイメージセンサにおいて画素実現回路として使用される４トランジスタ型の画素を想定して説明を行うが、それに限るものではない。
＜半導体装置の製造方法について＞
以下に、図１〜図２１を用いて、本実施の形態の半導体装置の製造方法を説明する。図１、図２および図４〜図２１は、本実施の形態の半導体装置の製造工程を説明する断面図である。図３は、本実施の形態の半導体装置の製造工程に用いるプラズマドープ装置の断面図である。
図１〜図２１では、図の左側に画素領域１Ａにおける断面を示し、図の右側にロジック回路領域１Ｂにおける断面を示す。画素領域１Ａおよびロジック回路領域１Ｂは、同一の半導体基板上において、当該半導体基板の主面に沿う方向に隣り合う領域である。画素領域１Ａは、フォトダイオードおよびその周辺素子を形成する領域であり、ロジック回路領域１Ｂは、アナログデジタル変換用の回路などを構成するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）を形成する領域である。ここではロジック回路領域１ＢにＮ型のＭＯＳＦＥＴを形成する工程について説明するが、ロジック回路領域１Ｂの図示していない他の領域にはＰ型のＭＯＳＦＥＴも形成する。つまり、ロジック回路領域１ＢにはＣＭＯＳを形成する。
まず、図１に示すように、半導体基板ＳＢを用意する。半導体基板ＳＢは例えば単結晶シリコン（Ｓｉ）からなる。続いて、半導体基板ＳＢ上に、例えば熱酸化法などを用いて、酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。その後、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、絶縁膜ＩＦ１上に、例えば窒化シリコン膜からなる絶縁膜ＩＦ２を形成する。これにより、半導体基板ＳＢの主面は、絶縁膜ＩＦ１、ＩＦ２からなる積層膜により覆われる。
次に、図２に示すように、フォトリソグラフィ技術およびエッチング法を用いて、画素領域１Ａおよびロジック回路領域１Ｂのそれぞれの一部の上記積層膜を除去する。これにより、半導体基板ＳＢの主面の一部が絶縁膜ＩＦ１、ＩＦ２から露出する。ここでは、後の工程でフォトダイオードを形成する領域および後の工程でＭＯＳＦＥＴを形成する領域などのアクティブ領域における半導体基板ＳＢ上の絶縁膜ＩＦ１、ＩＦ２を残し、他の領域（フィールド領域）の絶縁膜ＩＦ１、ＩＦ２を除去する。
続いて、絶縁膜ＩＦ１、ＩＦ２をマスクとして用い、ドライエッチング法を用いて、半導体基板ＳＢの上面に溝Ｄ１、Ｄ２を形成する。つまり、絶縁膜ＩＦ１、ＩＦ２をマスクパターンとして用いて、溝Ｄ１、Ｄ２を異方性エッチングにより形成する。溝Ｄ１は画素領域１Ａに形成され、溝Ｄ２はロジック回路領域１Ｂに形成される。溝Ｄ１は、後の工程でフォトダイオードが形成される領域を、平面視において囲むように環状に形成される。溝Ｄ１、Ｄ２はいずれも同様の形成深さを有し、溝Ｄ１、Ｄ２のそれぞれの底面は、半導体基板ＳＢの途中深さまで達している。その後、フッ酸（ＨＦ）を用いて洗浄を行うことで、エッチング残渣などの付着物を除去する。
溝Ｄ１、Ｄ２を形成する上記ドライエッチングは異方性エッチングであり、このエッチングを行うことで、溝Ｄ１、Ｄ２のそれぞれの内側において露出する半導体基板ＳＢの表面は、ダメージを負う。また、このエッチングを行うことで、溝Ｄ１、Ｄ２のそれぞれの内側において露出する半導体基板ＳＢの表面には、鉄（Ｆｅ）が導入される。当該鉄は、溝Ｄ１、Ｄ２のそれぞれの側壁および底面に意図して導入するものではないが、ドライエッチング法を用いて溝Ｄ１、Ｄ２を形成する際、ニッケル（Ｎｉ）およびクロム（Ｃｒ）などと共に、露出する半導体基板ＳＢの表面に導入される。つまり、溝Ｄ１、Ｄ２のそれぞれの側壁および底面ではＦｅ汚染が生じる。
次に、ロジック回路領域１Ｂをフォトレジスト膜ＰＲ１により覆った後、図３に示すプラズマドープ装置を用いて、図４に示すように、絶縁膜ＩＦ１、ＩＦ２から露出する半導体基板ＳＢの表面、つまり溝Ｄ１の側壁および底面に、ホウ素（Ｂ）をプラズマドーピング法により導入する。つまり、ロジック回路領域１Ｂをフォトレジスト膜ＰＲ１により覆い、かつ画素領域１Ａをフォトレジスト膜ＰＲ１から露出させた状態で、プラズマドープを行う。ここでは、ロジック回路領域１Ｂの半導体基板ＳＢはフォトレジスト膜ＰＲ１により覆われているため、溝Ｄ２の側壁および底面にホウ素は導入されない。
ここで、ロジック回路領域１Ｂの半導体基板ＳＢをフォトレジスト膜ＰＲ１により覆った状態でプラズマドーピングを行い、溝Ｄ２の側壁および底面にホウ素を導入していないのは、ロジック回路領域１Ｂに後に形成されるトランジスタの特性が変動することを防ぐためである。すなわち、ロジック回路領域１Ｂに形成されるトランジスタの活性領域の端部、つまり、例えばソース・ドレイン領域の端部またはチャネル領域などの端部にホウ素が導入されると、当該トランジスタのしきい値電圧が変動し、当該トランジスタを含む回路が正常に動作しなくなる虞がある。よって、ここではロジック回路領域１Ｂの溝Ｄ２の側壁および底面にホウ素を導入しない。
図３に示すように、プラズマドープ装置ＰＤＤは、チャンバを構成する容器ＣＳと、容器ＣＳ内に配置されたウエハステージ（載置台）ＷＳと、容器ＣＳ内においてウエハステージＷＳの上方に配置された天板ＴＰと、天板ＴＰ上に配置された平面アンテナＰＡと、平面アンテナＰＡ上に配置された導波管ＷＤとを有している。導波管ＷＤはマイクロ発生器（図示しない）に接続されている。ウエハステージＷＳと天板ＴＰとの間の高さにおける容器ＣＳの側壁には、容器ＣＳ内にプラズマ安定化ガスおよびドープガスなどを導入するためのガス供給部ＧＳが設けられている。容器ＣＳ内の気体はポンプ（図示しない）により排出することができ、容器ＣＳ内は真空状態とすることができる。
ここでは、被処理体である半導体基板（半導体ウエハ）ＳＢの表面に対し、プラズマを用いてドープガス中に含まれる不純物元素（ホウ素）をドープするプラズマドーピング法を用いる。具体的には、まず、半導体基板ＳＢをウエハステージＷＳの上面に接するように載置する。容器ＣＳ内の圧力は５０〜１５０ｍＴｏｒｒであり、望ましくは、５０ｍＴｏｒｒとする。ウエハステージＷＳには、バイアス用の高周波電力（ＲＦ：RadioFrequency）を印加することができるが、本実施の形態では、ＲＦバイアスを行わない。つまり、ウエハステージＷＳに対するＲＦバイアスは０Ｗである。
その後、容器ＣＳ内にガス供給部ＧＳからドープガスとしてＢ２Ｈ６（ジボラン）とＨｅ（ヘリウム）との混合ガスを供給し、出力３ｋＷのマイクロ波を上記マイクロ発生器から導波管ＷＤを介して平面アンテナＰＡに供給する。これにより、容器ＣＳ内の上部であって、天板ＴＰの下の領域にプラズマＰＬを発生させ、プラズマを用いたドーピングを行う。これにより、ドープガス中の不純物元素（ホウ素）を半導体基板ＳＢの表面に導入する。
上記プラズマドーピングにより、図４に示すように、絶縁膜ＩＦ１、ＩＦ２から露出する半導体基板ＳＢの表面、つまり溝Ｄ１の側壁および底面に、ホウ素（Ｂ）が導入され、ホウ素を含む半導体層ＢＬが形成される。上記ドープガスおよび半導体層ＢＬに含まれるＢ（ホウ素）は、ホウ素の同位体である１０Ｂおよび１１Ｂを含んでいる。半導体層ＢＬのホウ素のドープ量は、５×１０１３〜２×１０１４ｃｍ−２であり、半導体層ＢＬの厚さは、例えば１〜２ｎｍである。フォトレジスト膜ＰＲ１に覆われているロジック回路領域１Ｂおよび絶縁膜ＩＦ１、ＩＦ２に覆われている半導体基板ＳＢの表面には半導体層ＢＬは形成されない。
上記プラズマドーピングにおいて用いるプラズマドープ装置ＰＤＤのウエハステージＷＳに対するＲＦバイアスを０Ｗとしているのは、プラズマ中のＢ（ホウ素）イオン（ラジカル）を積極的に半導体基板ＳＢの表面に取り込まないようにするためである。これにより、プラズマドープにより半導体基板ＳＢの表面、つまり溝Ｄ１の側壁および底面にダメージが生じることを防ぐ。また、ＲＦバイアスが０Ｗであるため、半導体層ＢＬの厚さは比較的小さい。このように溝Ｄ１の側壁に形成される半導体層ＢＬの厚さを抑えることで、溝Ｄ１により囲まれた領域に形成されるフォトダイオードの受光面積が低減することを防ぐことができる。
また、上記プラズマドーピングにおいて容器ＣＳ内の圧力を５０〜１５０ｍＴｏｒｒとしているのは、容器ＣＳ内の圧力が大きすぎることにより、半導体基板ＳＢの表面、つまり溝Ｄ１の側壁および底面にダメージが生じることを防ぐためである。よって、容器ＣＳ内の圧力は５０ｍＴｏｒｒ程度の低さであることが望ましい。
また、上記プラズマドーピングにおいて用いるドープガスには、Ｆ（フッ素）を含むガスは使用しない。したがって、例えば、ドープガスにＢＦ３ガスは使用しない。これは、フッ素が不純物として半導体装置に様々な悪影響を及ぼすためである。例えば、フッ素がガスとして発生すると、当該プラズマドーピング工程の後に行う成膜の妨げとなり、また、ボイドの発生の原因ともなる。また、Ｈ（水素）と当該フッ素とが結合してＨＦ（フッ化水素、フッ酸）が生成されると、ＨＦにより半導体基板ＳＢ上の酸化シリコン膜などが溶かされる虞がある。そこで、ここではドープガスとして、フッ素を含まないＢ２Ｈ６（ジボラン）を用いている。
次に、図示は省略するが、薬液を用いて、半導体基板ＳＢの表面の洗浄を行う。ここでは薬液にフッ酸（ＨＦ）を用いず、ＡＰＭ（アンモニア過水）／ＨＰＭ（塩酸過水）を用いる。フッ酸を用いた場合、上記プラズマドーピング工程により形成した薄い半導体層ＢＬが削られて除去されてしまうため、ここではフッ酸を使用しない。当該洗浄により、ロジック回路領域１Ｂの半導体基板ＳＢの主面を覆うフォトレジスト膜ＰＲ１は除去される。
続いて、９００〜１１００℃の熱で３０秒間のＲＴＡ（rapid thermal annealing）を行う。この熱処理により、半導体層ＢＬに導入したホウ素が拡散する。ここでは例えば９００℃の熱で当該熱処理を行う。当該熱処理の温度を９００〜１１００℃としているのは、温度が低すぎると十分にホウ素が拡散せず、また、温度が高すぎると過度な拡散が生じ、後に形成するフォトダイオードの受光面積が低減する問題が生じるためである。
プラズマドーピングおよび上記熱拡散により、半導体層ＢＬは、溝Ｄ１の側壁および底面のそれぞれの表面から一定の深さで均一（コンフォーマル）に形成される。つまり、半導体層ＢＬに含まれるホウ素は、半導体基板ＳＢの表面から２０ｎｍの範囲内に１×１０１７ｃｍ−３以上の濃度で導入されている。つまり、上記熱処理により内部のホウ素が拡散した半導体層ＢＬは、半導体基板ＳＢの表面から２０ｎｍ以上の厚さを有している。上記熱処理により内部のホウ素が拡散した半導体層ＢＬの、半導体基板ＳＢの表面からの形成深さは、図２を用いて説明したドライエッチング工程により、溝Ｄ１の側壁および底面に鉄が導入された領域よりも深い。よって、後述するように、半導体層ＢＬ内のホウ素により、フォトダイオードが形成される活性領域への鉄の拡散を防ぐことができる。
上記のようなホウ素濃度を有する半導体層ＢＬが、後の工程でフォトダイオードが形成される領域（第１領域）を平面視において囲むように均一に形成されている。なお、図に示す２つの溝Ｄ１に挟まれた領域は、フォトダイオードを形成する領域に加えて、後に説明する転送トランジスタを形成する領域も含んでいる。
次に、図５に示すように、プラズマＣＶＤ法または低圧熱ＣＶＤ法を用いて、半導体基板ＳＢの主面全面上に酸化シリコン膜からなる絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は比較的大きい膜厚で形成され、溝Ｄ１、Ｄ２のそれぞれを完全に埋め込むように形成される。なお、絶縁膜ＩＦ３の形成前に、溝Ｄ１、Ｄ２のそれぞれの側壁および底面を酸化させ、薄い酸化膜を形成してもよい。
次に、図６に示すように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて絶縁膜ＩＦ３の上面を研磨することで、絶縁膜ＩＦ２を露出させる。その後、絶縁膜ＩＦ２を除去する。
次に、図７に示すように、フッ酸（ＨＦ）を用いてウェットエッチングを行うことにより、絶縁膜ＩＦ１と、絶縁膜ＩＦ３の一部とを除去する。これにより、半導体基板ＳＢの主面の一部が露出する。ただし、溝Ｄ１、Ｄ２のそれぞれの内側は絶縁膜ＩＦ３（図６参照）により埋め込まれたままであり、溝Ｄ１、Ｄ２のそれぞれの側壁および底面は露出していない。当該エッチングにより溝Ｄ１、Ｄ２のそれぞれの内側に残された絶縁膜ＩＦ３により、素子分離領域ＥＩが形成される。素子分離領域ＥＩは、ＳＴＩ構造を有している。なお、本願では、素子分離領域ＥＩから半導体基板ＳＢの主面が露出している領域を活性領域と呼ぶ場合がある。
次に、図８に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＢの主面にＰ型の不純物（例えばＢ（ホウ素））を打ち込むことにより、Ｐ型のウエルＷＬを形成する。ウエルＷＬは、比較的不純物濃度が低いＰ−型半導体領域である。ここでは、画素領域１Ａおよびロジック回路領域１Ｂのそれぞれにおいて露出する半導体基板ＳＢの主面にウエルＷＬを形成する。ウエルＷＬの形成深さは、素子分離領域ＥＩの形成深さよりも深い。
本実施の形態では、ロジック回路領域１ＢにＮ型のＭＯＳＦＥＴを形成する場合について説明するため、ここではロジック回路領域１ＢにもＰ型のウエルＷＬを形成している。これに対し、図示はしないが、ロジック回路領域１ＢであってＰ型のＭＯＳＦＥＴを形成する領域では、ウエルＷＬを形成する上記イオン注入工程とは別のイオン注入工程により半導体基板ＳＢにＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を導入してＮ型のウエルを形成する。
次に、図９に示すように、画素領域１Ａの半導体基板ＳＢ上にゲート絶縁膜ＧＦを介してゲート電極Ｇ１を形成し、ロジック回路領域１Ｂの半導体基板ＳＢ上にゲート絶縁膜ＧＦを介してゲート電極Ｇ２を形成する。すなわち、半導体基板ＳＢ上に、例えば熱酸化法により酸化シリコン膜を形成し、当該酸化シリコン膜上に例えばポリシリコンからなる導体膜を形成した後、フォトリソグラフィ技術およびエッチング法を用いて当該導体膜および当該酸化シリコン膜を加工する。これにより、当該酸化シリコン膜からなるゲート絶縁膜ＧＦと、当該導体膜からなるゲート電極Ｇ１、Ｇ２を形成する。
画素領域１Ａにおいて、ゲート絶縁膜ＧＦおよびゲート電極Ｇ１からなる積層膜は、隣り合う素子分離領域ＥＩ同士の間において露出する半導体基板ＳＢの主面上において、素子分離領域ＥＩから離間して形成される。同様に、ロジック回路領域１Ｂにおいて、ゲート絶縁膜ＧＦおよびゲート電極Ｇ２からなる積層膜は、隣り合う素子分離領域ＥＩ同士の間において露出する半導体基板ＳＢの主面上において、素子分離領域ＥＩから離間して形成される。ただし、図示していない領域において、ゲート電極Ｇ１、Ｇ２のそれぞれの一部は素子分離領域ＥＩの直上に形成されている。
次に、図１０に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、画素領域１Ａの半導体基板ＳＢの上面に、Ｎ−型半導体領域Ｎ１およびＰ＋型半導体領域Ｐ１を含むフォトダイオードＰＤを形成する。Ｎ−型半導体領域Ｎ１は、Ｐ＋型半導体領域Ｐ１および素子分離領域ＥＩよりも形成深さが深く、ウエルＷＬよりも形成深さが浅い。Ｐ＋型半導体領域Ｐ１は、素子分離領域ＥＩよりも形成深さが浅い。フォトダイオードＰＤは、入射光の光量に応じた信号電荷を生成する光電変換素子である。
ここでは、画素領域１Ａの半導体基板ＳＢの主面に、Ｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））を、イオン注入法により打ち込むことで、受光部を形成する領域に、Ｎ−型半導体領域Ｎ１を形成する。続いて、画素領域１Ａの半導体基板ＳＢの主面に、Ｐ型の不純物（例えばＢ（ホウ素）を、イオン注入法により打ち込むことで、受光部を形成する領域に、Ｐ＋型半導体領域Ｐ１を形成する。つまり、Ｎ−型半導体領域Ｎ１とＰ＋型半導体領域Ｐ１とは、異なるフォトレジスト膜をマスクとして用いる別々のイオン注入工程により形成される。
これにより、ゲート電極Ｇ１と素子分離領域ＥＩとの間の半導体基板ＳＢの主面に、Ｎ−型半導体領域Ｎ１とＰ＋型半導体領域Ｐ１とのＰＮ接合部により構成されるフォトダイオードＰＤを形成する。ゲート電極Ｇ１は、平面視において素子分離領域ＥＩに挟まれるように配置されており、フォトダイオードＰＤが形成されるのは、ゲート電極Ｇ１の横の一方の素子分離領域ＥＩとゲート電極Ｇ１との間の活性領域であり、ゲート電極Ｇ１の横の他方の素子分離領域ＥＩとゲート電極Ｇ１との間の活性領域にはフォトダイオードＰＤは形成されない。
ここで、上記イオン注入法による打ち込みは、フォトリソグラフィ技術を用いて形成したフォトレジスト膜（図示しない）と、ゲート電極Ｇ１とをマスクとして用いて行う。このため、ロジック回路領域１Ｂには不純物イオンは注入されない。つまり、Ｎ−型半導体領域Ｎ１およびＰ＋型半導体領域Ｐ１はロジック回路領域１Ｂには形成されない。また、Ｎ−型半導体領域Ｎ１はゲート電極Ｇ１に隣接して形成されるが、Ｐ＋型半導体領域Ｐ１は、Ｎ−型半導体領域Ｎ１の直上であって、ゲート電極Ｇ１から離間した位置に形成される。すなわち、ゲート電極Ｇ１とＰ＋型半導体領域Ｐ１との間の半導体基板ＳＢの主面には、Ｎ−型半導体領域Ｎ１が露出している。
次に、図１１に示すように、画素領域１Ａをフォトレジスト膜ＰＲ２により覆った後、フォトレジスト膜ＰＲ２およびゲート電極Ｇ２をマスクとして、ロジック回路領域１Ｂの半導体基板ＳＢの主面に、一対のエクステンション領域ＥＸを形成する。ここでは、ロジック回路領域１Ｂにおいて露出する半導体基板ＳＢの主面に、例えばイオン注入法を用いてＮ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））を比較的低濃度で打ち込むことで、平面視においてゲート電極Ｇ２を挟むように一対のＮ−型半導体領域であるエクステンション領域ＥＸを形成する。
次に、図１２に示すように、フォトレジスト膜ＰＲ２を除去した後、フォトダイオードＰＤの上面を覆うキャップ絶縁膜ＣＩと、キャップ絶縁膜ＣＩ、ゲート電極Ｇ１、Ｇ２、素子分離領域ＥＩおよび半導体基板ＳＢの主面を覆う絶縁膜ＩＦ４とを順に形成する。
キャップ絶縁膜ＣＩは、例えば、ＣＶＤ法を用いて半導体基板ＳＢの主面全面を覆う酸化シリコン膜を形成した後、フォトリソグラフィ技術およびエッチング法を用いて当該酸化シリコン膜を加工することで形成する。キャップ絶縁膜ＣＩはフォトダイオードＰＤの上面を覆う膜であり、他の活性領域を覆っていない。ここではＣＶＤ法を用いてキャップ絶縁膜ＣＩを形成することについて説明したが、画素領域１Ａのゲート絶縁膜ＧＦを構成する絶縁膜をフォトダイオードＰＤの形成領域上に残すことで、フォトダイオードＰＤの直上の当該絶縁膜をキャップ絶縁膜として用いてもよい。
絶縁膜ＩＦ４は、例えば窒化シリコン膜からなり、キャップ絶縁膜ＣＩの形成後に、例えばＣＶＤ法を用いて形成することができる。
次に、図１３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ４を加工する。ここでは、フォトダイオードＰＤ、当該フォトダイオードＰＤに隣接するゲート電極Ｇ１の一部および素子分離領域ＥＩの一部を覆うフォトレジスト膜（図示しない）と、ゲート電極Ｇ１およびＧ２とをマスクとして用いてエッチングを行う。したがって、フォトダイオードＰＤの直上には、平面視においてフォトダイオードＰＤを挟むように配置されたゲート電極Ｇ１および素子分離領域ＥＩのそれぞれの上面同士の間に亘って、絶縁膜ＩＦ４からなる反射防止膜ＡＲ１が残る。
また、ゲート電極Ｇ１の側壁のうち、反射防止膜ＡＲ１が接する側壁の反対側の側壁に接するように、絶縁膜ＩＦ４からなるサイドウォールＳＷが自己整合的に形成される。また、ゲート電極Ｇ２の両側の側壁のそれぞれに接するように、絶縁膜ＩＦ４からなるサイドウォールＳＷが自己整合的に形成される。
次に、図１４に示すように、半導体基板ＳＢの主面に対し、ゲート電極Ｇ１、Ｇ２、反射防止膜ＡＲ１およびサイドウォールＳＷをマスクとしてＮ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））を比較的高濃度で打ち込むことで、画素領域１Ａの浮遊拡散容量部ＦＤおよびロジック回路領域１Ｂの拡散層ＤＦを形成する。浮遊拡散容量部ＦＤはＮ＋型半導体領域であり、ゲート電極Ｇ１の一方の側壁に接するサイドウォールＳＷと素子分離領域ＥＩとの間において、反射防止膜ＡＲ１から露出する半導体基板ＳＢの主面に形成される。また、Ｎ＋型半導体領域である拡散層ＤＦは、平面視においてゲート電極Ｇ２およびその両側のサイドウォールＳＷを挟むように、半導体基板ＳＢの主面に一対形成される。
これにより、ロジック回路領域１Ｂに、拡散層ＤＦおよびエクステンション領域ＥＸからなる一対のソース・ドレイン領域と、ゲート電極Ｇ２とを含むＭＯＳＦＥＴであるトランジスタＱ１が形成される。また、画素領域１Ａに、Ｎ−型半導体領域Ｎ１と浮遊拡散容量部ＦＤとからなる一対のソース・ドレイン領域と、ゲート電極Ｇ１とを有するＭＯＳＦＥＴである転送トランジスタＴＸが形成される。
ロジック回路領域１Ｂの一対のソース・ドレイン領域のそれぞれは、不純物濃度が比較的低いエクステンション領域ＥＸと、不純物濃度が比較的高い拡散層ＤＦとを含むＬＤＤ（Lightly Doped Drain）構造を有している。浮遊拡散容量部ＦＤおよび拡散層ＤＦは、エクステンション領域ＥＸよりも深い形成深さを有している。
転送トランジスタＴＸにおいて、Ｎ−型半導体領域Ｎ１は転送トランジスタＴＸのソース領域として機能し、浮遊拡散容量部ＦＤは転送トランジスタＴＸのドレイン領域として機能する。なお、ここでは説明していないが、転送トランジスタＴＸのドレイン領域は、浮遊拡散容量部ＦＤに加えて浮遊拡散容量部ＦＤよりも不純物濃度が低いエクステンション領域ＥＸを含んでいてもよい。
また、上記の工程により、図示していない領域において、後述する周辺トランジスタであるリセットトランジスタ、増幅トランジスタおよび選択トランジスタが形成される。以上の工程により、フォトダイオードＰＤ、転送トランジスタＴＸおよびその他の周辺トランジスタ（図示しない）を含む画素ＰＥ（図２２参照）が形成される。図示はしていないが、画素ＰＥは半導体基板ＳＢ上の画素アレイ部にマトリクス状に並んで複数形成されている。つまり、フォトダイオードＰＤおよびその周辺トランジスタは、画素アレイ部にマトリクス状に並んで複数形成されている。
次に、図１５に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面全面上に酸化シリコン膜からなる絶縁膜ＩＦ５を形成する。
次に、図１６に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ５を加工する。これにより、ロジック回路領域１Ｂの絶縁膜ＩＦ５は除去され、トランジスタＱ１は絶縁膜ＩＦ５から露出する。また、画素領域１Ａでは、浮遊拡散容量部ＦＤの上面が絶縁膜ＩＦ５から露出する。ここでは、ゲート電極Ｇ１の上面は絶縁膜ＩＦ５に覆われたままである。また、フォトダイオードＰＤの上面は、キャップ絶縁膜ＣＩ、反射防止膜ＡＲ１および絶縁膜ＩＦ５により覆われている。絶縁膜ＩＦ５は次に行うサリサイドプロセスにおけるマスクとして用いる。
次に、図１７に示すように、サリサイドプロセスを行うことで、浮遊拡散容量部ＦＤの上面、拡散層ＤＦの上面およびゲート電極Ｇ２の上面のそれぞれの上にシリサイド層Ｓ１を形成する。このとき、絶縁膜ＩＦ５により覆われているゲート電極Ｇ１の上面にはシリサイド層Ｓ１は形成されない。当該サリサイドプロセスでは、まずスパッタリング法を用いて半導体基板ＳＢの主面全面上に例えばＮｉ（ニッケル）などを含む金属膜を形成した後、半導体基板ＳＢを加熱することで当該金属膜と半導体とを反応させることでシリサイド層Ｓ１を形成した後、未反応の当該金属膜を除去する。
次に、図１８に示すように、半導体基板ＳＢ上に層間絶縁膜ＣＬを形成する。層間絶縁膜ＣＬは、半導体基板ＳＢの主面全面上に例えばＣＶＤ法を用いて酸化シリコン膜を形成し、当該酸化シリコン膜の上面をＣＭＰ法などを用いて研磨することで形成する。層間絶縁膜ＣＬの膜厚は、ゲート電極Ｇ１、Ｇ２の上面の高さよりも大きい。ここでは、絶縁膜ＩＦ５を除去してから層間絶縁膜ＣＬを形成してもよいが、絶縁膜ＩＦ５を残して層間絶縁膜ＣＬを形成することにより、絶縁膜ＩＦ５と層間絶縁膜ＣＬとを一体化させてもよい。
次に、図１９に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＣＬを貫通する複数のコンタクトホールを形成した後、それらのコンタクトホールを埋め込むコンタクトプラグＣＰを複数形成する。ここでは、ゲート電極Ｇ１、Ｇ２、浮遊拡散容量部ＦＤおよび拡散層ＤＦのそれぞれを層間絶縁膜ＣＬから露出するように複数のコンタクトホールを形成する。コンタクトホールの底面には、シリサイド層Ｓ１またはゲート電極Ｇ１の上面が露出する。フォトダイオードＰＤを含む受光部の直上にコンタクトホールは形成しない。図では、浮遊拡散容量部ＦＤおよび拡散層ＤＦに電気的に接続されたコンタクトプラグＣＰを示しており、ゲート電極Ｇ１、Ｇ２のそれぞれの上のコンタクトプラグＣＰは示していない。
コンタクトプラグＣＰは、複数のコンタクトホール内を含む層間絶縁膜ＣＬ上に、主にＷ（タングステン）を含む金属膜を形成した後、層間絶縁膜ＣＬ上の当該金属膜を、例えばＣＭＰ法により研磨することで除去して、層間絶縁膜ＣＬの上面を露出させる。これにより、複数のコンタクトホールのそれぞれに埋め込まれた当該金属膜からなるコンタクトプラグＣＰを複数形成する。コンタクトプラグＣＰは、例えば、コンタクトホール内の側壁および底面を覆う窒化チタン膜と、当該コンタクトホール内に当該窒化チタン膜を介して埋め込まれたタングステン膜とを含む積層膜により構成される。
次に、図２０に示すように、第１配線層、第２配線層および第３配線層を積層する。第１配線層は層間絶縁膜ＩＬ１および配線Ｍ１からなり、第２配線層は層間絶縁膜ＩＬ２および配線Ｍ２からなり、第３配線層は層間絶縁膜ＩＬ３および配線Ｍ３からなる。下層配線である配線Ｍ１は、いわゆるシングルダマシン法により形成し、上層配線である配線Ｍ２、Ｍ３はいわゆるデュアルダマシン法により形成する。これらのダマシン法を用いる場合、配線Ｍ１〜Ｍ３は例えばＣｕ（銅）膜により形成する。ダマシン法を用いず、配線を形成してから当該配線の横を層間絶縁膜により埋め込む場合は、配線Ｍ１〜Ｍ３を例えばＡｌ（アルミニウム）膜により形成する。
ここではダマシン法を用いる場合について説明する。図１９に示す構造を得た後、図２０に示すように、層間絶縁膜ＣＬ上に、例えばＣＶＤ法を用いて例えば酸化シリコン膜などからなる層間絶縁膜ＩＬ１を形成する。その後、層間絶縁膜ＩＬ１を、フォトリソグラフィ技術およびドライエッチング法を用いて加工することで、層間絶縁膜ＩＬ１を貫通する開口部であって、層間絶縁膜ＣＬの上面およびコンタクトプラグＣＰの上面を露出する配線溝を形成する。続いて、配線溝内を含む層間絶縁膜ＩＬ１上に金属膜を形成し、層間絶縁膜ＩＬ１上の余分な金属膜をＣＭＰ法などにより除去することで、配線溝に埋め込まれた金属膜からなる配線Ｍ１を形成する。
配線Ｍ１は、例えば窒化タンタル膜および銅膜を順に積層した積層構造を有している。配線溝内の側壁および底面は、窒化タンタル膜により覆われている。配線Ｍ１は、その底面においてコンタクトプラグＣＰの上面に接続されている。
続いて、層間絶縁膜ＩＬ１上および配線Ｍ１上に、ビア（図示しない）、配線Ｍ２および層間絶縁膜ＩＬ２を形成する。ここで用いるデュアルダマシン法は、例えば層間絶縁膜ＩＬ２を形成し、層間絶縁膜ＩＬ２を貫通するビアホールを形成した後、当該ビアホールよりも浅い配線溝をビアホールの直上の層間絶縁膜ＩＬ２の上面に形成し、その後ビアホールおよび配線溝内に金属を埋め込むことで、ビアホール内のビアと、その上の配線溝内の配線Ｍ２とを同時に形成する方法である。ただし、配線溝を形成してから、当該配線溝の底面から層間絶縁膜ＩＬ２の底面まで貫通するビアホールを設け、その後、ビアおよび配線Ｍ２を形成してもよい。配線Ｍ１は、当該ビアを介して配線Ｍ２に電気的に接続される。
その後、第２配線層と同様にして、層間絶縁膜ＩＬ２上の層間絶縁膜ＩＬ３、ビア（図示しない）および配線Ｍ３からなる第３配線層を形成する。配線Ｍ３は、ビアおよび配線Ｍ２を介して配線Ｍ１に電気的に接続される。続いて、第３配線層の上面を覆う絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は例えばＣＶＤ法により形成され、例えば酸化シリコン膜からなる。
配線Ｍ１〜Ｍ３は画素領域１Ａおよびロジック回路領域１Ｂに形成されるが、画素領域１Ａにおいて、フォトダイオードＰＤの直上に配線Ｍ１〜Ｍ３は配置されない。配線Ｍ１〜Ｍ３が、フォトダイオードＰＤの上方から入射する光を遮ることを防ぐためである。
次に、図２１に示すように、画素領域１Ａの絶縁膜ＩＦ６上にマイクロレンズＭＬを形成する。なお、層間絶縁膜ＩＬ３とマイクロレンズＭＬとの間にはカラーフィルタを形成してもよい。マイクロレンズＭＬは、フォトダイオードＰＤの直上に形成する。マイクロレンズＭＬは、絶縁膜ＩＦ６上に形成した膜を、平面視において円形のパターンに加工した後、例えば当該膜を加熱することで当該膜の表面を丸め、これにより当該膜をレンズ状に加工することで形成する。
この後の工程では、半導体基板ＳＢ、つまり半導体ウエハのスクライブラインをダイシングにより切削する。これにより、半導体ウエハを複数のセンサチップに個片化することで、当該センサチップからなる撮像素子を複数形成する。これにより、当該撮像素子を含む本実施の形態の半導体装置が完成する。
＜半導体装置の撮像素子の構造、動作について＞
以下では、本実施の形態の半導体装置である撮像素子の構造、動作について図２２、２３を用いて説明する。図２２は、本実施の形態の半導体装置のレイアウトを示す平面図である。図２３は、本実施の形態の半導体装置を示す等価回路図である。本実施の形態の半導体装置である撮像素子は、１つの半導体チップからなるＣＭＯＳイメージセンサであって、撮像素子の画素アレイ部には、複数の画素が形成されている。すなわち、画素アレイ部には、複数の画素が行列状に並んで配置されている。図２２では、各ゲート電極に覆われた箇所における活性領域の輪郭およびホウ素注入領域である半導体層ＢＬの輪郭を破線で示している。
図２２に示すように、１つの画素ＰＥは、フォトダイオードＰＤおよび複数の周辺トランジスタを有しており、フォトダイオードＰＤの周りは、素子分離領域ＥＩにより囲まれている。フォトダイオードＰＤは平面視において矩形の形状を有している。ただし、フォトダイオードＰＤが形成された活性領域は、当該矩形の形状の１辺から平面視において一部突出した部分を有しており、当該突出した部分の近傍に転送トランジスタＴＸが形成されている。
転送トランジスタＴＸは、当該突出した部分に形成された浮遊拡散容量部ＦＤと、上記矩形の形状部分に形成されたフォトダイオードＰＤを構成するＮ−型半導体領域とをソース・ドレイン領域として有し、平面視において当該ソース・ドレイン領域間に形成されたゲート電極Ｇ１を有している。当該ソース・ドレイン領域およびフォトダイオードＰＤが形成された活性領域の周縁部には、ホウ素が導入された半導体層ＢＬが環状に均一な不純物濃度で形成されている。つまり、半導体層ＢＬは、素子分離領域ＥＩに隣接する半導体基板の表面、すなわち、フォトダイオードＰＤを含む活性領域の平面視における端部に形成され、当該活性領域の周囲を１周するように連続的に形成されている。
また、１つの画素ＰＥ内において、フォトダイオードＰＤと隣り合う領域には、接地領域ＧＮＤ１、周辺トランジスタであるリセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬが形成されている。ここでは、フォトダイオードＰＤおよび転送トランジスタＴＸと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬと、接地領域ＧＮＤ１とは、それぞれ素子分離領域ＥＩにより区切られた別々の活性領域に形成されている。増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬは、同一の活性領域に形成されており、互いのソース・ドレイン領域のうち一方を活性領域内において共有している。周辺トランジスタは画素領域内に形成されているが、各周辺トランジスタが形成された活性領域には、ホウ素を含む半導体層ＢＬは形成されていない。
次に、図２３に１つの画素の回路を示す。複数の画素のそれぞれが、図２３に示す回路を有している。図２３に示すように、画素は、光電変換を行うフォトダイオードＰＤと、フォトダイオードで発生した電荷を転送する転送トランジスタＴＸとを有している。また、画素は、転送トランジスタＴＸから転送される電荷を蓄積する浮遊拡散容量部ＦＤと、浮遊拡散容量部ＦＤの電位を増幅する増幅トランジスタＡＭＩとを有している。画素はさらに、増幅トランジスタＡＭＩで増幅された電位を、読み出し回路（図示しない）に接続された出力線ＯＬに出力するか否かを選択する選択トランジスタＳＥＬと、フォトダイオードＰＤのカソードおよび浮遊拡散容量部ＦＤの電位を所定電位に初期化するリセットトランジスタＲＳＴとを備えている。
転送トランジスタＴＸ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのそれぞれは、例えばＮ型のＭＯＳＦＥＴである。
フォトダイオードＰＤのアノードには、マイナス側電源電位である接地電位ＧＮＤが印加され、フォトダイオードＰＤのカソードは、転送トランジスタＴＸのソースに接続されている。浮遊拡散容量部ＦＤは、転送トランジスタＴＸのドレインと、リセットトランジスタＲＳＴのソースと、増幅トランジスタＡＭＩのゲートとに接続されている。リセットトランジスタＲＳＴのドレインと、増幅トランジスタＡＭＩのドレインとには、プラス側電源電位ＶＣＣが印加される。増幅トランジスタＡＭＩのソースは、選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは、出力線ＯＬに接続されている。
次に画素の動作について説明する。まず、転送トランジスタＴＸおよびリセットトランジスタＲＳＴのゲート電極に所定電位が印加されて、転送トランジスタＴＸおよびリセットトランジスタＲＳＴがともにオン状態となる。そうすると、フォトダイオードＰＤに残存する電荷および浮遊拡散容量部ＦＤに蓄積された電荷がプラス側電源電位ＶＣＣに向かって流れて、フォトダイオードＰＤおよび浮遊拡散容量部ＦＤの電荷が初期化される。その後、リセットトランジスタＲＳＴがオフ状態となる。
次に、入射光がフォトダイオードＰＤのＰＮ接合に照射されて、フォトダイオードＰＤで光電変換が発生する。その結果、フォトダイオードＰＤに電荷が発生する。この電荷は、転送トランジスタＴＸによってすべて浮遊拡散容量部ＦＤに転送される。浮遊拡散容量部ＦＤは転送されてきた電荷を蓄積する。これにより、浮遊拡散容量部ＦＤの電位が変化する。
次に、選択トランジスタＳＥＬがオン状態となると、変化後の浮遊拡散容量部ＦＤの電位が、増幅トランジスタＡＭＩによって増幅され、その後、出力線ＯＬに出力される。そして、読み出し回路は、出力線ＯＬの電位を読み出す。このようにして、画素アレイ部に複数形成された画素のそれぞれから、電荷情報を読出し、撮像素子により撮像した画像を得ることができる。
＜本実施の形態の効果について＞
以下では、本実施の形態の半導体装置の効果に付いて、図２６および図２７に示す比較例を用いて説明する。図２６および図２７は、それぞれ別々の比較例における半導体装置の製造工程を説明する断面図である。なお、図２６および図２７では画素領域１Ａのみを示し、ロジック回路領域１Ｂを示していない。
撮像素子では、半導体チップに搭載するロジック回路領域のＣＭＯＳの高速化のために、ＭＯＳＦＥＴおよびフォトダイオードを区画する素子分離領域をＳＴＩ法により形成する。ＳＴＩ法により形成した素子分離領域は、ＬＯＣＯＳ（Local Oxidization of Silicon）により形成した素子分離領域に比べて、半導体基板と素子分離領域との境界におけるダメージが大きく、当該境界において電子が発生しやすい問題がある。
すなわち、半導体基板に形成した溝内に絶縁膜を埋め込んで形成した場合、当該溝をドライエッチング法により形成する際に、ドライエッチングにより溝の側壁および底面にダメージが生じる。このようにして形成した溝内に絶縁膜を埋め込んでＳＴＩ構造の素子分離領域と半導体基板との界面では、上記ダメージに起因して電子が発生する。この電子がフォトダイオード中に拡散すると、画素において暗時白傷欠陥（暗時白点欠陥）が生じ、画素特性が低下する。
つまり、上記電子がフォトダイオード内に拡散することで、フォトダイオード内に、上記光電変換で発生する電子より多くの電子が溜まるため、画素において読出される電荷が大きくなる。この場合、撮像素子から読出される画像情報のうち、上記電子の拡散が起こった当該画素では画像が白くなる。つまり、光を当てていない画素においても電子が発生するため、正確な画素情報を取得することができない。このように正常な画像情報の読出しができなくなることを、ここでは暗時白傷欠陥（暗時白点欠陥）と呼ぶ。
また、素子分離領域を埋め込む溝を形成するためのドライエッチング工程では、当該溝の側壁および底面に鉄（Ｆｅ）が混入する。この鉄がフォトダイオード内に拡散することも、暗時白傷欠陥の原因となる。
これに対し、素子分離領域と半導体基板の境界近傍の半導体基板内にホウ素（Ｂ）を導入することで、上記の問題の発生を防ぐことが考えられる。境界近傍の半導体基板内にホウ素を導入すると、当該境界部分において発生した電子は、ホウ素を導入した半導体層のポテンシャルバリアを超えることができないため、フォトダイオード内に電子が拡散することを防ぐことができる。また、ホウ素を導入した半導体層内の正孔が電子を打ち消すため、フォトダイオード内に電子が拡散することを防ぐことができる。また、ホウ素は半導体基板内の鉄をゲッタリングにより捕獲するため、フォトダイオード内に鉄が拡散することを防ぐことができる。
よって、上記ホウ素の導入により、電子および鉄の拡散を防止し、これにより画素特性の低下を防ぐことができる。ただし、電子および鉄がフォトダイオード内に浸入することを防ぐため、ホウ素の導入は、平面視においてフォトダイオードを囲む領域に均一に行う必要がある。
また、半導体装置の微細化および撮像素子の画素数の増化に伴い各画素のフォトダイオードが微細化していることが考えられるが、そのような場合であっても、各画素のフォトダイオードの受光面積は、撮像素子の感度向上などの観点から、出来るだけ大きいことが望ましい。ホウ素が導入されて形成される半導体層はＰＮ接合の光電変換により電子を発生させるフォトダイオードとして機能しない領域となる。よって、当該半導体層の厚さ、つまり、半導体基板の表面にホウ素が導入される深さが過度に大きい場合、フォトダイオードの端部が当該半導体層に浸食され、フォトダイオードの面積が低減するため、画素特性が低下する問題が生じる。
ここで、図２６に示す比較例のように、ホウ素の導入方法としては、図２を用いて説明した工程の後、斜めイオン注入法を用いて、ホウ素を溝Ｄ１の側壁および底面に打ち込み、これにより溝Ｄ１の側壁および底面にホウ素を含む半導体層ＢＬ１を形成することが考えられる。斜めイオン注入法を用いているのは、溝Ｄ１の底面のみならず側壁にもホウ素を打ち込むためである。
しかし、当該比較例では、半導体基板ＳＢ、半導体基板ＳＢ上の絶縁膜ＩＦ１およびＩＦ２が影となり、斜めイオン注入法により溝Ｄ１内にホウ素を打ち込むことが困難である。このため、溝Ｄ１の側壁および底面に均一にホウ素を打ち込むことができないため、半導体層ＢＬ１のホウ素濃度にばらつきが生じ、ホウ素の打ち込み量が足りない領域から、フォトダイオード内に電子および鉄が拡散する虞がある。
ホウ素の打ち込み量の不足がないように打ち込み量を増加させると、半導体層ＢＬ１の厚さが大きくなるため、フォトダイオードの面積が小さくなる問題、および、イオン注入による半導体基板のダメージが増大する問題が生じる。
また、図２７に示す比較例のように、ホウ素の導入方法としては、図３および図４を用いて説明したホウ素の導入工程を行わずに、図１、図２および図５〜図７を用いて説明した工程を行うことで溝Ｄ１と溝Ｄ１内の素子分離領域ＥＩとを形成した後、フォトレジスト膜ＰＲ３をマスクとして用い、ホウ素を半導体基板ＳＢに対して多段注入する方法が考えられる。この場合、素子分離領域ＥＩの端部から、フォトダイオードが形成される領域に向かって１００ｎｍ程度の範囲の半導体基板ＳＢの主面をフォトレジスト膜ＰＲ３から露出させた状態で、イオンの注入エネルギーを変えながら複数回ホウ素を溝Ｄ１近傍の半導体基板ＳＢの表面に打ち込むことで、ホウ素を含む半導体層ＢＬ２を形成する。
しかし、上記比較例のように多段注入を行うと、溝Ｄ１の側壁および底面を含む半導体基板ＳＢの表面に生じる注入ダメージが無視できない大きさとなり、当該ダメージにより転位欠陥が発生しやすくなる問題が生じる。したがって、不純物イオンを多段注入すると半導体基板ＳＢの表面にダメージが生じ、これにより生じた欠陥を介してホウ素（Ｂ）が増速拡散を起こす。この場合、ホウ素がフォトダイオード中に深く浸入するため、画素の感度が低下する虞がある。
また、図２６および図２７のそれぞれの比較例のように、イオン注入法で打ち込まれたホウ素は、当該イオン注入の後に行う熱処理により拡散しやすいため、ホウ素の導入により形成した半導体層ＢＬ１、ＢＬ２の深さ（厚さ）が大きくなる。このため、フォトダイオードの受光面積が低減し、画素の受光特性が低下する問題が生じる。特に、幅１μｍ以下の微細な画素では、この問題が顕著になる。
以上に比較例を用いて説明したように、電子および鉄の拡散を防ぐためのホウ素の導入は、半導体基板に形成された溝の側壁および底面に対しダメージを防ぎつつ、かつ、溝の側壁および底面に対し均一に浅く行う必要がある。
そこで、本実施の形態では、図３および図４を用いて説明したように、プラズマドーピング法を用いて、半導体基板ＳＢの上面に形成した溝Ｄ１の側壁および底面にホウ素を導入し、これにより半導体層ＢＬを形成している。
本実施の形態では溝Ｄ１の側壁および底面にホウ素を導入するためにイオン注入法を用いないため、イオン注入またはイオンの多段注入により、溝Ｄ１の側壁および底面にダメージが発生することを防ぐことができる。つまり、プラズマドーピングは、イオン注入に比べて半導体基板ＳＢの表面に与えるダメージが小さい。このため、当該ダメージにより発生する転位欠陥の発生を防ぐことができ、ホウ素などの増速拡散を防ぐことができる。
また、溝Ｄ１の側壁および底面にホウ素を導入するためにイオン注入法を用いないため、ホウ素が導入される深さおよび熱処理によりホウ素が拡散する深さを低減することができる。つまり、プラズマドーピングでは、イオン注入に比べてホウ素が半導体基板ＳＢの表面に導入される深さを小さく抑えることができ、プラズマドーピング後の熱処理による拡散量も、イオン注入法によりホウ素を導入した場合に比べて低減することが可能である。具体的には、プラズマドーピングにより形成した半導体層ＢＬの厚さは、半導体基板ＳＢの表面から、例えば１〜２ｎｍであり、熱処理を行っても、当該厚さは殆ど大きくならない。
したがって、本実施の形態では、半導体層ＢＬの厚さ、つまり、図２２に示す半導体層ＢＬの幅が比較例に比べて小さくなる。これにより、図２２に示すように、平面視におけるフォトダイオードＰＤの受光面積が、フォトダイオードＰＤの周囲の半導体層ＢＬの幅が大きくなることに起因して縮小することを防ぐことができる。よって、画素特性が低下することを防ぐことができるため、撮像素子を含む半導体装置の信頼性を向上させることができる。
また、本実施の形態では図２６を用いて説明した斜めイオン注入法ではなく、プラズマドーピングを用いてホウ素を半導体基板ＳＢに導入するため、絶縁膜ＩＦ１、ＩＦ２（図４参照）から露出している半導体基板ＳＢの表面に均一（コンフォーマル）にホウ素を導入することができる。したがって、当該比較例のように溝Ｄ１の側壁および底面へホウ素が不均一に導入され、ホウ素の注入量が特に低い箇所から電子および鉄がフォトダイオード内に拡散することを防ぐことができる。
また、本実施の形態では、図２２に示すように、フォトダイオードＰＤが形成された活性領域の周縁部には、ホウ素が導入された半導体層ＢＬが環状に均一な濃度で形成されているため、当該活性領域の周縁部のいずれかの箇所から電子および鉄がフォトダイオードＰＤ内に拡散することを防ぐことができる。よって、画素において暗時白傷欠陥が生じることを防ぐことができるため、撮像素子を含む半導体装置の信頼性を向上させることができる。
なお、図２６および図２７を用いて説明したように、イオン注入法を用いて、素子分離領域を埋め込む溝の側壁および底面にホウ素を打ち込んで半導体層ＢＬ１、ＢＬ２を形成した場合、半導体層ＢＬ１、ＢＬ２に導入されたホウ素には、ホウ素の同位体のうち、１０Ｂは含まれず、１１Ｂが含まれる。これは、自然界に存在するホウ素には、同位体である１１Ｂと１０Ｂとが８：２の割合で含まれており、イオン注入では１０Ｂよりも発生確率の高い１１Ｂのみを用いるためである。
これに対し、本実施の形態において説明したプラズマドーピング工程では、１１Ｂおよび１０Ｂを含むドープガスを用いるため、図４に示す半導体層ＢＬには１１Ｂおよび１０Ｂが含まれる。また、図２１に示すＰ型のウエルＷＬ、Ｐ＋型半導体領域Ｐ１、および図示していないＰ型ＭＯＳＦＥＴのソース・ドレイン領域は、イオン注入法によりホウ素が打ち込まれた領域であるため、それぞれ１１Ｂは含んでいるが、１０Ｂは含んでいない。仮にＰ型のウエルＷＬ、Ｐ＋型半導体領域Ｐ１およびＰ型ＭＯＳＦＥＴのソース・ドレイン領域に１０Ｂが含まれていても、それらのＰ型半導体領域内のホウ素のうちの１０Ｂの割合は、プラズマドーピングにより形成された半導体層ＢＬ内のホウ素のうちの１０Ｂの割合よりも小さい。
以上に説明したように、本実施の形態の半導体装置の製造方法では、プラズマドープにより素子分離領域ＥＩと隣接する半導体基板ＳＢの表面にホウ素を導入することにより、フォトダイオードＰＤの受光面積の縮小による画素特性の低下を防ぎ、かつ電子および鉄の拡散による暗時白傷欠陥の発生を防ぐことができ、これにより半導体装置の信頼性を向上させることができる。
（実施の形態２）
前記実施の形態１では、半導体基板の主面側からフォトダイオードに対して光を照射する撮像素子について説明したが、本願発明は、半導体基板の裏面側からフォトダイオードに対して光を照射する裏面照射型の撮像素子にも適用することができる。
以下では、裏面照射型の撮像素子において、素子分離領域に隣接する半導体基板にホウ素をプラズマドーピングにより導入することについて、図２４および図２５を用いて説明する。ただし、複数の配線層を形成する工程までは前記実施の形態１と同様の工程により行われるため、当該配線層形成までの具体的な製造方法の説明は省略する。図２４および図２５は、本実施の形態の半導体装置の製造工程を説明する断面図である。ただし、図２４および図２５では、画素領域１Ａにおける断面を示し、ロジック回路領域１Ｂ（図２０参照）は示さない。
まず、図１〜図２０を用いて説明した工程を行うことで、半導体基板上に層間絶縁膜、フォトダイオード、転送トランジスタ、増幅トランジスタ、選択トランジスタ、リセットトランジスタ、ロジック回路領域のトランジスタ、および複数の配線層を形成する。ここで、層間絶縁膜と隣接する半導体基板の表面には、前記実施の形態１において図３および図４を用いて説明したように、プラズマドーピング工程によりホウ素が導入されている。ただし、ここでは絶縁膜ＩＦ６（図２１参照）を形成しない。
次に、図２４に示すように、半導体基板ＳＢを上下逆さまにする。ただし、以下では、上下方向および半導体基板ＳＢの主面並びに裏面などの説明は、図１、図２および図４〜図２０と同様に行う。よって、図２４および図２５における半導体基板ＳＢの下側を半導体基板ＳＢの主面（上面）側として説明し、半導体基板ＳＢの上側を半導体基板ＳＢの裏面（下面）側として説明する。つまり、例えば、図２４および図２５において、層間絶縁膜ＩＬ１の下面は層間絶縁膜ＣＬの上面に接し、層間絶縁膜ＩＬ１の上面は層間絶縁膜ＩＬ２の下面に接している。
続いて、層間絶縁膜ＩＬ３の上面および配線Ｍ３の上面を、接着用の絶縁膜ＩＦ７を介して支持基板ＣＷの下面に貼り合わせる。支持基板ＣＷは、半導体基板ＳＢとは別に用意したシリコン基板である。絶縁膜ＩＦ７は、上記貼り合わせの工程の前に支持基板ＣＷの裏面を覆うように形成した酸化シリコン膜からなる。
続いて、半導体基板ＳＢの裏面を研磨することで、半導体基板ＳＢを薄膜化する。ここでは、半導体基板ＳＢの主面から裏面までの膜厚が２〜５μｍ程度になるまで研磨を行う。
次に、図２５に示すように、半導体基板ＳＢの裏面を覆うように、反射防止膜ＡＲ２を形成する。反射防止膜ＡＲ２は、例えば窒化シリコン膜からなり、例えばＣＶＤ法により形成する。続いて、フォトダイオードＰＤの直下において、反射防止膜ＡＲ２の下面を覆うマイクロレンズＭＬを形成する。つまり、マイクロレンズＭＬは、半導体基板ＳＢの裏面に反射防止膜ＡＲ２を介して形成される。
この後の工程では、半導体基板ＳＢ、つまり半導体ウエハのスクライブラインをダイシングにより切削する。これにより、半導体ウエハを複数のセンサチップに個片化することで、当該センサチップからなる裏面照射型の撮像素子を複数形成する。これにより、当該撮像素子を含む本実施の形態の半導体装置が完成する。本実施の形態の半導体装置では、前記実施の形態１と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＲ１、ＡＲ２ 反射防止膜
ＢＬ 半導体層
ＣＩ キャップ絶縁膜
Ｄ１、Ｄ２ 溝
ＤＦ 拡散層
ＥＩ 素子分離領域
ＥＸ エクステンション領域
ＦＤ 浮遊拡散容量部
Ｇ１、Ｇ２ ゲート電極
ＧＦ ゲート絶縁膜
Ｎ１ Ｎ−型半導体領域
Ｐ１ Ｐ＋型半導体領域
ＰＤ フォトダイオード
Ｑ１ トランジスタ
ＳＢ 半導体基板
ＳＷ サイドウォール
ＴＸ 転送トランジスタ

Claims (15)

  1. 入射光の光量に応じた信号電荷を生成する光電変換素子を有する撮像素子を含む半導体装置の製造方法であって、
    （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板の主面の第１領域を囲む第１溝を、前記半導体基板の主面に形成する工程、
    （ｃ）プラズマドーピングにより、前記第１溝の側壁および底面にホウ素を導入することで、前記第１溝の前記側壁および前記底面にホウ素を含む半導体層を形成する工程、
    （ｄ）前記（ｃ）工程の後、前記第１溝内に第１絶縁膜を埋め込むことで、前記第１絶縁膜からなる素子分離領域を形成する工程、
    （ｅ）前記第１領域の前記半導体基板の主面に前記光電変換素子を形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記第１溝と、前記半導体基板の主面の第２領域に隣接する第２溝とを形成し、
    前記（ｃ）工程では、前記第２領域および前記第２溝をマスクにより覆った状態で、前記第１溝の前記側壁および前記底面にホウ素を導入し、
    前記（ｄ）工程では、前記第１溝および前記第２溝のそれぞれの内側に前記第１絶縁膜を埋め込むことで、前記第１絶縁膜からなる前記素子分離領域を形成し、
    （ｆ）前記第２領域の前記半導体基板上に電界効果トランジスタを形成する工程をさらに有する、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記半導体層は、１１Ｂおよび１０Ｂを含む、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程は、
    （ｅ１）前記第１領域の前記半導体基板の主面に、ホウ素を打ち込むことで、Ｐ型半導体領域を形成する工程、
    （ｅ２）前記第１領域の前記半導体基板の主面に、Ｎ型の不純物を打ち込むことで、Ｎ型半導体領域を形成する工程、
    を有し、
    前記光電変換素子は、前記Ｐ型半導体領域および前記Ｎ型半導体領域により構成され、
    前記Ｐ型半導体領域内におけるホウ素のうちの１０Ｂの割合は、前記半導体層内におけるホウ素のうちの１０Ｂの割合よりも小さい、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記プラズマドーピングを行う際、前記プラズマドーピングに用いるプラズマドープ装置のチャンバ内の圧力は、５０〜１５０ｍＴｏｒｒである、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記プラズマドーピングを行う際、前記プラズマドーピングに用いるプラズマドープ装置のチャンバ内において前記半導体基板を載置するウエハステージに印加する電力は０Ｗである、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    （ｃ１）前記（ｃ）工程の後、前記半導体基板を９００〜１０００℃で熱処理することで、前記半導体層内の不純物を拡散させる工程をさらに有する、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記（ｃ１）工程の後、前記半導体層は、前記半導体基板の表面から２０ｎｍ以上の厚さを有する、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記半導体層内のホウ素の濃度は、１×１０１７ｃｍ−３以上である、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記プラズマドーピングにおいてドープガスとしてＢ２Ｈ６を用い、前記ドープガス内のホウ素を前記第１溝の前記側壁および前記底面に導入して前記半導体層を形成する、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程は、
    （ｂ１）前記半導体基板上に、前記第１領域を覆うマスクパターンを形成する工程、
    （ｂ２）前記マスクパターンをマスクとして異方性エッチングを行うことで、前記第１溝を形成する工程、
    を有する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記半導体基板の前記第１領域が前記マスクパターンに覆われた状態で前記プラズマドーピングを行うことで、前記半導体層を形成する、半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、
    前記（ｂ２）工程では、前記異方性エッチングにより形成した前記第１溝の前記側壁および前記底面に、鉄が導入される、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    （ｃ１）前記（ｃ）工程の後、前記半導体基板を９００〜１０００℃で熱処理をすることで前記半導体層内のホウ素を拡散させる工程をさらに有し、
    前記（ｃ１）工程の後、前記半導体層の前記半導体基板の表面からの形成深さは、前記（ｂ２）工程において前記半導体基板の表面に鉄が導入された領域の深さよりも深い、半導体装置の製造方法。
  15. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記半導体基板の表面からの厚さが１〜２ｎｍの前記半導体層を形成する、半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3343621A1 (en) 2016-12-28 2018-07-04 Renesas Electronics Corporation A method for manufacturing a semiconductor device
JP2020194841A (ja) * 2019-05-27 2020-12-03 キヤノン株式会社 光電変換装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3043495A1 (fr) * 2015-11-09 2017-05-12 St Microelectronics Crolles 2 Sas Capteur d'images a obturation globale
CN107910341A (zh) * 2017-11-09 2018-04-13 上海华力微电子有限公司 一种改善cis器件白色像素污点的方法
CN111403428A (zh) * 2020-03-23 2020-07-10 中山大学 光电传感器、可随机读取有源像素电路、图像传感器和相机装置
CN115939159B (zh) * 2023-02-02 2023-06-02 合肥晶合集成电路股份有限公司 图像传感器及其制作方法

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01295416A (ja) * 1987-05-28 1989-11-29 Matsushita Electric Ind Co Ltd プラズマドーピング方法
JP2004172394A (ja) * 2002-11-20 2004-06-17 Nikon Corp 固体撮像装置
JP2005142319A (ja) * 2003-11-06 2005-06-02 Renesas Technology Corp 半導体装置の製造方法
JP2006059842A (ja) * 2004-08-17 2006-03-02 Sony Corp 半導体装置及びその製造方法
US20070141801A1 (en) * 2005-12-15 2007-06-21 Samsung Electronics Co., Ltd. Semiconductor devices, CMOS image sensors, and methods of manufacturing same
JP2007288136A (ja) * 2006-03-24 2007-11-01 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
JP2008060383A (ja) * 2006-08-31 2008-03-13 Fujitsu Ltd 半導体装置の製造方法
JP2009277722A (ja) * 2008-05-12 2009-11-26 Panasonic Corp 固体撮像装置及びその製造方法
JP2010056515A (ja) * 2008-08-01 2010-03-11 Sony Corp 固体撮像装置、その製造方法および撮像装置
JP2011097029A (ja) * 2009-09-30 2011-05-12 Tokyo Electron Ltd 半導体装置の製造方法
JP2011108860A (ja) * 2009-11-18 2011-06-02 Panasonic Corp 固体撮像素子の製造方法
JP2012507871A (ja) * 2008-10-31 2012-03-29 バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド 暗電流の改善および画像センサおよび光起電接合の欠陥の低減
JP2013026345A (ja) * 2011-07-19 2013-02-04 Toshiba Corp 半導体装置の製造方法
JP2014232803A (ja) * 2013-05-29 2014-12-11 三菱電機株式会社 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100766675B1 (ko) * 2001-12-28 2007-10-15 매그나칩 반도체 유한회사 암신호 감소를 위한 이미지센서 제조 방법
JP2004195052A (ja) * 2002-12-20 2004-07-15 Hokkaido Univ 多点微小電極、生体電位計測用デバイス、多点微小電極の作製方法、及び生体電位計測用デバイスの作製方法
WO2007015420A1 (ja) 2005-08-03 2007-02-08 Matsushita Electric Industrial Co., Ltd. 固体撮像装置
JP2007067379A (ja) 2005-08-03 2007-03-15 Matsushita Electric Ind Co Ltd 固体撮像装置
JP2016039315A (ja) * 2014-08-08 2016-03-22 株式会社東芝 固体撮像素子

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01295416A (ja) * 1987-05-28 1989-11-29 Matsushita Electric Ind Co Ltd プラズマドーピング方法
JP2004172394A (ja) * 2002-11-20 2004-06-17 Nikon Corp 固体撮像装置
JP2005142319A (ja) * 2003-11-06 2005-06-02 Renesas Technology Corp 半導体装置の製造方法
JP2006059842A (ja) * 2004-08-17 2006-03-02 Sony Corp 半導体装置及びその製造方法
US20070141801A1 (en) * 2005-12-15 2007-06-21 Samsung Electronics Co., Ltd. Semiconductor devices, CMOS image sensors, and methods of manufacturing same
JP2007288136A (ja) * 2006-03-24 2007-11-01 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
JP2008060383A (ja) * 2006-08-31 2008-03-13 Fujitsu Ltd 半導体装置の製造方法
JP2009277722A (ja) * 2008-05-12 2009-11-26 Panasonic Corp 固体撮像装置及びその製造方法
JP2010056515A (ja) * 2008-08-01 2010-03-11 Sony Corp 固体撮像装置、その製造方法および撮像装置
JP2012507871A (ja) * 2008-10-31 2012-03-29 バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド 暗電流の改善および画像センサおよび光起電接合の欠陥の低減
JP2011097029A (ja) * 2009-09-30 2011-05-12 Tokyo Electron Ltd 半導体装置の製造方法
JP2011108860A (ja) * 2009-11-18 2011-06-02 Panasonic Corp 固体撮像素子の製造方法
JP2013026345A (ja) * 2011-07-19 2013-02-04 Toshiba Corp 半導体装置の製造方法
JP2014232803A (ja) * 2013-05-29 2014-12-11 三菱電機株式会社 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3343621A1 (en) 2016-12-28 2018-07-04 Renesas Electronics Corporation A method for manufacturing a semiconductor device
JP2020194841A (ja) * 2019-05-27 2020-12-03 キヤノン株式会社 光電変換装置
US11721711B2 (en) 2019-05-27 2023-08-08 Canon Kabushiki Kaisha Photoelectric conversion device
JP7381223B2 (ja) 2019-05-27 2023-11-15 キヤノン株式会社 光電変換装置

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