TW201639139A - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明係一種半導體裝置之製造方法，其中，防止經由於構成攝像元件的畫素之光二極體中，因自埋入絕緣膜於形成在半導體基板上面的溝內而形成之元件分離範圍，和半導體基板之界面附近，擴散有電子及Fe(鐵)者引起，在該畫素產生有暗時白傷缺陷者之時，而畫素特性下降者。 解決手段係於半導體基板(SB)上面，形成為了埋入圍繞形成光二極體(PD)範圍之元件分離範圍(EI)的溝(D1)之後，由進行電漿摻雜者，導入B(硼)於溝(D1)之側壁及底面而形成半導體層(BL)。

Description

半導體裝置之製造方法
本發明係有關半導體裝置之製造方法，特別是有關適用於包含攝像元件的半導體裝置之製造而為有效之技術者。
使用於數位相機等之攝像元件(畫素元件)係例如，具有將檢出光而使電荷產生，包含光二極體之畫素，複數排列於矩陣狀之構成。作為1個畫素之構成，係知道有包含：上述光二極體，和輸出上述電荷於周邊元件之傳送電晶體，和進行信號的放大等之該周邊元件的構成。加以形成於半導體基板主面之光二極體的佈局，係經由圍繞光二極體之周圍的元件分離範圍而加以規定。作為形成元件分離範圍之方法，係知道有形成溝於半導體基板的主面，經由埋入絕緣膜於該溝內之時，形成該絕緣膜所成之元件分離範圍的方法。
對於專利文獻1(日本特開2005-142319號公報)，專利文獻2(日本特開2008-60383號公報)，及專 利文獻3(日本特開2006-59842號公報)，係加以記載有除去產生於元件分離用的溝之損傷及金屬污染者。另外，對於專利文獻4(日本特開2007-67379號公報)，專利文獻5(日本特開2007-288136號公報)及專利文獻6(日本特開2009-277722號公報)，係加以記載有注入硼於上述溝的側壁者。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2005-142319號公報
[專利文獻2]日本特開2008-60383號公報
[專利文獻3]日本特開2006-59842號公報
[專利文獻4]日本特開2007-67379號公報
[專利文獻5]日本特開2007-288136號公報
[專利文獻6]日本特開2009-277722號公報
當於半導體基板上面之溝內，埋入絕緣膜而形成元件分離範圍時，成為在元件分離範圍與半導體基板的邊界中容易產生電子，而該電子擴散於光二極體時，產生有畫素特性下降之問題。另外，在形成上述溝時，混入有鐵(Fe)於溝的側壁及底面之故，而當此鐵擴散於光二極體中時，產生有畫素特性下降的問題。
為了解決此問題，考量有經由離子注入法而將硼(B)打入於該溝的側壁及底面，但此情況，於該溝的側壁及底面產生有損傷，另外，圍繞於元件分離範圍之光二極體的受光面積則降低，而產生有畫素特性下降之問題。
其他的目的與新穎的特徵係自本說明書之記述及附加圖面了解到。
在本申請所揭示之實施形態之中，如簡單地說明代表性的構成概要，如以下者。
一實施形態之半導體裝置的製造方法係於半導體基板上面，形成為了埋入圍繞光二極體之形成範圍的元件分離範圍的溝之後，由進行電漿摻雜者，導入B(硼)於該溝的側壁及底面者。
如根據在本申請所揭示之一實施形態，可使半導體裝置之信賴性提升者。特別是可防止畫素特性的下降者。
AR1、AR2‧‧‧反射防止膜
BL‧‧‧半導體層
CI‧‧‧蓋絕緣膜
D1、D2‧‧‧溝
DF‧‧‧擴散層
EI‧‧‧元件分離範圍
EX‧‧‧擴張範圍
FD‧‧‧浮遊擴散電容部
G1、G2‧‧‧閘極電極
GF‧‧‧閘極絕緣膜
N1‧‧‧N-型半導體範圍
P1‧‧‧P+型半導體範圍
PD‧‧‧光二極體
Q1‧‧‧電晶體
SB‧‧‧半導體基板
SW‧‧‧側壁
TX‧‧‧傳送電晶體
圖1係說明本發明之實施形態1之半導體裝置的製造 工程之剖面圖。
圖2係持續於圖1之半導體裝置的製造工程中的剖面圖。
圖3係使用於本發明之實施形態1之半導體裝置的製造工程之電漿摻雜裝置的剖面圖。
圖4係持續於圖2之半導體裝置的製造工程中的剖面圖。
圖5係持續於圖4之半導體裝置的製造工程中的剖面圖。
圖6係持續於圖5之半導體裝置的製造工程中的剖面圖。
圖7係持續於圖6之半導體裝置的製造工程中的剖面圖。
圖8係持續於圖7之半導體裝置的製造工程中的剖面圖。
圖9係持續於圖8之半導體裝置的製造工程中的剖面圖。
圖10係持續於圖9之半導體裝置的製造工程中的剖面圖。
圖11係持續於圖10之半導體裝置的製造工程中的剖面圖。
圖12係持續於圖11之半導體裝置的製造工程中的剖面圖。
圖13係持續於圖12之半導體裝置的製造工程中的剖 面圖。
圖14係持續於圖13之半導體裝置的製造工程中的剖面圖。
圖15係持續於圖14之半導體裝置的製造工程中的剖面圖。
圖16係持續於圖15之半導體裝置的製造工程中的剖面圖。
圖17係持續於圖16之半導體裝置的製造工程中的剖面圖。
圖18係持續於圖17之半導體裝置的製造工程中的剖面圖。
圖19係持續於圖18之半導體裝置的製造工程中的剖面圖。
圖20係持續於圖19之半導體裝置的製造工程中的剖面圖。
圖21係持續於圖20之半導體裝置的製造工程中的剖面圖。
圖22係顯示本發明之實施形態1之半導體裝置的佈局之平面圖。
圖23係顯示本發明之實施形態1之半導體裝置的等效電路圖。
圖24係說明本發明之實施形態2之半導體裝置的製造工程之剖面圖。
圖25係持續於圖24之半導體裝置的製造工程中的剖 面圖。
圖26係說明比較例之半導體裝置之製造工程的剖面圖。
圖27係說明比較例之半導體裝置之製造工程的剖面圖。
以下，依據圖面而加以詳細說明本發明之實施形態。然而，在為了說明實施形態之全圖中，對於具有同一機能之構件，係附上同一的符號，省略其重複的說明。另外，在以下的實施形態中，除了特別必要時，原則上不重複同一或同樣部分之說明。
另外，符號「-」及「+」係表示在具有N型或P型之導電型的半導體之不純物的相對的濃度，例如，N型不純物之情況係依「N-」、「N」、「N+」的順序，不純物濃度變高。但無關於如「N-」、「N」、「N+」的不純物濃度之高低，而有將此導電型總稱而稱作N型之情況。對於P型之半導體亦為同樣。
(實施形態1)
本實施形態之半導體裝置係有關攝像元件(固體攝像元件)者，特別是有關經由具有STI(Shallow Trench Isolation)構造之元件分離範圍而圍繞構成畫素之光二極體的攝像元件。該攝像元件係CMOS(Complementary Metal Oxide Semiconductor)圖像感知器。
在本實施形態中，於埋入元件分離範圍的溝之側壁及底面，由此用電漿摻雜裝置而均一地導入硼(B)者，防止因電子及鐵(Fe)擴散於光二極體者引起之畫素特性的下降者。在此係作為畫素的一例，想定在CMOS圖像感知器中，作為畫素實現電路而加以使用之4電晶體型之畫素，進行說明，但並未限定於此者。
<關於半導體裝置之製造方法>
於以下，使用圖1~圖21，說明本實施形態之半導體裝置之製造方法。圖1，圖2及圖4~圖21係說明本實施形態之半導體裝置之製造工程的剖面圖。圖3係使用於本實施形態之半導體裝置的製造工程之電漿摻雜裝置的剖面圖。
在圖1~圖21中，於圖的左側顯示在畫素範圍1A之剖面，而於圖的右側顯示在邏輯電路範圍1B之剖面。畫素範圍1A及邏輯電路範圍1B係在同一之半導體基板上，鄰接於沿著該半導體基板主面之方向的範圍。畫素範圍1A係形成光二極體及其周邊元件的範圍，而邏輯電路範圍1B係形成構成類比數位變換用的電路等之MOSFET(Metal Oxide Semiconductor Field Effect Transistor、MOS型電場效果電晶體)的範圍。在此係對於形成N型之MOSFET於邏輯電路範圍1B之工程加以說明，但對於邏輯電路範圍1B之未圖示之其他範圍，係亦 形成P型之MOSFET。也就是，對於邏輯電路範圍1B係形成CMOS。
首先，如圖1所示，準備半導體基板SB。半導體基板SB係例如，由單結晶矽(Si)所成。接著，於半導體基板SB上，例如使用熱氧化法等，形成氧化矽膜所成之絕緣膜IF1。之後，例如使用CVD(Chemical Vapor Deposition)法，於絕緣膜IF1上，例如形成氮化矽膜所成之絕緣膜IF2。經由此，半導體基板SB之主面係經由絕緣膜IF1，IF2所成之層積膜而加以被覆。
接著，如圖2所示，使用光微影技術及蝕刻法，除去各畫素範圍1A及邏輯電路範圍1B之一部分的上述層積膜。經由此，半導體基板SB之主面的一部分則自絕緣膜IF1，IF2露出。在此，殘留在之後的工程形成光二極體之範圍及在之後的工程形成MOSFET之範圍等之主動範圍的半導體基板SB上之絕緣膜IF1，IF2，除去其他範圍(場範圍)之絕緣膜IF1，IF2。
接著，將絕緣膜IF1，IF2作為光罩而使用，使用乾蝕刻法，形成溝D1、D2於半導體基板SB上面。也就是，將絕緣膜IF1，IF2作為光罩圖案而使用，經由向異性蝕刻而形成溝D1、D2。溝D1係加以形成於畫素範圍1A，而溝D2係加以形成於邏輯電路範圍1B。溝D1係將在之後的工程加以形成光二極體之範圍，在平面視中呈圍繞地加以形成為環狀。溝D1、D2係均具有同樣的形成深度，而各溝D1、D2之底面係到達至半導體基板SB 之途中深度。之後，由使用氟酸(HF)而進行洗淨，除去蝕刻殘渣等之附著物。
形成溝D1、D2之上述乾蝕刻係向異性蝕刻，而由進行此蝕刻者，在各溝D1、D2內側中露出之半導體基板SB表面係背負損傷。另外，由進行此蝕刻者，對於在各溝D1、D2內側中露出之半導體基板SB表面係加以導入鐵(Fe)。該鐵係並非意圖導入於各溝D1、D2之側壁及底面者，但使用乾蝕刻法而形成溝D1、D2時，與鎳(Ni)及鉻(Cr)等同時，加以導入至露出之半導體基板SB表面。也就是，在各溝D1、D2之側壁及底面中，產生有Fe污染。
接著，經由光阻劑膜PR1而被覆邏輯電路範圍1B之後，使用圖3所示之電漿摻雜裝置，如圖4所示，於自絕緣膜IF1，IF2露出之半導體基板SB表面，也就是溝D1的側壁及底面，經由電漿摻雜法而導入硼(B)。也就是，經由光阻劑膜PR1而被覆邏輯電路範圍1B，且在使畫素範圍1A，自光阻劑膜PR1露出之狀態，進行電漿摻雜。在此，邏輯電路範圍1B之半導體基板SB係經由光阻劑膜PR1而加以被覆之故，硼係未加以導入至溝D2的側壁及底面。
在此，在經由光阻劑膜PR1而被覆邏輯電路範圍1B之半導體基板SB之狀態而進行電漿摻雜，而未導入硼於溝D2的側壁及底面之情況，係為了防止之後加以形成於邏輯電路範圍1B之電晶體的特性產生變動者。 即，於加以形成於邏輯電路範圍1B之電晶體的活性範圍之端部，也就是，例如源極‧汲極範圍的端部或通道範圍等之端部，加以導入硼時，有著該電晶體之臨界值電壓產生變動，而包含該電晶體之電路則成為未正常地動作之虞。因而在此，未導入硼於邏輯電路範圍1B之溝D2的側壁及底面。
如圖3所示，電漿摻雜裝置PDD係具有：構成處理室之容器CS，和加以配置於容器CS內之晶圓平台(載置台)WS，和在容器CS內中加以配置於晶圓平台WS上方之天板TP，和加以配置於天板TP之平面天線PA，和加以配置於平面天線PA上之導波管WD。導波管WD係加以連接於微波產生器(未圖示)。對於在晶圓平台WS與天板TP之間的高度之容器CS的側壁，係於容器CS內，加以設置有為了導入電漿安定化氣體汲摻雜氣體等之氣體供給部GS。容器CS內之氣體係可經由幫浦(未圖示)而排出者，容器CS內係可作為真空狀態者。
在此，對於被處理體之半導體基板(半導體晶圓)SB的表面而言，使用摻雜使用電漿而含於摻雜氣體中之不純物元素(硼)之電漿摻雜法。具體而言，首先，將半導體基板SB呈接觸於晶圓平台WS上面地載置。容器CS內之壓力係50~150mTorr，理想係作為50mTorr。對於晶圓平台WS係可施加偏壓用之高頻率電力(RF：RadioFrequency)，但在本實施形態中，未進行RF偏壓。也就是，對於晶圓平台WS而言之RF偏壓係 0W。
之後，自氣體供給部GS，作為摻雜氣體而供給B2H6(二硼烷)與He(氦)之混合氣體於容器CS內，將輸出3kW之微波，自上述微波產生器，藉由導波管WD而供給至平面天線PA。經由此，在容器CS內之上部，使電漿PL產生於天板TP下之範圍，進行使用電漿之摻雜。經由此，導入摻雜氣體中之不純物元素(硼)於半導體基板SB表面。
經由上述電漿摻雜，如圖4所示，於自絕緣膜IF1，IF2露出之半導體基板SB表面，也就是溝D1的側壁及底面，加以導入硼(B)，加以形成包含硼之半導體層BL。上述摻雜氣體及含於半導體層BL的B(硼)係包含硼之同位體之10B及11B。半導體層BL之硼的摻雜量係5×1013~2×1014cm-2，而半導體層BL之厚度係例如為1~2nm。對於加以被覆於光阻劑膜PR1之邏輯電路範圍1B及加以被覆於絕緣膜IF1，IF2之半導體基板SB表面，係未加以形成有半導體層BL。
將對於在上述電漿摻雜所使用之電漿摻雜裝置PDD之晶圓平台WS而言之RF偏壓作為0W之情況，係為了作為呈未積極地導入電漿中的B(硼)離子(自由基)於半導體基板SB表面之故。經由此，而防止經由電漿摻雜而於半導體基板SB表面，也就是溝D1的側壁及底面產生有損傷者。另外，RF偏壓為0W之故，半導體層BL之厚度係比較小。如此，由抑制加以形成於溝D1 的側壁之半導體層BL之厚度者，可防止經由溝D1而加以形成於所圍繞之範圍的光二極體之受光面積降低者。
另外，在上述電漿摻雜中而將容器CS內之壓力作為50~150mTorr之情況，係為了防止經由容器CS內之壓力過大之時，而於半導體基板SB表面，也就是溝D1的側壁及底面產生有損傷之故。因而，容器CS內之壓力係為50mTorr程度之低度者為佳。
另外，對於在上述電漿摻雜中所使用之摻雜氣體，係未使用含有F(氟)之氣體。隨之，例如，對於摻雜氣體未使用BF3氣體。此係因作為氟不純物而對於半導體裝置帶來種種不良影響之故。例如，作為氟氣體而產生時，成為在該電漿摻雜工程之後進行之成膜的阻礙，另外，亦成為空隙之產生原因。另外，H(氫)與該氟產生結合而加以生成HF(氟化氫，氟酸)時，而有經由HF而溶解半導體基板SB上之氧化矽膜等之虞。因此，在此係作為摻雜氣體，使用未含有氟之B2H6(二硼烷)。
接著，圖示係雖省略，但使用藥液，進行半導體基板SB表面之洗淨。在此係對於藥液未使用氟酸(HF)，而使用APM(氨過氧化氫)/HPM(鹽酸過氧化氫)。使用氟酸之情況，加以削去除去經由上述電漿摻雜工程而形成之薄的半導體層BL之故，在此係未使用氟酸。經由該洗淨，而加以除去被覆邏輯電路範圍1B之半導體基板SB主面之光阻劑膜PR1。
接著，以900~1100℃的熱而進行30秒間的 RTA(rapid thermal annealing)。經由此熱處理，導入至半導體層BL的硼則擴散。在此係例如以900℃的熱而進行該熱處理。將該熱處理之溫度作為900~1100℃之情況，係因當溫度過低時，硼則未充分地產生擴散，另外，溫度過高時，產生有過度之擴散，而產生有之後形成之光二極體之受光面積則降低之問題之故。
經由電漿摻雜及上述熱擴散之時，半導體層BL係自溝D1的側壁及底面之各表面，以一定的深度均一(一致)地加以形成。也就是，含於半導體層BL的硼係自半導體基板SB表面，以1×1017cm-3以上的濃度而加以導入於20nm之範圍內。也就是，經由上述熱處理而內部的硼產生擴散的半導體層BL係具有自半導體基板SB表面20nm以上的厚度。經由上述熱處理而內部的硼產生擴散的半導體層BL，自半導體基板SB表面之形成深度係經由使用圖2所說明之乾蝕刻工程，較導入鐵於溝D1的側壁及底面之範圍為深。因而，如後述，經由半導體層BL內的硼之時，可防止對於加以形成有光二極體之活性範圍的鐵之擴散者。
具有如上述之硼濃度之半導體層BL則在平面視中，呈圍繞在之後的工程而加以形成光二極體之範圍(第1範圍)地，均一地加以形成。然而，夾持於圖所示之2個溝D1的範圍係加上於形成光二極體之範圍，亦包含形成之後所說明之傳送電晶體之範圍。
接著，如圖5所示，使用電漿CVD法或低壓 熱CVD法，於半導體基板SB之主面全面上，形成氧化矽膜所成之絕緣膜IF3。絕緣膜IF3係以比較大的膜厚而加以形成，成完全地埋入各溝D1、D2地加以形成。然而，在絕緣膜IF3之形成前，使各溝D1、D2之側壁及底面氧化，形成薄的氧化膜亦可。
接著，如圖6所示，由使用CMP(Chemical Mechanical Polishing)法而研磨絕緣膜IF3上面者，使絕緣膜IF2露出。之後，除去絕緣膜IF2。
接著，如圖7所示，經由使用氟酸(HF)而進行濕蝕刻之時，除去絕緣膜IF1，和絕緣膜IF3之一部分。經由此，半導體基板SB之主面的一部分則露出。但，各溝D1、D2之內側係保持經由絕緣膜IF3(參照圖6)而加以埋入，而各溝D1、D2之側壁及底面係未露出。經由該蝕刻而殘留於各溝D1、D2之內側之絕緣膜IF3，加以形成元件分離範圍EI。元件分離範圍EI係具有STI構造。然而，在本申請中，有將自元件分離範圍EI，半導體基板SB之主面露出之範圍，稱作活性範圍之情況。
接著，如圖8所示，經由使用光微影技術及離子注入法，而於半導體基板SB之主面，打入P型之不純物(例如B(硼))之時，形成P型之阱型WL。阱型WL係比較而言不純物濃度為低之P-型半導體範圍。在此，在各畫素範圍1A及邏輯電路範圍1B中，於露出之半導體基板SB之主面，形成阱型WL。阱型WL之形成 深度係較元件分離範圍EI之形成深度為深。
在本實施形態中，對於形成N型之MOSFET於邏輯電路範圍1B之情況加以說明之故，在此係對於邏輯電路範圍1B，亦形成P型之阱型WL。對此，雖未圖示，但在邏輯電路範圍1B，在形成P型之MOSFET之範圍中，經由與形成阱型WL之上述離子注入工程另外的離子注入工程，導入N型之不純物(例如P(磷)或As(砷)於半導體基板SB而形成N型之阱型。
接著，如圖9所示，於畫素範圍1A之半導體基板SB上，藉由閘極絕緣膜GF而形成閘極電極G1，而於邏輯電路範圍1B之半導體基板SB上，藉由閘極絕緣膜GF而形成閘極電極G2。即，於半導體基板SB上，例如經由熱氧化法而形成氧化矽膜，於該氧化矽膜上，例如形成多晶矽所成之導體膜之後，使用光微影技術及蝕刻法而加工該導體膜及該氧化矽膜。經由此，而形成該氧化矽膜所成之閘極絕緣膜GF，和該導體膜所成之閘極電極G1，G2。
在畫素範圍1A中，閘極絕緣膜GF及閘極電極G1所成之層積膜，係在鄰接的元件分離範圍EI彼此之間露出之半導體基板SB主面上，自元件分離範圍EI隔離而加以形成。同樣地，在邏輯電路範圍1B中，閘極絕緣膜GF及閘極電極G2所成之層積膜，係在鄰接的元件分離範圍EI彼此之間露出之半導體基板SB主面上，自元件分離範圍EI隔離而加以形成。但，在未圖示之範圍中， 各閘極電極G1，G2之一部分係加以形成於元件分離範圍EI之正上方。
接著，如圖10所示，使用光微影技術及離子注入法，於畫素範圍1A之半導體基板SB上面，形成包含N-型半導體範圍N1及P+型半導體範圍P1之光二極體PD。N-型半導體範圍N1係形成深度則較P+型半導體範圍P1及元件分離範圍EI為深，而形成深度則較阱型WL為淺。P+型半導體範圍P1係形成深度則較元件分離範圍EI為淺。光二極體PD係生成因應入射光的光量之信號電荷的光電變換元件。
在此，於畫素範圍1A之半導體基板SB之主面，由將N型之不純物(例如P(磷)或砷(As))，經由離子注入法而打入者，於形成受光部之範圍，形成N-型半導體範圍N1。接著，於畫素範圍1A之半導體基板SB之主面，由將P型之不純物(例如B(硼)，經由離子注入法而打入者，於形成受光部之範圍，形成P+型半導體範圍P1。也就是，N-型半導體範圍N1與P+型半導體範圍P1係經由作為光罩而使用不同之光阻劑膜之另外的離子注入工程而加以形成。
經由此，於閘極電極G1與元件分離範圍EI之間的半導體基板SB主面，形成經由N-型半導體範圍N1與P+型半導體範圍P1之PN接合部而加以構成之光二極體PD。閘極電極G1係在平面視中呈夾持於元件分離範圍EI地加以配置，而加以形成光二極體PD之情況係閘極 電極G1的橫的一方之元件分離範圍EI與閘極電極G1之間的活性範圍，而對於閘極電極G1的橫的另一方之元件分離範圍EI與閘極電極G1之間的活性範圍係未加以形成有光二極體PD。
在此，經由上述離子注入法之打入係將使用光微影技術而形成之光阻劑膜(未圖示)，和閘極電極G1，作為光罩而使用加以進行。因此，對於邏輯電路範圍1B係未加以注入有不純物離子。也就是，N-型半導體範圍N1與P+型半導體範圍P1係未加以形成於邏輯電路範圍1B。另外，N-型半導體範圍N1係鄰接於閘極電極G1而加以形成，但P+型半導體範圍P1係在N-型半導體範圍N1之正上方，加以形成於自閘極電極G1隔離之位置。即，對於閘極電極G1與P+型半導體範圍P1之間的半導體基板SB主面，係露出有N-型半導體範圍N1。
接著，如圖11所示，經由光阻劑膜PR2而被覆畫素範圍1A之後，將光阻劑膜PR2及閘極電極G2作為光罩，於邏輯電路範圍1B之半導體基板SB主面，形成一對的擴張範圍EX。在此，係於在邏輯電路範圍1B露出之半導體基板SB主面，例如，由使用離子注入法而以比較低濃度打入N型之不純物(例如P(磷)或砷(As))者，在平面視中呈夾持閘極電極G2地，形成一對之N-型半導體範圍的擴張範圍EX。
接著，如圖12所示，在除去光阻劑膜PR2之後，依序形成被覆光二極體PD上面之蓋絕緣膜CI，和被 覆蓋絕緣膜CI，閘極電極G1，G2，元件分離範圍EI及半導體基板SB主面之絕緣膜IF4。
蓋絕緣膜CI係例如，使用CVD法而形成被覆半導體基板SB主面全面之氧化矽膜之後，由使用光微影技術及蝕刻法而加工該氧化矽膜者而形成。蓋絕緣膜CI係被覆光二極體PD上面，而未被覆其他的活性範圍。在此，對於使用CVD法而形成蓋絕緣膜CI者加以說明過，但由殘留構成畫素範圍1A之閘極絕緣膜GF之絕緣膜於光二極體PD之形成範圍上者，將光二極體PD正上方之該絕緣膜作為蓋絕緣膜而使用亦可。
絕緣膜IF4係例如由氮化矽膜所成，在蓋絕緣膜CI之形成後，例如，可使用CVD法而形成者。
接著，如圖13所示，使用光微影技術及乾蝕刻法而加工絕緣膜IF4。在此，將光二極體PD，被覆鄰接於該光二極體PD之閘極電極G1的一部分及元件分離範圍EI之一部分的光阻劑膜(未圖示)，和閘極電極G1及G2作為光罩而進行蝕刻。隨之，對於光二極體PD之正上方，遍佈在平面視中呈夾持光二極體PD地加以配置之閘極電極G1及元件分離範圍EI之各上面彼此之間，殘留有絕緣膜IF4所成之反射防止膜AR1。
另外，閘極電極G1之側壁之中，呈接觸於反射防止膜AR1所接觸之側壁的相反側之側壁地，自我整合地加以形成絕緣膜IF4所成之側壁SW。另外，呈接觸於閘極電極G2兩側之各側壁地，自我整合地加以形成絕 緣膜IF4所成之側壁SW。
接著，如圖14所示，對於半導體基板SB主面而言，由將閘極電極G1，G2，反射防止膜AR1及側壁SW作為光罩，以比較高濃度打入N型之不純物(例如P(磷)或砷(As))者，形成畫素範圍1A之浮遊擴散電容部FD及邏輯電路範圍1B之擴散層DF。浮遊擴散電容部FD係N+型半導體範圍，而在接觸於閘極電極G1一方之側壁之側壁SW與元件分離範圍EI之間，加以形成於自反射防止膜AR1露出之半導體基板SB主面。另外，N+型半導體範圍之擴散層DF係在平面視中呈夾持閘極電極G2及其兩側之側壁SW地，加以一對形成於半導體基板SB主面。
經由此，於邏輯電路範圍1B，加以形成包含擴散層DF及擴張範圍EX所成之一對的源極‧汲極範圍，和閘極電極G2之MOSFET的電晶體Q1。另外，於畫素範圍1A，加以形成具有N-型半導體範圍N1與浮遊擴散電容部FD所成之一對的源極‧汲極範圍，和閘極電極G1之MOSFET的傳送電晶體TX。
邏輯電路範圍1B之一對的源極‧汲極範圍各自係具有：包含不純物濃度為比較低之擴張範圍EX，和不純物濃度為比較高之擴散層DF之LDD(Lightly Doped Drain)構造。浮遊擴散電容部FD及擴散層DF係具有較擴張範圍EX為深之形成深度。
在傳送電晶體TX中，N-型半導體範圍N1係 作為傳送電晶體TX之源極範圍而發揮機能，而浮遊擴散電容部FD係作為傳送電晶體TX之汲極範圍而發揮機能。然而，在此雖未說明，但傳送電晶體TX之汲極範圍係加上於浮遊擴散電容部FD而包含不純物濃度則較浮遊擴散電容部FD為低之擴張範圍EX亦可。
另外，經由上述工程，在未圖示之範圍中，加以形成後述之周邊電晶體之重置電晶體，放大電晶體及選擇電晶體。經由以上的工程，加以形成包含光二極體PD，傳送電晶體TX及其他之周邊電晶體(未圖示)之畫素PE(參照圖22)。雖未圖示，但畫素PE係排列為矩陣狀而加以複數形成於半導體基板SB上之畫素陣列部。也就是，光二極體PD及其周邊電晶體係排列為矩陣狀而加以複數形成於畫素陣列部。
接著，如圖15所示，例如使用CVD法，於半導體基板SB之主面全面上，形成氧化矽膜所成之絕緣膜IF5。
接著，如圖16所示，使用光微影技術及乾蝕刻法而加工絕緣膜IF5。經由此，加以除去邏輯電路範圍1B之絕緣膜IF5，而電晶體Q1係自絕緣膜IF5露出。另外，在畫素範圍1A中，浮遊擴散電容部FD之上面則自絕緣膜IF5露出。在此，閘極電極G1之上面係保持由絕緣膜IF5所被覆。另外，光二極體PD之上面係經由蓋絕緣膜CI，反射防止膜AR1及絕緣膜IF5而加以被覆。絕緣膜IF5係作為在接下進行之矽化物處理之光罩而使用。
接著，如圖17所示，由進行矽化物處理者，於浮遊擴散電容部FD之上面，擴散層DF之上面及閘極電極G2之上面各上方，形成矽化物層S1。此時，對於經由絕緣膜IF5加以被覆之閘極電極G1上面，係未加以形成矽化物層S1。在該矽化物處理中，首先，使用濺鍍法而於半導體基板SB主面全面上，例如，形成包含Ni(鎳)等之金屬膜之後，由加熱半導體基板SB者而使該金屬膜與半導體反應者，形成矽化物層S1之後，除去未反應之該金屬膜。
接著，如圖18所示，於半導體基板SB上形成層間絕緣膜CL。層間絕緣膜CL係於半導體基板SB主面全面上，例如使用CVD法而形成氧化矽膜，由使用CMP法等而研磨該氧化矽膜之上面者而形成。層間絕緣膜CL之膜厚係較閘極電極G1，G2之上面之高度為大。在此係除去絕緣膜IF5之後，形成層間絕緣膜CL亦可，但經由殘留絕緣膜IF5而形成層間絕緣膜CL之時，使絕緣膜IF5與層間絕緣膜CL作為一體化亦可。
接著，如圖19所示，使用光微影技術及乾蝕刻法，形成貫通層間絕緣膜CL之複數之連接孔之後，複數形成埋入此等連接孔之接觸塞CP。在此，呈將各閘極電極G1，G2，浮遊擴散電容部FD及擴散層DF，自層間絕緣膜CL露出地，形成複數之連接孔。對於連接孔的底面，係露出有矽化物層S1或閘極電極G1之上面。於包含光二極體PD之受光部的正上方，未形成有連接孔。在 圖中，顯示加以電性連接於浮遊擴散電容部FD及擴散層DF之接觸塞CP，而未顯示各閘極電極G1，G2之上方的接觸塞CP。
接觸塞CP係於包含在複數之連接孔內之層間絕緣膜CL上，主要形成包含W(鎢)的金屬膜之後，由例如經由CMP法而研磨層間絕緣膜CL上之該金屬膜者而除去，使層間絕緣膜CL上面露出。經由此，複數形成埋入於各複數之連接孔之該金屬膜所成之接觸塞CP。接觸塞CP係例如，經由包含被覆連接孔內之側壁及底面的氮化鈦膜，和藉由該氮化鈦膜而埋入於該連接孔內之鎢膜之層積膜而加以構成。
接著，如圖20所示，層積第1配線層，第2配線層及第3配線層。第1配線層係層間絕緣膜IL1及配線M1所成，而第2配線層係層間絕緣膜IL2及配線M2所成，第3配線層係層間絕緣膜IL3及配線M3所成。下層配線之配線M1係經由所謂單鑲嵌法而形成，而上層配線之配線M2，M3係經由所謂雙鑲嵌法而形成。使用此等之鑲嵌法的情況，配線M1~M3係例如，經由Cu(銅)膜而形成。未使用鑲嵌法而形成配線之後，經由層間絕緣膜而埋入該配線的橫向之情況，係例如，經由Al(鋁)膜而形成配線M1~M3。
在此，對於使用鑲嵌法之情況加以說明。在得到圖19之構造之後，如圖20所示，於層間絕緣膜CL上，例如使用CVD法而形成例如氧化矽膜等所成之層間 絕緣膜IL1。之後，由使用光微影技術及乾蝕刻法而加工層間絕緣膜IL1者，在貫通層間絕緣膜IL1之開口部，形成露出層間絕緣膜CL之上面及接觸塞CP上面之配線溝。接著，於包含在配線溝內之層間絕緣膜IL1上，形成金屬膜，由經由CMP法等而除去層間絕緣膜IL1上多餘之金屬膜者，形成埋入於配線溝之金屬膜所成之配線M1。
配線M1係例如，具有依序層積氮化鉭膜及銅膜之層積構造。配線溝內之側壁及底面係經由氮化鉭膜而加以被覆。配線M1係在其底面，加以連接於接觸塞CP上面。
接著，於層間絕緣膜IL1上及配線M1上，形成貫孔(未圖示)，配線M2及層間絕緣膜IL2。在此所使用之雙鑲嵌法係例如，形成層間絕緣膜IL2，形成貫通層間絕緣膜IL2之通孔之後，將較該通孔為淺之配線溝，形成於通孔正上方之層間絕緣膜IL2上面，之後由埋入金屬於通孔及配線溝內者，同時形成通孔內之貫孔，與其上方之配線溝內之配線M2的方法。但，在形成配線溝之後，設置自該配線溝的底面至層間絕緣膜IL2之底面為止進行貫通之通孔，之後，形成貫孔及配線M2亦可。配線M1係藉由該貫孔而加以電性連接於配線M2。
之後，與第2配線層同樣作為，形成層間絕緣膜IL2上之層間絕緣膜IL3，貫孔(未圖示)及配線M3所成之第3配線層。配線M3係藉由該貫孔及配線M2 而加以電性連接於配線M1。接著，形成被覆第3配線層之上面的絕緣膜IF6。絕緣膜IF6係經由例如CVD法而加以形成，例如由氧化矽膜所成。
配線M1~M3係加以形成於畫素範圍1A及邏輯電路範圍1B，但在畫素範圍1A中，於光二極體PD之正上方，未加以配置配線M1~M3。配線M1~M3則為了防止遮蔽自光二極體PD上方入射的光者。
接著，如圖21所示，於畫素範圍1A之絕緣膜IF6上，形成微透鏡ML。然而，對於層間絕緣膜IL3與微透鏡ML之間係形成濾光片亦可。微透鏡ML係形成於光二極體PD之正上方。微透鏡ML係將形成於絕緣膜IF6上的膜，加工為在平面視中為圓形之圖案之後，例如由加熱該膜而圓潤該膜表面，經由此而加工該膜為透鏡狀者而形成。
在之後的工程中，半導體基板SB，也就是半導體晶圓之劃片線，經由切割而切削。經由此，由將半導體晶圓個片化為複數之感測晶片者，複數形成該感測晶片所成之攝像元件。經由此，包含該攝像元件之本實施形態的半導體裝置則完成。
<對於半導體裝置之攝像元件的構造，動作>
在以下中，對於本實施形態之半導體裝置之攝像元件的構造，動作，使用圖22，23而加以說明。圖22係顯示本實施形態之半導體裝置之佈局的平面圖。圖23係顯示 本實施形態之半導體裝置之等效電路圖。本實施形態之半導體裝置之攝像元件係1個半導體晶片所成之CMOS感測晶片，對於攝像元件之畫素陣列部係加以形成複數之畫素。即，對於畫素陣列部係排列為行列狀而加以配置複數之畫素。在圖22中，以虛線而顯示在被覆於各閘極電極處之活性範圍的輪廓及硼注入範圍之半導體層BL之輪廓。
如圖22所示，1個之畫素PE係具有光二極體PD及複數之周邊電晶體，而光二極體PD之周圍係經由元件分離範圍EI而加以圍繞。光二極體PD係在平面視中具有矩形的形狀。但，加以形成光二極體PD之活性範圍係自該矩形形狀之1邊，在平面視中具有一部分突出的部分，而於該突出之部分的附近，加以形成傳送電晶體TX。
傳送電晶體TX係作為源極‧汲極範圍而具有加以形成於該突出之部分的浮遊擴散電容部FD，和構成加以形成於上述矩形之形狀部分的光二極體PD之N-型半導體範圍，而在平面視中具有加以形成於該源極‧汲極範圍間之閘極電極G1。對於該源極‧汲極範圍及加以形成有光二極體PD之活性範圍的周緣部，係加以導入硼之半導體層BL則以均一之不純物濃度加以形成為環狀。也就是，半導體層BL係加以形成於鄰接於元件分離範圍EI之半導體基板表面，即，在包含光二極體PD之活性範圍之平面視的端部，呈將該活性範圍之周圍作為1周地連續地 加以形成。
另外，在1個畫素PE內中，對於與光二極體PD鄰接之範圍，係加以形成有接地範圍GND1、周邊電晶體之重置電晶體RST、放大電晶體AMI及選擇電晶體SEL。在此係光二極體PD及傳送電晶體TX，和重置電晶體RST、和放大電晶體AMI及選擇電晶體SEL，和接地範圍GND1係各加以形成於經由元件分離範圍EI而加以區隔之個別的活性範圍。放大電晶體AMI及選擇電晶體SEL係加以形成於同一之活性範圍，相互之源極‧汲極範圍之中之一方，在活性範圍內而中共有。周邊電晶體係加以形成於畫素範圍內，但對於加以形成有各周邊電晶體之活性範圍，係未加以形成含有硼之半導體層BL。
接著，於圖23顯示1個之畫素的電路。各複數之畫素，則具有圖23所示之電路。如圖23所示，畫素係具有進行光電變換的光二極體PD，和傳送在光二極體產生之電荷的傳送電晶體TX。另外，畫素係具有積蓄自傳送電晶體TX所傳送的電荷之浮遊擴散電容部FD，和放大浮遊擴散電容部FD之電位的放大電晶體AMI。畫素係更具備：將以放大電晶體AMI所放大之電位，選擇是否輸出於加以連接於讀出電路(未圖示)之輸出線OL之選擇電晶體SEL，和將光二極體PD之陰極及浮遊擴散電容部FD之電位初期化為特定電位之重置電晶體RST。
各傳送電晶體TX，重置電晶體RST，放大電晶體AMI及選擇電晶體SEL係例如為N型之MOSFET。
對於光二極體PD之陽極係加以施加負側電源電位之接地電位GND，而光二極體PD之陰極係加以連接於傳送電晶體TX之源極。浮遊擴散電容部FD係加以連接於傳送電晶體TX之汲極，與重置電晶體RST之源極，和放大電晶體AMI之閘極。對於重置電晶體RST之汲極，和放大電晶體AMI之汲極，係加以施加正側電源電位VCC。放大電晶體AMI之源極係加以連接於選擇電晶體SEL之汲極。選擇電晶體SEL之源極係加以連接於輸出線OL。
接著，對於畫素的動作加以說明。首先，於傳送電晶體TX及重置電晶體RST之閘極電極，施加特定電位，而傳送電晶體TX及重置電晶體RST則同時成為開啟狀態。如此作為時，殘存於光二極體PD之電荷及積蓄於浮遊擴散電容部FD之電荷則朝向正側電源電位VCC而流動，將光二極體PD及浮遊擴散電容部FD之電荷則加以初期化。之後，重置電晶體RST則成為關閉狀態。
接著，將入射光加以照射於光二極體PD之PN接合，而在光二極體PD產生有光電變換。其結果，產生電荷於光二極體PD。此電荷係經由傳送電晶體TX而所有加以傳送於浮遊擴散電容部FD。浮遊擴散電容部FD係積蓄所傳送的電荷。經由此，浮遊擴散電容部FD之電位則產生變化。
接著，選擇電晶體SEL則成為開啟狀態時，變化後之浮遊擴散電容部FD之電位則經由放大電晶體 AMI而加以放大，之後，加以輸出至輸出線OL。並且，讀出電路係讀出輸出線OL之電位。由如此作為，自各加以複數形成於畫素陣列部的畫素，讀出電荷資訊，可得到經由攝像元件而攝像的畫素者。
<本實施形態之效果>
在以下中，對於本實施形態之半導體裝置之效果，使用圖26及圖27所示之比較例而加以說明。圖26及圖27係各說明在各個比較例之半導體裝置之製造工程的剖面圖。然而，在圖26及圖27中係僅顯示畫素範圍1A，顯是邏輯電路範圍1B。
在攝像元件中，為了搭載於半導體晶片之邏輯電路範圍的CMOS之高速化，而經由STI法而形成區隔MOSFET及光二極體之元件分離範圍。經由STI法而形成之元件分離範圍係較於經由LOCOS(Local Oxidization of Silicon)而形成之元件分離範圍，在半導體基板與元件分離範圍之邊界的損傷則大，而有在該邊界容易產生電子的問題。
即，埋入絕緣膜於形成在半導體基板之溝內而形成之情況，在經由乾蝕刻法而形成該溝時，經由乾蝕刻而於溝的側壁及底面，產生有損傷。埋入絕緣膜於如此作為而形成的溝內而在STI構造之元件分離範圍與半導體基板之界面中，因上述損傷引起而產生有電子。當此電子擴散於光二極體中時，在畫素中產生有暗時白傷缺陷(暗 時白點缺陷)，而畫素特性則下降。
也就是，由上述電子則擴散於光二極體內者，於光二極體內，儲留有較在上述光電變換而產生之電子為多之電子之故，在畫素所讀出之電荷則變大。此情況，自攝像元件所讀出之畫像資訊之中，在引起有上述電子的擴散之該畫素中，畫像則變白。也就是，在未接觸光的畫素中亦產生有電子之故，而無法取得正確的畫素資訊者。如此無法讀出正常的畫像資訊者，在此係稱為暗時白傷缺陷(暗時白點缺陷)。
另外，在為了形成埋入在元件分離範圍的溝之乾蝕刻工程中，於該溝的側壁及底面混入有鐵(Fe)。此鐵則擴散於光二極體內者，亦成為暗時白傷缺陷的原因。
對此，考慮由導入硼(B)於元件分離範圍與半導體基板之邊界附近的半導體基板內者，防止上述問題的產生。當導入硼於邊界附近之半導體基板內時，在該邊界部分所產生的電子係無法超出導入硼之半導體層的電位障壁之故，而可防止電子擴散於光二極體內者。另外，導入硼之半導體層內的電洞則抵銷電子之故，而可防止電子擴散於光二極體內者。另外，硼係經由吸氣而捕獲半導體基板內的鐵之故，可防止鐵擴散於光二極體內者。
因而，經由上述硼的導入，而防止電子及鐵的擴散，經由此而可防止畫素特性的下降者。但，為了防止電子及鐵浸入於光二極體內，而硼的導入係在平面視中 必須均一地進行於圍繞光二極體之範圍。
另外，考慮有伴隨著半導體裝置之細微化及攝像元件的畫素數之增化而各畫素的光二極體則作為細微化，但在如此之情況，各畫素之光二極體的受光面積，係從攝像元件之感度提升等之觀點，盡可能為大者為佳。加以導入硼而加以形成之半導體層，係成為未作為經由PN接合之光電變化而使電子產生之光二極體而發揮機能之範圍。因而，該半導體層之厚度，也就是加以導入硼於半導體基板表面的深度則過度為大之情況，光二極體的端部則加以浸蝕於該半導體層，而光二極體之面積則降低之故，產生有畫素特性下降之問題。
在此，如圖26所示之比較例，作為硼的導入方法係考慮在使用圖2所說明之工程之後，使用傾斜離子注入法，打入硼於溝D1之側壁及底面，經由此而形成包含硼於溝D1之側壁及底面之半導體層BL1者。使用傾斜離子注入法之情況係為了不僅溝D1之底面而亦於側壁打入硼。
但在該比較例中，半導體基板SB，半導體基板SB上的絕緣膜IF1及IF2則成為陰影，經由傾斜離子注入法而打入硼於溝D1內者為困難。因此，無法均一地打入硼於溝D1之側壁及底面之故，而對於半導體層BL1之硼濃度產生不均，有著自硼的打入量不足之範圍，擴散有電子及鐵於光二極體內之虞。
當呈未有硼的打入量不足地使打入量增加 時，半導體層BL1之厚度則變大之故，而產生有光二極體的面積變小之問題，及經由離子注入之半導體基板的損傷增大之問題。
另外，如圖27所示之比較例，作為硼的導入方法，係考慮未進行使用圖3及圖4所說明之硼的導入工程，而由進行使用圖1，圖2及圖5~圖7所說明之工程者，形成溝D1與溝D1內之元件分離範圍EI之後，將光阻劑膜PR3作為光罩而使用，將硼，對於半導體基板SB而言進行多段注入之方法。此情況，自元件分離範圍EI之端部，朝向加以形成光二極體之範圍，自光阻劑膜PR3露出100nm程度範圍之半導體基板SB主面露出之狀態，由改變離子之注入能量同時，複數次將硼打入至溝D1附近之半導體基板SB表面者，形成包含硼之半導體層BL2。
但如上述比較例進行多段注入時，成為無法無視產生於包含溝D1之側壁及底面的半導體基板SB表面之注入損傷的大小，而產生有成為經由該損傷而容易產生錯位缺陷的問題。隨之，當多段注入不純物離子時，產生有損傷於半導體基板SB表面，藉由經由此而產生的缺陷而引起硼(B)增速擴散。此情況，硼則深入浸入於光二極體中之故，而有畫素的感度下降之虞。
另外，如各圖26及圖27的比較例，以離子注入法而加以打入的硼係經由在該離子注入之後進行之熱處理而容易擴散之故，經由硼的導入而形成之半導體層 BL1、BL2之深度(厚度)則變大。因此，光二極體之受光面積降低，而產生有畫素的受光特性下降之問題。特別是在寬度1μm以下之細微的畫素中，此問題則變為顯著。
如於以上使用比較例所說明地，為了防止電子及鐵的擴散之硼的導入係必須對於加以形成於半導體基板的溝的側壁及底面而言，防止損傷的同時，且對於溝的側壁及底面而言，均一地淺化進行。
因此，在本實施形態中，如使用圖3及圖4所說明地，使用電漿摻雜法，導入硼於形成在半導體基板SB上面的溝D1之側壁及底面，而經由此而形成半導體層BL。
在本實施形態中，為了導入硼於溝D1之側壁及底面而未使用離子注入法之故，經由離子注入或離子之多段注入之時，可防止產生損傷於溝D1之側壁及底面者。也就是，電漿摻雜係比較於離子注入，對於半導體基板SB表面帶來之損傷為小。因此，可防止經由該損傷而產生的錯位缺陷的產生，而可防止硼等之增速擴散者。
另外，為了導入硼於溝D1之側壁及底面而未使用離子注入法之故，而可降低加以導入硼之深度及經由熱處理而硼擴散之深度者。也就是，在電漿摻雜中，比較於離子注入而可縮小抑制加以導入於半導體基板SB表面之深度，而經由電漿摻雜後之熱處理的擴散量，亦比較於經由離子注入法而導入硼之情況而可降低者。具體而言， 經由電漿摻雜而形成之半導體層BL之厚度係自半導體基板SB表面，例如為1~2nm，即使進行熱處理，該厚度係亦幾乎未變大。
隨之，在本實施形態中，半導體層BL之厚度，也就是，圖22所示之半導體層BL之寬度則比較於比較例而變小。經由此，如圖22所示，在平面視之光二極體PD的受光面積則可防止因光二極體PD的周圍之半導體層BL之寬度變大者引起而縮小者。因而，可防止畫素特性下降之故，而可使包含攝像元件之半導體裝置的信賴性提升者。
另外，在本實施形態中，並非使用圖26所說明之傾斜離子注入法，而使用電漿摻雜，導入硼於半導體基板SB之故，可於自絕緣膜IF1、IF2(參照圖4)露出之半導體基板SB表面，均一(一致)地導入硼者。隨之，可防止如該比較例，不均一地加以導入硼於溝D1之側壁及底面，而自硼的注入量特別低處，擴散電子及鐵於光二極體內者。
另外，在本實施形態中，如圖22所示，對於加以形成光二極體PD之活性範圍的周緣部，係以均一的濃度加以形成加以導入有硼之半導體層BL為環狀之故，可防止自該活性範圍之周緣部任一處，擴散電子及鐵於光二極體PD內者。因而，可防止在畫素中產生有暗時白傷缺陷之故，而可使包含攝像元件之半導體裝置的信賴性提升者。
然而，如使用圖26及圖27所說明地，使用離子注入法，於埋入在元件分離範圍的溝之側壁及底面，打入硼而形成半導體層BL1、BL2之情況，對於加以導入於半導體層BL1、BL2的硼，係硼的同位體之中，未含有10B，而含有11B。此係對於存在於自然界的硼，以8：2的比例而含有同位素的11B與10B，而在離子注入中，僅使用較10B產生機率高之11B之故。
對此，在本實施形態所說明之電漿摻雜工程中，使用含有11B及10B之摻雜氣體之故，而對於圖4所示之半導體層BL係包含有11B及10B。另外，圖21所示之P型的阱型WL，P+型半導體範圍P1、及未圖示之P型MOSFET之源極‧汲極範圍係經由離子注入法而打入硼之範圍之故，各包含有11B，未包含有10B。假設即使包含有10B於P型的阱型WL，P+型半導體範圍P1及P型MOSFET之源極‧汲極範圍，此等之P型半導體範圍內之硼之中的10B之比例係較經由電漿摻雜而加以形成之半導體層BL內之硼之中的10B之比例為小。
如以上所說明地，在本實施形態之半導體裝置之製造方法中，經由電漿摻雜而導入硼於與元件分離範圍EI鄰接之半導體基板SB表面之時，可防止經由光二極體PD之受光面積的縮小之畫素特性下降，且可防止經由電子及鐵的擴散之暗時白傷缺陷的產生，而經由此可使半導體裝置之信賴性提升者。
(實施形態2)
在前述實施形態1中，對於自半導體基板之主面側，對於光二極體而言照射光之攝像元件加以說明過，但本申請係亦可適用於自半導體基板之背面側，對於光二極體而言照射光之背面照射型之攝像元件者。
在以下中，在背面照射型之攝像元件，對於經由電漿摻雜而導入硼於鄰接於元件分離範圍的半導體基板者，使用圖24及圖25而加以說明。但，至形成複數之配線層的工程為止係經由與前述實施形態1同樣的工程而加以進行之故，省略至該配線層形成為止之具體的製造方法之說明。圖24及圖25係說明本實施形態之半導體裝置之製造工程的剖面圖。但在圖24及圖25中，顯示在畫素範圍1A之剖面，而未顯示邏輯電路範圍1B(參照圖20)。
首先，由使用圖1~圖20所說明之工程者，於半導體基板上，形成層間絕緣膜，光二極體，傳送電晶體，放大電晶體，選擇電晶體，重置電晶體，邏輯電路範圍之電晶體，及複數之配線層。在此，對於與層間絕緣膜鄰接之半導體基板表面，係如在前述實施形態1使用圖3及圖4所說明地，經由電漿摻雜工程而加以導入硼。但此係未形成絕緣膜IF6(參照圖21)。
接著，如圖24所示，將半導體基板SB作為上下相反。但在以下中，上下方向及半導體基板SB主面以及背面等之說明係與圖1，圖2及圖4~圖20同樣地進行。因而，將在圖24及圖25之半導體基板SB之下側作 為半導體基板SB之主面(上面)側而加以說明，而將半導體基板SB之上側作為半導體基板SB之背面(下面)側而加以說明。也就是，例如，在圖24及圖25中，層間絕緣膜IL1的下面係接觸於層間絕絕膜CL的上面，而層間絕緣膜IL1的上面係接觸於層間絕絕膜IL2的下面。
接著，將層間絕緣膜IL3的上面及配線M3的上面，藉由接著用的絕緣膜IF7而貼合於支持基板CW的下面。支持基板CW係與半導體基板SB另外準備之矽基板。絕緣膜IF7係在前述貼合工程之前呈被覆支持基板CW的背面地形成之氧化矽膜所成。
接著，由研磨半導體基板SB背面者，薄膜化半導體基板SB。在此係自半導體基板SB主面至背面為止之膜厚則至成為2~5μm程度為止，進行研磨。
接著，如圖25所示，呈被覆半導體基板SB背面地，形成反射防止膜AR2。反射防止膜AR2係例如，由氮化矽膜所成，例如經由CVD法而形成。接著，在光二極體PD之正下方中，形成被覆反射防止膜AR2下面之微透鏡ML。也就是，微透鏡ML係藉由反射防止膜AR2而加以形成於半導體基板SB背面。
在之後的工程中，半導體基板SB，也就是半導體晶圓之劃片線，經由切割而切削。經由此，由將半導體晶圓個片化為複數之感測晶片者，複數形成該感測晶片所成之背面照射型的攝像元件。經由此，包含該攝像元件之本實施形態的半導體裝置則完成。在本實施形態之半導 體裝置中，可得到與前述實施形態1同樣之效果者。
以上，依據其實施形態而具體說明過經由本發明者所作為之發明，但本發明係未加以限定於前述實施形態者，而當然可在未脫離其內容之範圍做種種變更者。
1A‧‧‧畫素範圍
1B‧‧‧邏輯電路範圍
AR1‧‧‧反射防止膜
BL‧‧‧半導體層
CI‧‧‧蓋絕緣膜
D1、D2‧‧‧溝
DF‧‧‧擴散層
EI‧‧‧元件分離範圍
EX‧‧‧擴張範圍
FD‧‧‧浮遊擴散電容部
G1、G2‧‧‧閘極電極
GF‧‧‧閘極絕緣膜
N1‧‧‧N-型半導體範圍
P1‧‧‧P+型半導體範圍
PD‧‧‧光二極體
Q1‧‧‧電晶體
SB‧‧‧半導體基板
SW‧‧‧側壁
TX‧‧‧傳送電晶體
WL‧‧‧阱型

Claims (15)

  1. 一種半導體裝置之製造方法，係包含具有生成因應入射光的光量的信號電荷之光電變換元件的攝像元件之半導體裝置之製造方法，其特徵為具有：(a)準備半導體基板的工程，(b)將圍繞前述半導體基板主面之第1範圍的第1溝，形成於前述半導體基板主面之工程，(c)經由電漿摻雜，由導入硼於前述第1溝之側壁及底面者，形成包含硼之半導體層於前述第1溝之前述側壁及前述底面的工程，(d)在前述(c)工程之後，由埋入第1絕緣膜於前述第1溝內者，形成前述第1絕緣膜所成之元件分離範圍之工程，(e)於前述第1範圍之前述半導體基板主面，形成前述光電變換元件的工程者。
  2. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，更具有：在前述(b)工程中，形成前述第1溝，和鄰接於前述半導體基板主面之第2範圍之第2溝，在前述(c)工程中，在經由光罩而被覆前述第2範圍及前述第2溝之狀態，導入硼於前述第1溝之前述側壁及前述底面，在前述(d)工程中，於各前述第1溝及前述第2溝的內側，由埋入前述第1絕緣膜者，形成前述第1絕緣膜 所成之前述元件分離範圍，(f)於前述第2範圍之前述半導體基板上，形成電場效果電晶體的工程者。
  3. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述半導體層係包含11B及10B者。
  4. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述(e)工程係具有：(e1)於前述第1範圍之前述半導體基板主面，由打入硼者，形成P型半導體範圍之工程，(e2)於前述第1範圍之前述半導體基板主面，由打入N型之不純物者，形成N型半導體範圍之工程，前述光電變換元件係經由前述P型半導體範圍及前述N型半導體範圍而加以構成，在前述P型半導體範圍內的硼之中的10B的比例係較在前述半導體層內的硼之中的10B的比例為小者。
  5. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，在前述(c)工程中，在進行前述電漿摻雜時，使用於前述電漿摻雜之電漿摻雜裝置之處理室內的壓力係50~150mTorr。
  6. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中， 在前述(c)工程中，在進行前述電漿摻雜時，在使用於前述電漿摻雜之電漿摻雜裝置之處理室內，施加於載置前述半導體基板之晶圓平台的電力係0W。
  7. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，更具有(c1)在前述(c)工程之後，由以900~1000℃而熱處理前述半導體基板者，使前述半導體層內之不純物擴散之工程者。
  8. 如申請專利範圍第7項記載之半導體裝置之製造方法，其中，前述(c1)工程之後，前述半導體層係具有自前述半導體基板表面20nm以上的厚度。
  9. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述半導體層內之硼的濃度係1×1017cm-3以上。
  10. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，在前述(c)工程中，在前述電漿摻雜中，作為摻雜氣體而使用B2H6，將前述摻雜氣體內的硼導入至前述第1溝之前述側壁及前述底面而形成前述半導體層者。
  11. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述(b)工程係具有：(b1)於前述半導體基板上，形成被覆前述第1範圍 之光罩圖案的工程，(b2)由將前述光罩圖案作為光罩而進行向異性蝕刻者，形成前述第1溝之工程者。
  12. 如申請專利範圍第11項記載之半導體裝置之製造方法，其中，在前述(c)工程中，由在前述半導體基板之前述第1範圍則加以被覆於前述光罩圖案之狀態，進行前述電漿摻雜者，形成前述半導體層者。
  13. 如申請專利範圍第11項記載之半導體裝置之製造方法，其中，在前述(b2)工程中，於經由前述向異性蝕刻而形成之前述第1溝之前述側壁及前述底面，加以導入鐵。
  14. 如申請專利範圍第13項記載之半導體裝置之製造方法，其中，更具有(c1)在前述(c)工程之後，由以900~1000℃而熱處理前述半導體基板者，使前述半導體層內的硼擴散之工程，前述(c1)工程之後，自前述半導體層之前述半導體基板表面的形成深度係較前述(b2)工程中，加以導入鐵於前述半導體基板表面之範圍的深度為深。
  15. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，在前述(c)工程中，形成自前述半導體基板表面的厚度為1~2nm之前述半導體層者。
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