KR100439409B1 - Ｃｓｐ형 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 반도체 상면에 두 전극을 형성하되, 제1 도전형 에피택셜층에 소정의 간격으로 복수개의 제2 도전형 불순물영역을 병렬로 형성하고 소자 상면에 빗살형 구조를 갖는 전극을 형성함으로써 종래의 CSP형 반도체소자와 같이 소형화시킬 수 있으면서도, 단위면적당 전류밀도를 크게 향상시킬 수 있다.
따라서, 본 발명의 CSP형 반도체소자는 전류효율 및 직렬저항특성이 획기적으로 개선될 것으로 기대된다.

Description

ＣＳＰ형 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE FOR CHIP SIZE PACKAGING AND METHOD OF PRODUCING THE SAME}
본 발명은 표면실장을 위한 반도체 소자에 관한 것으로, 보다 상세하게는, 플립칩 방식으로 표면실장하기 위한 패키지구조를 채용한 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 다이오드 등의 반도체 소자는 인쇄회로기판 상에 실장하여 부품으로 사용되기 위해서는 패키지로 제조되어야 한다. 이러한 패키지는 외부 영향으로부터 소자를 보호하여 신뢰성을 확보하는 역할뿐만 아니라, 반도체 소자의 각 단자를 인쇄회로기판의 신호패턴에 전기적 기계적으로 연결하는 역할을 한다. 따라서, 패키지 구조는 반도체 소자에 형성된 단자의 수와 위치에 따라 크게 달라진다.
대표적인 반도체소자인 다이오드의 경우에는 상하면에 하나의 단자가 각각 형성된 구조를 갖는다. 도1a은 통상적인 다이오드 구조를 나타내는 단면도이다.
도1a을 참조하면, 상기 다이오드(10)는 n형 기판(11)과, 그 n형 기판(11) 상에 형성된 저농도 n형 에피택셜층(12)과, 상기 저농도 n형 에피택셜층(12)의 일부에 형성된 p형 불순물영역(13)을 포함하며, p형 불순물영역(13) 상에는 애노드전극(16)이 형성된다. 소자의 상면에는 애노드 전극(16)영역만이 노출되도록 SiO2과 같은 절연막(14)과 SiN로 이루어진 페시베이션층(17)이 형성된다. 또한, 캐소드 전극(18)은 기판의 하면에 형성되어, 상하면에 각각 하나의 단자를 갖는 구조로 이루어진다.
이와 같이 다이오드의 경우, 단자가 상하면에 각각 형성됨으로 인해 하나의 실장면에 다이오드 단자에 각각 연결된 외부단자를 형성하는 패키지 구조를 갖는다. 도1b는 이러한 패키지의 일례로서 세라믹기판(32)을 이용한 패키지(30)를 도시한다.
도1b에 도시된 패키지(30)는, 큰 공간을 점유하는 리드프레임을 사용하지 않고 도전성 비아홀이 형성된 세라믹기판(32)을 이용한다. 세라믹기판(52)에는 두 개의 비아홀이 형성되고, 상기 비아홀의 내부는 기판(32)의 상하면이 서로 전기적으로 연결되도록 소정의 도전성 물질로 충진되어 있다. 또한, 상기 두 비아홀의 상부에는 제1 및 제2 상부 도전성 랜드(33a,33b)가 각각 형성되며, 그 하부에는 각각 제1 및 제2 하부 도전성 랜드(34a,34b)가 형성된다. 상기 제2 상부 도전성 랜드(33b)는 다이오드(35)의 실장면에 형성된 일측단자와 연결되며, 상기 제1 상부 도전성 랜드(33a)는 칩의 상부단자와 일단이 연결된 와이어(35)에 연결된다. 이와 같이, 다이오드(35)가 실장된 세라믹기판(32)은 그 상면에 외부의 영향으로부터 다이오드(10)를 보호하기 위해 에폭시수지와 같은 절연성 수지를 이용하여 몰딩부(39)를 형성함으로써 도1b에 도시된 패키지(30)가 제조된다.
하지만, 이러한 패키지도 도2a의 패키지와 마찬가지로, 대향하는 면에 형성된 단자 중 하나를 와이어로 연결하는 구조를 갖는다. 이러한 와이어본딩방식은 칩 상부공간의 상당한 부분을 점유하기 때문에 보다 소형화하는데 여전히 한계가 있다. 또한, 패키지에 사용되는 세라믹 기판이나 Au로 이루어진 와이어로 사용함으로 제조비용이 증가할 뿐만 아니라, 다이본딩(die bonding), 와이어본딩 및 몰딩공정에 의해 제조공정이 복잡하다는 문제가 있다.
이러한 문제점을 해결하기 위해, 도2a 및 2b에 도시된 새로운 CSP형 반도체소자가 개발되었다. 반도체 소자 상면에 직접 단자를 형성함으로써 초소형화된 패키지구조를 제공한다.
도2a 및 2b를 참조하면, 상기 반도체 소자는, 기판(51), 제1 도전형 에피택셜층(52), 제2 도전형 불순물 영역(53) 및, 절연층(54)을 포함하며, 그 상면에 제1 전극구조물 및 제2 전극구조물이 형성되어 있다. 상기 제1 전극구조물은 그 내부에 도전체가 충진된 그루브(64a)와, 상기 그루브(64a)내의 도전체와 연결된 제1 전극면(64b)으로 이루어지며, 상기 제2 전극구조물은 상기 제2 도전형 불순물영역(53) 상에 형성된 도전층(65a)과, 상기 도전층(65a)에 연결된 제2 전극면(65b)으로 이루어진다. 또한, 상기 각 전극면(64b,65b)에는 소정의 인쇄회로기판에 전기적 연결되고 기계적으로 고정할 수 있도록 범프(66,67)가 형성되어 있다. 여기서, 전류밀도 집중으로 인한 신뢰성저하 및 열화현상을 방지하기 위해서 제1 전극구조물을 형성하는 그루브(64b)는 적어도 저농도영역인 제1 도전형의 기판(51)에 이르도록 깊게 형성된다.
결과적으로, 상기 CSP형 반도체소자는 그 상면을 실장면으로 하는 초소형화되면서도 이러한 소형화에 따른 전류밀도집중현상을 방지할 수 있는 새로운 패키지구조를 제공한다. 이러한 효과에도 불구하고, 상기 CSP형 반도체소자는 단위면적당전류밀도가 낮다는 문제점이 있다.
다시말해, 상기 CSP형 반도체소자는 중앙에 하나의 제2 도전형 불순물영역만이 확보되므로, 하나의 제2 전극구조물과 이 주위에 형성된 그루브를 포함하는 하나의 제1 전극구조물만 존재하게 된다. 따라서, 전류흐름의 경로는 소자의 수평방향이 아닌 수직방향으로 형성된다. 결국, 전류흐름은 주로 제2 전극구조물의 도전층 중에서 에지영역에만 국한되어, 단위면적당의 전류밀도를 감소하는 문제가 있다. 이는 결국 직렬저항(Rs)값이 증가를 가져오고, 전류효율이 낮아질 뿐만 아니라, 특히 고전류에서 순방향전압특성 및 직렬저항특성이 악화된다는 문제를 야기한다.
따라서, 당 기술분야에서는, CSP에 적용가능한 초소형화된 패키지구조를 가지면서도 높은 전류효율를 기대할 수 있는 새로운 방식의 CSP형 반도체 소자가 요구되어 왔다.
본 발명은 상기 문제점을 해결하기 위해서 안출된 것으로, 그 목적은 다이오드를 구성한 기본셀을 기판 상에 병렬로 형성하고 그 상면에 빗살형 구조를 갖는 두 전극을 형성함으로써 전류효율을 획기적으로 개선할 수 있는 CSP형 반도체 소자를 제공하는데 있다.
또한, 본 발명의 다른 목적은 상기 CSP형 반도체 소자를 제조하는 방법을 제공하는데 있다.
도1a 및 1b은 종래의 반도체 다이오드 및 그 패키지를 나타내는 단면도이다.
도2a 및 2b는 종래의 CSP형 반도체 소자를 나타내는 평면도 및 단면도이다.
도3a 및 3b는 본 발명의 일실시형태에 따른 CSP형 반도체소자의 평면도 및 단면도이다.
도4a 및 4b는 종래의 CSP형 반도체소자와 본 발명의 CSP형 반도체소자의 전류분포도이다.
도5는 종래의 CSP형 반도체소자와 본 발명의 CSP형 반도체소자의 I-V 특성을 비교하기 위한 그래프이다.
도6은 본 발명의 다른 실시형태에 따른 CSP형 반도체소자의 평면도이다.
도7a 내지 7g는 본 발명의 제조방법에 채용되는 빗살형 전극형성방법을 설명하기 위한 단계별 공정단면도이다.
<도면의 주요부분에 대한 부호설명>
101: 반도체 기판 102: 제1 도전형 에피택셜층
103: 제2 도전형 불순물 영역 104: 절연층
115: 제1 빗살형 전극 116: 제2 빗살형 전극
117:118: 전극면 121,122: 솔더범프
상기한 과제를 달성하기 위해서, 본 발명은, 반도체 기판과, 상기 반도체 기판 상에 형성된 제1 도전형 에피택셜층과, 상기 제1 도전형 에피택셜층에 열방향으로 소정의 간격을 두고 형성된 복수개의 제2 도전형 불순물영역과, 상기 복수개의 제2 도전형 불순물영역 사이의 상기 제1 도전형 에피택셜층 에 형성된 제1 빗살형 전극과, 상기 제1 빗살형 전극과 분리되면서 빗살구조가 서로 맞물리도록 상기 제2 도전형 불순물영역 상에 형성된 제2 빗살형 전극과, 상기 제1 및 제2 빗살형 전극에 각각 연결되어 상기 반도체 소자의 양측에 각각 형성되며, 표면실장에 사용되는 제1 및 2 연결수단과, 상기 연결수단을 제외한 반도체 기판 상면영역에 형성된 보호층을 포함하는 CSP형 반도체 소자를 제공한다.
본 발명의 실시형태에 따라, 상기 복수개의 제2 도전형 불순물영역을 각각 행방향으로 형성된 복수개의 라인구조로 형성하거나, 행방향으로 배치된 적어도 하나이상의 셀로 형성할 수도 있다.
본 발명의 바람직한 실시형태에서는, 상기 제1 빗살형 전극을 상기 반도체 소자의 구동시 상기 제2 도전형 불순물영역과 상기 제1 도전형 에피택셜층의 접합면으로부터 형성되는 공핍층보다 깊게 형성하며, 상기 반도체 기판은 제1 도전형 불순물이 저농도로 도핑된 기판이고, 상기 제1 도전형 에피택셜층은 상기 반도체기판보다 고농도로 도핑된 불순물영역인 경우에는, 상기 제1 빗살형 전극을 상기제1 도전형 에피택셜층으로부터 상기 반도체 기판영역에 이르는 깊이로 형성하는 것이 보다 바람직하다.
본 발명에 따른 CSP형 반도체 소자는 상기 제1 빗살형 전극과 상기 제2 빗살형 전극을 전기적으로 분리하기 위해 상기 제1 빗살형 전극 상에 형성되는 절연막을 더 포함할 수도 있다.
또한, 표면실장에 사용되는 제1 및 제2 연결수단은, 상기 반도체 소자의 양측에 각각 형성되어 상기 제1 및 제2 빗살형 전극에 각각 연결된 제1 및 제2 전극면과, 상기 제1 및 제2 전극면 상에 각각 형성된 적어도 하나의 솔더 범프 또는 전극패드로 이루어질 수 있다.
나아가, 본 발명은 새로운 CSP형 반도체소자의 제조방법도 제공한다. 상기 방법은, 반도체 기판을 마련하는 단계와, 상기 반도체 기판 상에 제1 도전형 에피택셜층을 형성하는 단계와, 상기 제1 도전형 에피택셜층에 열방향으로 소정의 간격을 둔 복수개의 제2 도전형 불순물영역을 형성하는 단계와, 상기 복수개의 제2 도전형 불순물영역과 이격된 상기 제1 도전형 에피택셜층에 제1 빗살형 전극을 형성하는 단계와, 상기 제1 빗살형 전극과 분리되면서 빗살구조가 서로 맞물리도록 상기 제2 도전형 불순물영역 상에 제2 빗살형 전극을 형성하는 단계와, 상기 제1 및 제2 빗살형 전극에 각각 연결되도록 상기 반도체 소자의 양측 각각에 표면실장을위한 제1 및 2 연결수단를 형성하는 단계와, 상기 연결수단을 제외한 반도체 기판 상면영역에 보호층을 형성하는 단계로 이루어진다.
이하, 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도3a 및 3b는 각각 본 발명의 일 실시형태에 따른 CSP형 반도체소자(100)의 평면도 및 단면도이다. 도3a는 본 발명에서 채용되는 전극구조를 상세히 설명하기 위해, 도3b와 같은 구조에서 보호층(119)과 절연막(112,113)을 제거하여 나타낸 평면도이다.
도3a 및 도3b를 참조하면, 본 발명의 CSP형 반도체소자(100)는 반도체 기판(101), 제1 도전형 에피택셜층(102) 및, 제2 도전형 불순물영역(103)을 포함하며, 상기 제2 도전형 불순물영역(103)은 열방향으로 소정의 간격을 둔 복수개의 라인구조로 이루어진다. 따라서, 상기 반도체소자(100)는 제2 도전형 불순물영역(103)을 중심으로 각각 분리된 복수개의 PN접합을 형성할 수 있다.
또한, 상기 반도체소자(100)의 상면에 제1 및 제2 빗살형 전극(115,116)이 배치된다. 상기 제1 빗살형 전극(115)은 상기 제2 도전형 불순물영역(103)과 소정의 간격으로 이격되어 그 주위의 제1 도전형 에피택셜층(102)에 형성되며, 상기 제2 빗살형 전극(116)은 상기 제1 빗살형 전극(115)과는 분리되면서도 빗살구조가 서로 엇갈려 배치되도록 상기 제2 도전형 불순물영역(103) 상에 형성된다. 이와 같이, 상기 제1 및 제2 빗살형 전극(115,116)은 각각 제1 도전형 에피택셜층(102)과제2 도전형 불순물영역(103)에 연결되어, 각 기본셀로 형성된 PN접합에 전압을 인가할 수 있다.
이 때, 제1 빗살형 전극(115)과 제2 빗살형 전극(116) 사이의 전류분포가 저농도영역으로 구성되는 제1 도전형 에피택셜층영역에 집중되는 것을 방지하기 위해서, 상기 제1 빗살형 전극(115)은 적어도 반도체기판(101)영역에 이르는 깊이로 형성하는 것이 바람직하다. 또한, 제1 빗살형 전극(115)과 제2 빗살형 전극(116)의 간격은 적어도 각 셀의 공핍층 길이에 의존하며, 그 길이보다 크게 형성하는 것이 바람직하다. 또한, 상기 반도체소자(100)는 상기 제1 및 제2 빗살형 전극(115,116)을 분리하기 위해서 제1 및 제2 산화막(112,113)을 포함한다. 또한, 상기 제1 절연막(112)은 제2 도전형 불순물영역(103) 및 제2 빗살형 전극(116)의 형성영역을 정의하는데 사용되며, 상기 제2 절연막(113)은 상기 제1 절연막(112)과 함께 상기 제2 빗살형 전극(116)의 형성영역을 정의하기 위해 사용된다.
나아가, 상기 반도체 소자(100)의 상면 양측에는 상기 제1 및 제2 빗살형 전극(115,116)과 연결되어 그 반도체소자(100)를 표면실장하기 위한 제1 및 제2 연결수단이 배치된다. 상기 연결수단은 각각 제1 및 제2 빗살형 전극(115,116)과 연결된 전극면(117,118)과 그 전극면(117,118)에 형성된 솔더범프(121,122)를 구비한다. 도3b와 같이, 솔더범프(121,122)는 양단에 각각 2개씩 형성되어 안정적인 실장을 보장할 수 있다. 이러한 솔더범프(121,122)는 통상의 금속패드로 대체될 수도 있다. 또한, 이러한 솔더범프(121,122)를 제외한 반도체 소자 상면영역에는 보호층(119)이 형성된다. 이러한 보호층은 질화실리콘(SiN)막으로 이루어지거나,추가적으로 폴리아미드막을 형성하여 구성할 수도 있다.
도3a 및 3b에 도시된 CSP형 반도체소자는 셀구조로 제2 도전형 불순물영역을 제1 도전형 에피택셜층에 소정의 간격으로 형성하고 빗살형 전극구조를 채용함으로써 단위면적당 전류밀도의 감소를 개선할 수 있다.
도4a 및 도4b는 각각 도2a에 도시된 종래의 CSP형 반도체소자와 본 발명에 따른 반도체소자의 전류밀도분포를 나타낸다. 도4a와 같이, 종래의 CSP형 반도체소자는 제1 전극과 제2 전극에 전압을 인가할 때에 제2 전극 하부의 넓은 제2 도전형 불순물영역 중에 그 에지영역에 한정되어 전류밀도가 분포하게 된다. 반면에 본 발명에 따른 CSP형 반도체소자는 셀구조를 갖는 제2 도전형 불순물 영역을 교차하여 구성하고 빗살구조를 갖는 제1 전극과 제2 전극을 제1 도전형 에피택셜층과 제2 도전형 불순물영역상에 형성함으로써 보다 조밀하게 배치시킬 수 있다. 따라서, 전류분포도 도4b에 도시된 바와 같이, 조밀하게 구성되어 단위면적당 전류밀도를 극대화시킬 수 있다. 이와 같이, 본 발명에서는 전류효율을 극대화시켜 소자의 직렬저항특성 및 순방향특성을 개선할 수 있다는 것을 알 수 있다.
도5는 본 발명에 따른 셀구조를 갖는 CSP형 반도체소자와 종래의 CSP형 반도체소자의 I-V특성을 비교하기 위한 그래프이다. 도5를 참조하면, CSP형 반도체소자는 순방향전압을 인가할 때에 전류가 증가하나, 그 증가율이 본 발명에 따른 CSP형소자가 훨씬 크다는 것을 알 수 있다. 즉, 종래의 CSP형 반도체소자에서는 소형화 및 상면에 두 전극을 형성해야 하는 설계상 제약으로 인해 에지부에 한정되는 전류흐름이 발생된다. 따라서, 저항이 증가하고 전류효율은 감소하는 문제가 발생된다. 반면에 본 발명의 CSP형 반도체소자는 복수개의 제2 도전형 불순물영역을 열방향으로 소정의 간격을 형성하는 셀구조를 형성함으로써 단위면적당 전류밀도를 높힐 수 있으며, 이로써 고전류에서도 직렬저항특성 및 순방향전압특성을 향상시킬 수 있다.
본 발명에서 채용되는 셀구조는 제2 도전형 불순물영역을 변형함으로써 다양한 형태로 적용될 수 있다. 도4a와 다른 셀구조를 적용한 CSP형 반도체소자의 일예는 도6에 도시되어 있다. 도6을 참조하면, CSP형 반도체소자(200)는 도4a와 유사하게 상면 양측에는 솔더범프(221,222) 및 전극면(217,218)으로 이루어진 표면실장을 위한 연결수단이 형성되고, 각 전극면(217,218)과 연결되어 제1 빗살형 전극(215)과 제2 빗살형전극(216)이 형성되어 있다.
상기 제1 빗살형 전극(215)은 제1 도전형 에피택셜층(202)에 형성되어 상기 제2 빗살형 전극(216)은 상기 제2 도전형 불순물영역(203) 상에 형성된다. 다만, 본 실시형태에서는, 상기 제2 도전형 불순물영역(203)은 열방향으로 소정의 간격을 두면서 각 행마다 3개의 셀형태로 형성된다. 본 발명에 채용된 제2 도전형 불순물영역(203)의 형태는 그 주위에 형성된 제1 도전형 에피택셜층(202)과 접합면을 형성하여 보다 효율적으로 전류밀도를 개선할 수 있다. 이러한 상기 제2 도전형 불순물영역(203)은 3개의 도전형영역으로 이루어진 행단위로 제2 빗살형 전극(216)의 하나의 빗살부분에 연결되는 방식으로 하나의 제2 빗살형 전극에 모두 연결될 수 있다. 물론, 하나의 행당에 셀의 수는 본 발명을 제한하지 않으며, 각 행마다 그 수는 동일할 필요는 없다.
또한, 본 발명은 상기 설명된 CSP형 반도체 소자의 제조방법을 제공한다. 도7a 내지 도7i는 본 발명에 따른 CSP형 반도체 소자 제조방법을 나타내는 단계별 공정단면도이다. 특히, 본 공정단면도는 셀구조 다이오드 및 빗살형 전극형성공정만에 국한되어 상세히 설명된다.
우선, 도7a와 같이, 반도체 기판(301) 상에 제1 도전형 에피택셜층(302)을 형성한 후에, 상기 제1 도전형 에피택셜층(302) 상에 초기 산화막(304)을 형성한다.
이어, 도7b와 같이, 상기 초기산화막(304)에 소정의 간격으로 제2 도전형 불순물영역(303)을 형성하기 위한 복수개의 제1 오픈영역(P1)를 형성한다. 상기 제1 오픈영역(P1)은 도면에는 도시되지 않았으나, 본 명세서 전반에 기술된 설명을 통해 당업자라면 라인형태로 구성되거나 각 행에 복수개의 셀형태로 형성되어 있다는 것을 알 수 있을 것이다.
다음으로, 도7c와 같이, 소자 전면에 제2 도전형 불순물 이온을 주입함으로써 상기 제1 도전형 에피택셜층(302)에 선택적으로 제2 도전형 불순물영역(313)을 형성한다. 이 때에 형성된 제2 도전형 불순물영역(313)은 도7b에서 형성된 오픈영역(P1)의 형상에 의존한다. 따라서, 상기 제1 오픈영역(P1)이 소정의 간격으로 배치된 라인구조를 갖는 경우에는 라인형태의 불순물 영역을 형성하며, 각 행을 따라 복수개의 셀형태로 형성될 때는 복수개의 셀형태를 갖는 불순물영역으로 형성될 수 있다.
이어, 도7d와 같이, 소자 전면에 다시 산화막(314)을 형성한 후에 제2 도전형 불순물영역(313) 사이에 제1 도전형 에피택셜층(302)의 일부가 노출되도록 복수개의 제2 오픈영역(P2)을 형성한다. 상기 제2 오픈영역(P2)은 복수개의 라인구조로 형성하여 제1 빗살형 전극을 형성될 영역을 정의한다. 또한, 상기 제2 오픈영역(P2)의 형성위치는 인접한 양측의 제2 도전형 불순물영역과 등간격으로 유지하도록 배치하는 것이 전류밀도를 분산시키는데 바람직하다.
나아가, 도7d의 단계에서 형성된 오픈영역을 통해 제1 도전형 에피택셜층(302)에 습식에칭을 실시하여 도7e와 같이 트랜치(a)를 형성한다. 이 때 트랜치(a)는 적어도 반도체기판(301)에 이르는 깊이로 형성하는 것이 바람직하다. 이는 앞서 설명한 바와 같이 저저항영역인 반도체기판(301)을 통한 전류경로를 형성함으로써 저항을 감소시키기 위함이다. ]
이어, 도7f와 같이, 상기 트랜치(a) 내부면에 Al과 같은 금속물질을 이용하여 금속층을 포함한 제1 빗살형 전극(315)을 형성한다. 본 단계에서는, 소자 상면 전체에 금속층을 증착한 후에 트랜치(a)영역을 포함한 빗살형태의 영역을 제외한 금속층을 에칭하여 제거하는 방식을 수행될 수 있다. 상기 제1 빗살형 전극(315)은 트랜치형상에 따라 복수개의 라인형태의 금속층과 각 일단에서 이를 연결하는 금속층으로 이루어진다.
다음으로, 도7g와 같이, 상기 제1 빗살형 전극(315)이 형성된 결과물의 상면 전체에 절연막(324)을 형성한 후에, 상기 제2 도전형 불순물영역(303)이 노출되도록 상기 절연막(324)을 선택적으로 제거한다. 이러한 절연막(324)은 후속 공정에서 형성된 제2 빗살형전극(326)과 제1 빗살형전극(315)이 서로 원하지 않는 접촉을 방지하기 위함이다.
이어, 도7h와 같이, 도7g에서 얻어진 소자의 상면 전체에 금속층을 형성한후에 제2 도전형 불순물영역(303)상에 금속층부분을 포함한 빗살형 구조영역을 제외한 금속층영역을 에칭하여 제거한다. 이로써 제2 빗살형 전극(326)을 형성할 수 있다. 상기 제2 빗살형 전극(326)은 상기 제1 빗살형 전극(315)과 분리되면서 서로 엇갈린 구조로 형성된다.
이와 같은 공정을 통해, 셀구조를 갖는 다이오드를 구성하고 그 기본셀을 구동시킬 수 있는 양 전극을 빗살형 구조로 형성할 수 있다. 이어, 도시되지 않았으나, 도3b와 같이, 소자 상면 양측에 표면실장을 위한 연결수단을 형성한다. 즉, 상기 두 빗살형 전극에 각각 연결된 전극면을 소자 상면에 양단에 형성하고 그 전극면 상면에 각각 솔더범프 또는 금속패드를 형성함으로써 플립칩 구조를 갖는 반도체소자 패키지를 얻을 수 있다. 최종적으로, 상기 솔더범프 또는 금속패드가 노출되도록 소자 상면에 SiN막 또는 SiN막과 함께 폴리아미드막을 형성하여 소자 상면의 전극구조를 보호할 수 있다.
이상에서 설명한 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 명백할 것이다.
상술한 바와 같이, 본 발명에 따른 CSP형 반도체 소자에 따르면, 종래의 CSP형 반도체소자의 장점을 유지하기 위해서, 반도체 상면에 두 전극을 형성하면서도,제1 도전형 에피택셜층에 소정의 간격으로 복수개의 제2 도전형 불순물영역을 병렬로 형성하고 소자 상면에 빗살형 구조를 갖는 전극을 형성함으로써 단위면적당 전류밀도를 크게 향상시킬 수 있다. 따라서, 본 발명의 CSP형 반도체소자는 전류효율 및 직렬저항특성이 획기적으로 개선될 것으로 기대된다.

Claims (22)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 제1 도전형 에피택셜층;
    상기 제1 도전형 에피택셜층에 열방향으로 소정의 간격을 두고 형성된 복수개의 제2 도전형 불순물영역;
    상기 복수개의 제2 도전형 불순물영역 사이의 상기 제1 도전형 에피택셜층 에 형성된 제1 빗살형 전극;
    상기 제1 빗살형 전극과 분리되면서 빗살구조가 서로 맞물리도록 상기 제2 도전형 불순물영역 상에 형성된 제2 빗살형 전극;
    상기 제1 및 제2 빗살형 전극에 각각 연결되어 상기 반도체 소자의 양측에 각각 형성되며, 표면실장에 사용되는 제1 및 2 연결수단;및,
    상기 연결수단을 제외한 반도체 기판 상면영역에 형성된 보호층을 포함하는 CSP형 반도체 소자.
  2. 제1항에 있어서,
    상기 복수개의 제2 도전형 불순물영역은 각각 행방향으로 형성된 복수개의 라인구조로 이루어짐을 특징으로 하는 CSP형 반도체 소자.
  3. 제1항에 있어서,
    상기 복수개의 제2 도전형 불순물영역은 각각 행방향으로 배열된 복수개의 셀로 이루어짐을 특징으로 하는 CSP형 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 빗살형 전극과 상기 제2 빗살형 전극간의 간격은 적어도 상기 제2 도전형 불순물영역과 상기 제1 도전형 에패택셜층의 접합면으로부터 형성되는 공핍층의 길이보다 큼을 특징으로 하는 CSP형 반도체 소자.
  5. 제1항에 있어서,
    상기 반도체 기판은 제1 도전형 불순물이 저농도로 도핑된 기판이고, 상기 제1 도전형 에피택셜층은 상기 반도체기판보다 고농도로 도핑된 불순물영역이며,
    상기 제1 빗살형 전극은 상기 제1 도전형 에피택셜층으로부터 상기 반도체 기판영역에 이르는 깊이로 형성됨을 특징으로 하는 CSP형 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 빗살형 전극과 상기 제2 빗살형 전극을 전기적으로 분리하기 위해 상기 제1 빗살형 전극 상에 형성된 절연막을 더 포함함을 특징으로 하는 CSP형 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 및 제2 연결수단은,
    상기 반도체 소자의 양측에 각각 형성되어 상기 제1 및 제2 빗살형 전극에 각각 연결된 제1 및 제2 전극면과,
    상기 제1 및 제2 전극면 상에 각각 형성된 적어도 하나의 솔더 범프을 포함함을 특징으로 하는 CSP형 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 및 제2 연결수단은,
    상기 반도체 소자의 양측에 각각 형성되어 상기 제1 및 제2 빗살형 전극에 각각 연결된 제1 및 제2 전극면과,
    상기 제1 및 제2 전극면 상에 각각 형성된 적어도 하나의 금속패드를 포함함을 특징으로 하는 CSP형 반도체 소자.
  9. 제1항에 있어서,
    상기 보호층은 SiN막인 것을 특징으로 하는 반도체소자.
  10. 제9항에 있어서,
    상기 보호층은 상기 SiN막 상에 형성된 폴리아미드막을 더 포함하는 것을 특징으로 하는 반도체소자.
  11. 반도체 기판을 마련하는 단계;
    상기 반도체 기판 상에 제1 도전형 에피택셜층을 형성하는 단계;
    상게 제1 도전형 에피택셜층에 열방향으로 소정의 간격을 둔 복수개의 제2 도전형 불순물영역을 형성하는 단계;
    상기 복수개의 제2 도전형 불순물영역과 이격된 상기 제1 도전형 에피택셜층에 제1 빗살형 전극을 형성하는 단계;
    상기 제1 빗살형 전극과 분리되면서 빗살구조가 서로 맞물리도록 상기 제2 도전형 불순물영역 상에 제2 빗살형 전극을 형성하는 단계;
    상기 제1 및 제2 빗살형 전극에 각각 연결되도록 상기 반도체 소자의 양측 각각에 표면실장을 위한 제1 및 2 연결수단를 형성하는 단계;및,
    상기 연결수단을 제외한 반도체 기판 상면영역에 보호층을 형성하는 단계를 포함하는 CSP형 반도체소자 제조방법.
  12. 제11항에 있어서,
    상기 복수개의 제2 도전형 불순물영역을 형성하는 단계는,
    상기 제1 도전형 에피택셜층 상에 산화막을 형성하는 단계와, 상기 산화막에 열방향으로 소정의 간격을 둔 복수개의 오픈영역를 형성하는 단계와, 상기 오픈영역을 통해 제2 도전형 불순물영역을 형성하는 단계로 이루어짐을 특징으로 하는 CSP형 반도체소자 제조방법.
  13. 제12항에 있어서,
    상기 복수개의 오픈영역은 각각 행방향으로 형성된 복수개의 라인형태로 형성됨을 특징으로 하는 CSP형 반도체 소자 제조방법.
  14. 제12항에 있어서,
    상기 복수개의 오픈영역은 각각 행방향으로 배열된 복수개의 셀형태로 형성됨을 특징으로 하는 CSP형 반도체 소자 제조방법.
  15. 제11항에 있어서,
    상기 제1 빗살형 전극을 형성하는 단계는,
    상기 제2 도전형 불순물영역 및 상기 제1 도전형 에피택셜층 상에 산화막을 형성하는 단계와, 상기 제2 도전형 불순물영역 사이에 상응하는 각 산화막영역을 제거하여 복수개의 오픈영역을 형성하는 단계와, 상기 복수개의 오픈영역을 통해 노출된 상기 제1 도전형 에피택셜층 부분에 에칭을 적용하여 트랜치를 형성하는 단계와, 상기 트랜치에 금속층을 형성하는 단계로 이루어짐을 특징으로 하는 CSP형 반도체 소자 제조방법.
  16. 제15항에 있어서,
    상기 트랜치는 상기 제1 도전형 에피택셜층으로부터 상기 반도체 기판영역에 이르는 깊이로 형성됨을 특징으로 하는 CSP형 반도체 소자 제조방법.
  17. 제15항에 있어서,
    상기 제2 빗살형 전극을 형성하는 단계는,
    상기 제1 빗살형 전극이 형성된 결과물의 상면 전체에 절연막을 형성하는 단계와, 상기 제2 도전형 불순물영역이 노출되도록 상기 절연막을 선택적으로 제거하는 단계와, 상기 결과물의 상면 전체에 금속층을 형성하는 단계와, 상기 제2 도전형 불순물영역에 연결된 제2 빗살형 전극이 형성되도록 상기 금속층을 선택적으로 제거하는 단계로 이루어짐을 특징으로 하는 CSP형 반도체 소자 제조방법.
  18. 제15항에 있어서,
    상기 제1 및 제2 빗살형 전극은 상호 간격이 상기 제2 도전형 불순물영역과 상기 제1 도전형 에패택셜층의 접합면으로부터 형성되는 공핍층 길이보다 더 크게 형성됨을 특징으로 하는 CSP형 반도체 소자 제조방법.
  19. 제15항에 있어서,
    상기 제1 및 제2 연결수단을 형성하는 단계는,
    상기 반도체 소자의 양측에 각각 형성되어 상기 제1 및 제2 빗살형 전극에 각각 연결된 제1 및 제2 전극면을 형성하는 단계와, 상기 제1 및 제2 전극면 상에 각각 형성된 적어도 하나의 솔더 범프를 형성하는 단계로 이루어짐을 특징으로 하는 CSP형 반도체 소자의 제조방법.
  20. 제15항에 있어서,
    상기 제1 및 제2 연결수단을 형성하는 단계는,
    상기 반도체 소자의 양측에 각각 형성되어 상기 제1 및 제2 빗살형 전극에 각각 연결된 제1 및 제2 전극면을 형성하는 단계와, 상기 제1 및 제2 전극면 상에 각각 형성된 적어도 하나의 금속 패드를 형성하는 단계로 이루어짐을 특징으로 하는 CSP형 반도체 소자 제조방법.
  21. 제11항에 있어서,
    상기 보호층은 SiN막인 것을 특징으로 하는 CSP형 반도체소자 제조방법.
  22. 제21항에 있어서,
    상기 보호층은 상기 SiN막 상에 형성된 폴리아미드막을 더 포함하는 것을 특징으로 하는 CSP형 반도체소자 제조방법.
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