KR100431189B1 - 반도체 소자 패키지 및 그 제조방법 - Google Patents

반도체 소자 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은, PN접합을 이용한 반도체 다이오드 패키지에 있어서, 제1 전극구조물과 제2 전극구조물을 모두 반도체 소자 상면에 형성하고, 상기 제1 전극구조물은 제1 도전형 에피택셜층에 도전물질이 충진된 그루브와 그와 연결된 제1 전극면으로 형성하고, 제2 전극구조물은 제2 도전형 불순물영역상에 형성된 도전층과 그 도전층과 연결된 제2 전극면으로 형성한 초소형화된 반도체소자 패키지를 제공한다. 특히, 상기 그루브는 도전층을 둘러싸도록 형성하고, 그 깊이는 적어도 고저항영역을 통과하여 저저항영역에 이르도록 형성함으로써 전류밀도를 효율적으로 분산시킬 수 있다.

Description

반도체 소자 패키지 및 그 제조방법{SEMICONDUCTOR DEVICE PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표면실장형 반도체 소자 패키지에 관한 것으로, 보다 상세하게는, 플립칩 방식의 새로운 표면실장형 반도체 소자 패키지 및 그 제조방법에 관한 것이다.
일반적으로, 다이오드 등의 반도체 소자는 인쇄회로기판 상에 실장할 수 있는 패키지형태로 제조되어 사용된다. 이러한 패키지는 외부 영향으로부터 소자를 보호하여 신뢰성을 확보할 뿐만 아니라, 반도체 소자의 각 단자를 인쇄회로기판의 신호패턴에 연결시키는 구조로 갖는다. 따라서, 패키지 구조는 반도체 소자에 형성된 단자의 수와 위치에 따라 크게 달라진다.
대표적인 반도체소자인 다이오드의 경우에는 상하면에 하나의 단자가 각각 형성된 구조를 갖는다. 도1은 통상적인 다이오드 구조를 나타내는 단면도이다.
도1을 참조하면, 상기 다이오드(10)는 n형 기판(11)과, 그 n형 기판(11) 상에 형성된 저농도 n형 에피택셜층(12)과, 상기 저농도 n형 에피택셜층(12)의 일부에 형성된 p형 불순물영역(13)을 포함하며, p형 불순물영역(13) 상에는 애노드전극(16)이 형성된다. 소자의 상면에는 애노드 전극(16)영역만이 노출되도록 SiO2과 같은 절연막(14)과 SiN로 이루어진 페시베이션층(17)이 형성된다. 또한, 캐소드 전극(18)은 기판의 하면에 형성되어, 상하면에 각각 하나의 단자를 갖는 구조로 이루어진다.
이와 같이 다이오드의 경우, 단자가 상하면에 각각 형성됨으로 인해 한 실장면에 다이오드 단자에 각각 연결된 외부단자를 형성하는 패키지 구조를 갖는다. 이러한 종래의 다이오드 패키지로는 도2a 및 도2b에 각각 도시된 바와 같이, 리드 프레임을 이용한 패키지와 세라믹기판을 이용한 칩 스케일 패키지(Chip Scale Package)가 있다.
우선, 도2a의 다이오드 패키지는, 다이오드의 단자에 각각 연결된 2개의 리드프레임(31a,31b)을 이용하여 외부단자를 제공하는 구조를 갖는다. 상기 다이오드 패키지의 제조공정을 살펴보면, 하나의 리드프레임(33a)에는 다이오드(31)일면에 형성된 캐소드 전극과 연결되도록 다이오드(31)를 탑재하고, 그 애노드전극은 와이어(35)에 의해 다른 리드프레임(33b)에 연결한다. 이어, 다이오드(31)와 다이오드(31)의 각 전극에 연결된 리드프레임(33a,33b)부분이 포함되도록 몰딩부(35)를 형성한 후에, 최종적으로 몰딩부(35)의 외부에 노출된 리드프레임(33a,33b)을 도시된 바와 같이 굴곡시켜 도2a의 다이오드 패키지를 완성한다. 이러한 패키지구조는, 와이어본딩 및 몰딩부를 형성하기 위한 충분한 공간을 확보하여야 하고, 외부로 돌출된 리드프레임을 굴곡시켜 외부단자를 형성하기 때문에, 전체 패키지 크기를 소형화하는데 한계가 있다.
도2a의 패키지보다 소형화에 유리한 개선된 구조로는, 도2b에 도시된 세라믹기판을 이용한 칩 스케일 패키지가 있다.
도2b의 칩 스케일 패키지(50)는 큰 공간을 점유하는 리드프레임을 사용하지않고 도전성 비아홀(h1,h2)이 형성된 세라믹기판(52)을 이용하여 외부단자를 형성한다.. 세라믹기판(52)에 두 개의 비아홀(h1,h2)을 형성하고, 상기 비아홀(h1,h2)의 내부를 기판(52)의 상하면이 서로 전기적으로 연결되도록 소정의 도전성 물질로 충진한다. 또한, 상기 두 비아홀(h1,h2)의 상부에는 제1 및 제2 상부 도전성 랜드(53a,53b)가 각각 형성되고, 그 하부에는 각각 제1 및 제2 하부 도전성 랜드(54a,54b)가 형성된다. 상기 제2 상부 도전성 랜드(53b)는 다이오드(55)의 실장면에 형성된 일측단자와 연결되며, 상기 제1 상부 도전성 랜드(53a)는 칩의 상부단자와 일단이 연결된 와이어(55)에 연결된다. 이와 같이, 다이오드(55)가 실장된 세라믹기판(52)은 그 상면에 외부의 영향으로부터 다이오드(55)를 보호하기 위해 에폭시수지와 같은 절연성 수지를 이용하여 몰딩부(59)를 형성함으로써 도2에 도시된 패키지(50)가 제조된다.
하지만, 도2b의 패키지도 도2a의 패키지와 마찬가지로, 대향하는 면에 형성된 단자 중 하나를 와이어로 연결하는 구조를 갖는다. 이러한 와이어본딩방식은 칩 상부공간의 상당한 부분을 점유하기 때문에 보다 소형화하는데 여전히 한계가 있다. 또한, 패키지에 사용되는 세라믹 기판이나 Au로 이루어진 와이어는 고가 재료이므로 제조비용이 크다는 문제가 있다.
이와 같이, 도2a 및 2b에 도시된 종래의 패키지는 와이어본딩 구조 등에 따른 소형화하는데 큰 한계가 있으며, 다이본딩(die bonding), 와이어본딩 및 몰딩공정에 의해 제조비용이 증가하는 문제가 있다.
따라서, 당 기술분야에서는, 소형화가 가능한 새로운 패키지구조가 요구되어왔다.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 그 목적은 반도체 소자 상면에 제1 전극구조물 및 제2 전극구조물을 형성하고, 상기 제1 전극구조물은 제1 도전형 에피택셜층에 형성되며 도전물질이 충진된 그루브(groove)를 포함하며, 상기 제2 전극극조는 제2 도전형 불순물영역에 형성된 도전층을 포함하도록 형성함으로써 초소형화가 가능한 반도체소자 패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 상기 반도체소자 패키지를 제조하는 방법을 제공하는데 있다.
도1은 통상 반도체 다이오드의 구조를 나타내는 단면도이다.
도2a는 종래의 리드프레임을 이용한 반도체소자 패키지를 나타내는 단면도이다.
도2b는 종래의 CSP형 반도체소자 패키지를 나타내는 단면도이다.
도3a 및 3b는 각각 본 발명의 일실시형태에 따른 반도체소자 패키지의 단면도 및 평면도이다.
도3c는 본 발명에 채용되는 그루브를 나타내는 단면도이다.
도4a 내지 4f는 본 발명의 반도체소자 패키지 제조방법에 따른 각 단계별 공정단면도이다.
<도면의 주요부분에 대한 부호설명>
101: 반도체 기판 102: 제1 도전형 에피택셜층
103: 제2 도전형 불순물 영역 104: 절연층
124a: 그루브 124b: 제1 전극면
125a: 도전층 125b: 제2 전극면
126,127: 금속패드 236,237: 솔더 범프
본 발명은, 반도체 기판과, 그 기판 상에 형성된 제1 도전형 에피택셜층과, 상기 에피택셜층의 일영역에 형성된 제2 도전형 불순물 영역과, 상기 제1 도전형 에피택셜층 상면에 형성된 절연층으로 이루어진 반도체 소자; 상기 제2 도전형 불순물영역과 소정의 간격을 두고 상기 제1 도전형 에피택셜층 상에 형성되며 그 내부에 도전체가 충진된 그루브와, 상기 그루브의 도전체와 연결되며 상기 절연층에 형성된 제1 전극으로 이루어진 제1 전극 구조물; 상기 제2 도전형 불순물영역 상에 형성된 도전층과, 그 도전층에 연결되며 상기 절연층에 상기 제1 전극과 이격되어 형성된 제2 전극으로 이루어진 제2 전극 구조물; 상기 제1 및 제2 전극구조물의 전극 상에 각각 형성되어 표면실장을 위한 연결수단; 및, 상기 반도체 소자의 상면 중 상기 연결수단을 제외한 영역에 형성된 보호층을 포함한 반도체 소자 패키지를제공한다.
본 발명의 바람직한 실시형태에서는, 상기 반도체 소자의 제1 도전형 에피택셜층이 고저항영역이고, 반도체기판이 제1 도전형인 저저항 영역일 때에 상기 그루브는 적어도 상기 제1 도전형 에피택셜층을 관통하여 제1 도전형인 반도체기판에 이르는 깊이를 갖도록 형성하는 것이 바람직하다.
또한, 본 발명은 상기 반도체소자 패키지의 제조방법을 제공한다. 상기 제조방법은, 반도체 기판과, 그 기판 상에 형성된 제1 도전형 에피택셜층과, 상기 에피택셜층의 일영역에 형성된 제2 도전형 불순물 영역과 제1 도전형 에피택셜층 상에 형성된 절연층으로 이루어진 반도체 소자를 마련하는 단계; 상기 제2 도전형 불순물영역과 소정의 간격으로 이격된 상기 제1 도전형 에피택셜층에 그루브를 형성하는 단계; 상기 그루브의 내에 도전체를 형성하는 단계; 상기 그루브 내의 도전체와 연결되며 상기 제1 절연층 상에 제1 전극을 형성하는 단계; 상기 제2 도전형 불순물영역 상에 도전층을 형성하는 단계; 상기 도전층과 연결되며 상기 제1 전극과 이격되어 제1 절연층 상에 제2 전극을 형성하는 단계; 상기 제1 및 제2 전극 상에 각각 상기 반도체 소자를 실장하기 위한 연결수단을 형성하는 단계; 및 상기 반도체 상면에 상기 연결수단을 제외한 영역에 보호층을 형성하는 단계으로 이루어진다.
이하, 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도3a 및 3b는 각각 본 발명의 일 실시형태에 따른 반도체소자 패키지의 평면도 및 단면도이다.
도3a를 참조하면, 반도체소자 패키지(100)는 반도체 기판(101), 제1 도전형 에피택셜층(102), 제2 도전형 불순물 영역(103) 및, 절연층(104)을 포함하는 반도체소자(110)를 포함한다. 상기 반도체소자(110)는 제1 도전형 에피택셜층(102)과 제2 도전형 불순물영역(103)의 PN접합을 이용한 다이오드의 일형태이다. 종래의 반도체소자는 일반적으로 기판 하면에 제1 전극이 형성되고 제2 도전형영역에 제2 전극이 형성된 구조인 반면에, 본 발명에서 채용되는 반도체소자(110)는 그 상면에 제1 전극구조물(124) 및 제2 전극구조물(125)이 형성되는데 그 기본적인 특징이 있다.
상기 제1 전극구조물(124)은 그 내부에 도전체가 충진된 그루브(124a)와, 상기 그루브(124a)내의 도전체와 연결된 제1 전극면(124b)으로 이루어지며, 상기 제2 전극구조물(125)은 상기 제2 도전형 불순물영역(103) 상에 형성된 도전층(125a)과, 상기 도전층(125a)에 연결된 제2 전극면(125b)으로 이루어진다. 또한, 상기 제1 및 제2 전극면(124b,125b)은 각각 반도체기판(110) 상면에 형성된 절연층(104) 상에 서로 분리되어 형성된다. 다만, 그루브(124a)와 연결되는 제1 전극면(124b)이 형성되는 부분에는 반드시 절연층(104)이 형성될 필요는 없다. 두 전극면(124b,125b)은 충분한 여유공간을 확보하면서 상호 단락을 방지하기 위해서, 도3b에 도시된 바와 같이 제2 도전형 불순물영역(103)을 기준으로 양측 상면에 배치되는 것이 바람직하다.
또한, 상기 제1 전극구조물(124)의 그루브(124a)는 도전층(125a)이 형성된 제2 도전형 불순물영역(103)과 소정의 간격을 두고 상기 제1 도전형 에피택셜층(102)에 형성되며, 그 내부는 도전물질로 충진되고 제1 전극면(124b)과 함께 제1 전극구조물(124)을 형성된다. 이와 같이 형성된 제1 및 제2 전극구조물(124,125)의 각 전극면(124b,125b)에는 소정의 인쇄회로기판에 전기적 연결되고 기계적으로 고정할 수 있도록 금속패드(126,127)를 형성한다. 상기 금속패드는 패키지를 인쇄회로기판의 표면에 실장하기 위한 연결수단으로서 거의 구형인 솔더 범프를 사용할 수도 있다.
한편, 본 발명의 반도체소자 패키지와 같이, 전체적인 패키지 크기가 초소형화되고 두 전극 모두를 반도체 소자 상면에 형성된다. 그로 인해, 각 전극이 매우 좁은 공간상에 제한된 배열을 가지며, 결과적으로, 전기적흐름이 협소해지거나 고저항영역에 집중될 수 있다는 문제가 야기될 수 있다. 즉, 작은 전극형성면적 및 그 제한적인 배열로 인해 전류분포(또는 전계분포)의 집중현상이 발생될 수 있어, 소자의 신뢰성을 저하시킬 수도 있다. 본 발명에서는 이러한 문제를 해결하기 위해 제2 전극의 도전층과 전기적 경로를 형성하는 그루브(124a)의 형상을 적절하게 변경시키는 방안도 함께 제공한다.
이를 위해서, 우선 그루브(124a)는, 도3b에 도시된 바와 같이, 제2 전극구조물(125)의 도전층(125a)을 일정한 간격을 두고 둘러싸면서, 상기 제2 전극구조물(125)과는 분리되도록 일부가 개방된 거의 링형상으로 형성하는 것이 바람직하다. 이러한 링형상의 구조는, 반도체 소자 상면에 형성된 소형화된 전극으로도 충분한 전류흐름을 보장할 수 있으며, 전류밀도의 집중으로 인한 신뢰성 저하 및 열화 현상을 저감시킬 수 있다.
나아가, 도3c에 도시된 바와 같이 상기 그루브(124a)는 고저항영역을 관통하여 저저항영역에 이르는 깊이로 형성하여, 고저항영역에서 발생된 전계분포의 집중현상을 방지할 수 있다. 만약, 상기 그루브(124a)가 상대적으로 불순물 농도가 낮은 제1 도전형 에피택셜층(102)보다 낮은 깊이로 형성될 경우에, 그 고저항영역에 전계가 집중되는 문제가 발생될 수 있으나, 도3c와 같이 상기 그루브(124a)를 고농도영역인 제1 도전형 반도체기판(101)내부에 이르는 깊이로 형성할 경우에는 화살표로 표시된 바와 같이 전계분포를 저저항영역 내로 분산시킬 수 있다. 결과적으로, 고저항영역에서 발생되는 전계집중현상을 효과적으로 저감시킬 수 있다.
이와 같이, 본 발명의 반도체 소자 패키지는 리드프레임이나 와이어없이 반도체 소자와 일체화된 전극구조를 채용하여 초소형화된 칩 스케일 패키지를 제공하면서도, 전계집중으로 인한 문제를 구조적으로 해결하는 방안을 함께 제공할 수 있다.
한편, 본 발명은 상기 반도체소자 패키지를 제조하는 방법을 제공한다. 도4a내지 4f는 본 발명의 반도체 소자 패키지 제조방법에 따른 각 단계별 공정평면도 및 단면도이다.
도4a와 같이, PN접합을 이용한 반도체소자를 마련한다. 도시된 반도체소자는, 통상의 다이오드로서, 반도체 기판(201)과, 그 기판(201) 상에 형성된 제1 도전형 에피택셜층(202)과, 상기 에피택셜층(202)의 일영역에 형성된 제2 도전형 불순물 영역(203)과, 제1 도전형 에피택셜층(203) 상에 형성된 절연층(204)으로 이루어진다.
이어, 도4b와 같이, 상기 제2 도전형 불순물영역(203)과 소정의 간격으로 이격된 상기 제1 도전형 에피택셜층(204)에 그루브(214a)를 형성한다. 상기 그루브(214a)는 일부가 개방된 상태로 상기 제2 도전형 불순물영역(203)을 소정의 간격으로 두고 둘러싸는 링형구조를 채택하는 것이 바람직하다.
이러한 그루브(214a) 형성공정은 상기 반도체 소자 상면에 앞서 설명한 링상의 구조로 패터닝된 포토레지스트막을 형성하고 나서, 상기 포토레지스트막이 형성되지 않은 노출된 부분에 에칭공정 또는 샌드블라스팅(sand-blasting) 공정과 같은 방법으로 그루브를 형성할 수 있다. 이때에 그루브의 형성깊이는 에칭율등을 조절함으로써 적어도 제1 도전형의 에피택셜층(202)을 관통하여 고농도인 제1 도전형 인 반도체 기판(201)에 이르도록 형성하는 것이 바람직하다.
그 다음으로, 도4c와 같이, 제1 전극구조물(214a,214b)과 제2 전극구조물(215a,215b)을 형성하기 위한 도전물질을 증착하는 공정이 수행된다. 상기 그루브(214a)가 형성된 부분 및, 제1 전극면, 제2 전극면과 도전층이 형성될 영역이 패터닝된 포토레지스트막을 이용하여 도전물질을 증착한다. 이때에 제1 전극면(214b)과 제2 전극면(215b)은 제2 도전형 불순물영역(215a)을 기준으로 양측에 형성하는 것이 바람직하며, 제1 전극면(214b)은 도전성 그루브(214a')내의 도전체와 연결되고, 상기 제2 전극면(215b)은 상기 도전층(214a)에 연결된다. 본 단계에서는, 그루브(214a)를 충진하기 위한 증착공정을 다른 전극구조물들과 함께 증착하는 공정을 예시하였다. 그러나, 그루브가 보다 깊게 형성된 경우에는, 다른 전극면 증착공정으로 그루브 내부를 완전히 충진시킬 수 없으므로, 이런 경우에는 별개의 증착공정으로 도전물질을 충분히 충진시킨 후에 다른 전극구조물의 증착공정을 수행하는 것이 바람직하다.
이어, 도4d와 같이, 상기 반도체소자 상면에 보호층(224)을 형성하고, 상기 제1 및 제2 전극면(214b,215b) 상에 있는 보호층(224) 일부를 제거함으로써 솔더범프가 형성될 영역을 한정한다. 이러한 보호층(224)은 패키지 상면을 보호하고 누설전류가 발생하지 않는 기능을 하며, 페시베이션막을 형성하거나 그 위에 폴리아미드막을 추가로 도포하는 방식을 수행될 수 있다. 또한, 보호층(224)을 형성하기 전에 버퍼 금속층(217)을 형성하여 솔더범프의 원할한 형성을 도모할 수도 있다.
이어, 도4e와 같이, 상기 반도체 소자 패키지를 실장하기 위한 솔더범프(226,227)를 형성한다. 본 공정에서는, 우선 두꺼운 포토레지스트막(234)을 형성한 후, 솔더를 도금하고, 상기 포토레지스트막(234)을 리프트 오프(lift-off)단계를 수행한다. 이와 같이, 양 전극을 연결하는 솔더범프(226,227)가 모두상면에 형성되므로, 단 1회의 리프트오프공정을 적용함으로써 용이하게 양극의 솔더범프(226,227)를 제조할 수 있다. 이렇게 제조된 솔더범프(226,227)는 소정의 온도를 가열하여 후속되는 실장공정에 용이하게 구형에 가까운 형상으로 만든다.
최종 솔더범프 제조공정을 통해 완성된 반도체소자 패키지가 도4f에 도시되어 있다. 도4f에 도시된 반도체소자 패키지는 금속패드를 사용한 도3a의 반도체소자 패키지와 달리, 인쇄회로기판에 실장하기 위한 연결수단으로서 솔더범프를 사용한 형태이다.
이상에서 설명한 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 명백할 것이다.
상술한 바와 같이, 본 발명에 따르면, 반도체 소자 상면에 제1 전극구조물 및 제2 전극구조물 모두를 형성하고, 도전물질이 충진된 그루브를 이용하여 제1 전극구조물을 형성함으로써 초소형화된 구조를 갖는 새로운 패키지를 제공할 수 있다.
또한, 제1전극구조물의 그루브를 제2 전극구조물의 도전층 주위를 둘러싸고, 적어도 고저항영역을 통과하여 저저항영역에 이르는 깊이로 형성함으로써 패키지의 초소형화에 의해 야기되는 전류밀도의 집중문제를 효과적으로 방지할 수 있다.

Claims (26)

  1. 제1 도전형 반도체 기판과, 그 기판 상에 형성된 제1 도전형 에피택셜층과, 상기 에피택셜층의 일영역에 형성된 제2 도전형 불순물 영역과, 상기 제1 도전형 에피택셜층 상면에 형성된 절연층으로 이루어진 반도체 소자;
    상기 제2 도전형 불순물영역과 소정의 간격을 두고 상기 제1 도전형 에피택셜층 상에 형성되며 그 내부에 도전체가 충진된 그루브와, 상기 그루브의 도전체와 연결된 제1 전극으로 이루어진 제1 전극 구조물;
    상기 제2 도전형 불순물영역 상에 형성된 도전층과, 그 도전층에 연결되며 상기 절연층에 상기 제1 전극과 이격되어 형성된 제2 전극으로 이루어진 제2 전극 구조물;
    상기 제1 및 제2 전극구조물의 전극 상에 각각 형성되어 표면실장을 위한 연결수단; 및,
    상기 반도체 소자의 상면 중 상기 연결수단을 제외한 영역에 형성된 보호층을 포함한 반도체 소자 패키지.
  2. 제1항에 있어서,
    상기 그루브는 상기 제2 도전형 불순물영역과 소정의 간격을 두고 그 영역을 일부를 둘러싸도록 형성된 것을 특징으로 하는 반도체 소자 패키지.
  3. 제2항에 있어서,
    상기 그루브는 상기 도전층과 상기 제2 전극이 연결된 부분을 제외하고 상기 제2 도전형 불순물영역을 둘러싸도록 형성된 것을 특징으로 하는 반도체 소자 패키지.
  4. 제1항에 있어서,
    상기 그루브의 깊이는 적어도 상기 제1 도전형 에피택셜층을 관통하여 상기 반도체 기판 영역에 이르는 것을 특징으로 하는 반도체 소자 패키지.
  5. 제1항에 있어서,
    상기 제1 전극과 상기 제2 전극은 상기 제2 불순물영역을 기준으로 상기 반도체 소자의 상면 양측에 각각 배치된 것을 특징으로 하는 반도체 소자 패키지.
  6. 제1항에 있어서,
    상기 연결수단은 상기 제1 및 제2 전극 각각에 적어도 2개인 것을 특징으로 하는 반도체 소자 패키지.
  7. 제1항에 있어서,
    상기 연결수단은 솔더 범프인 것을 특징으로 하는 반도체 소자 패키지.
  8. 제1항에 있어서,
    상기 연결수단은 금속 패드인 것을 특징으로 하는 반도체소자 패키지.
  9. 제1항에 있어서,
    상기 연결수단이 형성될 상기 제1 및 제2 전극면의 각 영역 상에 형성된 금속버퍼층을 더 포함하는 것을 특징으로 하는 반도체소자 패키지.
  10. 제1항에 있어서,
    상기 보호층은 SiN막인 것을 특징으로 하는 반도체소자 패키지.
  11. 제10항에 있어서,
    상기 보호층은 상기 SiN막 상에 형성된 폴리아미드막을 더 포함하는 것을 특징으로 하는 반도체소자 패키지.
  12. 제1 도전형 반도체 기판과, 그 기판 상에 형성된 제1 도전형 에피택셜층과, 상기 에피택셜층의 일영역에 형성된 제2 도전형 불순물 영역과 제1 도전형 에피택셜층 상에 형성된 절연층으로 이루어진 반도체 소자를 마련하는 단계;
    상기 제2 도전형 불순물영역과 소정의 간격으로 이격된 상기 제1 도전형 에피택셜층에 그루브를 형성하는 단계;
    상기 그루브의 내에 도전물질을 충진시키는 단계;
    상기 그루브 내의 도전체와 연결되는 제1 전극을 형성하는 단계;
    상기 제2 도전형 불순물영역 상에 도전층을 형성하는 단계;
    상기 도전층과 연결되며 상기 제1 전극과 이격되어 상기 절연층 상에 제2 전극을 형성하는 단계;
    상기 반도체 상면에 보호층을 형성하는 단계; 및
    상기 보호층 중 제1 및 제2 전극면 상의 보호층 일부를 제거한 후에 그 보호층이 제거된 제1 및 제2 전극면 상에 상기 반도체 소자를 실장하기 위한 연결수단을 형성하는 단계를 포함하는 반도체 소자 패키지 제조방법.
  13. 제12항에 있어서,
    상기 그루브를 형성하는 단계는,
    상기 반도체 소자 상면 전체에 포토레지스트막를 도포하는 단계와,
    상기 그루브가 형성될 부분이 노출되도록 상기 포토레지스트막을 패터닝하는 단계와,
    상기 노출된 부분에 상기 그루브를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 패키지 제조방법.
  14. 제13항에 있어서,
    상기 포토레지스트막의 노출된 부분에 그루브를 형성하는 단계는, 에칭공정 또는 샌드블라스팅(sand blasting) 공정에 의해 수행되는 것을 특징으로 하는 반도체소자 패키지 제조방법.
  15. 제12항에 있어서,
    상기 그루브는 상기 제2 도전형 불순물영역과 소정의 간격을 두고 그 영역을 일부를 둘러싸도록 형성된 것을 특징으로 하는 반도체 소자 패키지 제조방법.
  16. 제12항에 있어서,
    상기 그루브는 상기 도전층과 상기 제2 전극이 연결된 부분을 제외하고 상기 제2 도전형 불순물영역을 둘러싸도록 형성된 것을 특징으로 하는 반도체 소자 패키지 제조방법.
  17. 제12항에 있어서,
    상기 그루브를 형성하는 단계는,
    적어도 상기 제1 도전형 에피택셜층을 관통하여 상기 반도체 기판 영역에 이르는 깊이를 갖도록 상기 그루브를 형성하는 단계인 것을 특징으로 하는 반도체 소자 패키지 제조방법.
  18. 제12항에 있어서,
    상기 제1 및 제2 전극면과 상기 도전층을 형성하는 각 단계는 동시에 수행됨을 특징으로 하는 반도체 소자 패키지 제조방법.
  19. 제12항에 있어서,
    상기 제1 전극과 상기 제2 전극은 상기 제2 불순물영역을 기준으로 상기 반도체 소자의 상면 양측에 각각 배치된 것을 특징으로 하는 반도체소자 패키지 제조방법.
  20. 제12항에 있어서,
    상기 반도체 소자 상면에 보호층을 형성하기 전에 상기 연결수단이 형성될 제1 및 제2 전극면영역에 금속버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 패키지 제조방법.
  21. 제12항에 있어서,
    상기 연결수단을 형성하는 단계는,
    소정의 두께를 갖는 포토레지스트막을 형성하는 단계와,
    상기 제1 및 제2 전극 상에서 상기 연결수단이 형성될 영역의 포토레지스트막이 노출되도록 상기 포토레지스트막을 패터닝하는 단계와.
    상기 연결수단이 형성될 영역에 도전물질을 충진하는 단계와,
    상기 포토레지스트막을 제거하여 상기 연결수단을 형성하는 단계를 포함하는 것을 특징으로 반도체소자 패키지 제조방법.
  22. 제12항에 있어서,
    상기 연결수단은 상기 제1 및 제2 전극 각각에 적어도 2개인 것을 특징으로 하는 반도체소자 패키지 제조방법.
  23. 제12항에 있어서,
    상기 연결수단은 솔더 범프인 것을 특징으로 하는 반도체소자 패키지 제조방법.
  24. 제12항에 있어서,
    상기 연결수단은 금속 패드인 것을 특징으로 하는 반도체소자 패키지 제조방법.
  25. 제12항에 있어서,
    상기 보호층은 SiN막인 것을 특징으로 하는 반도체소자 패키지 제조방법.
  26. 제12항에 있어서,
    상기 보호층은 상기 SiN막 상에 형성된 폴리아미드막을 더 포함하는 것을 특징으로 하는 반도체소자 패키지 제조방법.
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