JP2000150918A - ダイオード装置 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- UCHOFYCGAZVYGZ-UHFFFAOYSA-N gold lead Chemical compound [Au].[Pb] UCHOFYCGAZVYGZ-UHFFFAOYSA-N 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000053 physical method Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
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Abstract
(57)【要約】
【課題】 本発明の課題は、同じ表面に両端をなす領域
の二つの電極を形成することによりフエースダウンボン
ディングの手法を用いて回路基板に接続できるダイオー
ド装置を提供することにある。 【解決手段】 半導体基体内にあり表面において電極を
接続できない領域2のために、該領域に至る溝4を基体
の表面から垂直に形成し、溝内に該領域2の電極8を形
成する。そして、この溝4内の電極8を表面に露呈させ
ることにより、両端の領域の電極が表面で接続可能にな
る。
の二つの電極を形成することによりフエースダウンボン
ディングの手法を用いて回路基板に接続できるダイオー
ド装置を提供することにある。 【解決手段】 半導体基体内にあり表面において電極を
接続できない領域2のために、該領域に至る溝4を基体
の表面から垂直に形成し、溝内に該領域2の電極8を形
成する。そして、この溝4内の電極8を表面に露呈させ
ることにより、両端の領域の電極が表面で接続可能にな
る。
Description
【0001】
【発明の属する技術分野】本発明は、同じ表面に両端の
二つの電極を形成してあり、その電極を回路基板の導体
パターンにリード線を用いることなく直接接続が可能な
ダイオード装置に関する。
二つの電極を形成してあり、その電極を回路基板の導体
パターンにリード線を用いることなく直接接続が可能な
ダイオード装置に関する。
【0002】
【従来の技術】各種の電子回路を形成する場合に、プリ
ント基板等の回路基板に集積回路をリード線を用いるこ
となく直接接続する手法、いわゆるフエースダウンボン
ディングの手法がある。この手法は、集積回路の同じ表
面に電極を形成してその表面を下側にして回路基板に直
接電極を接続するものであり、集積回路のパッケージン
グの必要がないので集積回路の小型化と低価格化の見地
から近時多用される。しかしこのような手法は、トラン
ジスタを主に形成してあって同じ表面に電極を引き出せ
る集積回路には使用できるが、電極が二つだけのダイオ
ード装置、例えば可変容量ダイオード装置には使用でき
なかった。
ント基板等の回路基板に集積回路をリード線を用いるこ
となく直接接続する手法、いわゆるフエースダウンボン
ディングの手法がある。この手法は、集積回路の同じ表
面に電極を形成してその表面を下側にして回路基板に直
接電極を接続するものであり、集積回路のパッケージン
グの必要がないので集積回路の小型化と低価格化の見地
から近時多用される。しかしこのような手法は、トラン
ジスタを主に形成してあって同じ表面に電極を引き出せ
る集積回路には使用できるが、電極が二つだけのダイオ
ード装置、例えば可変容量ダイオード装置には使用でき
なかった。
【0003】図4は従来の可変容量ダイオード装置を示
す断面の説明図であるが、シリコンからなる半導体基板
3上のエピタキシャル層5内には導電形の異なる第1の
領域1と第2の領域2が形成され、この領域により超階
段接合のようなPN接合が形成されている。領域1は、
基板3とエピタキシャル層5からなる半導体基体の表面
に露呈しているのでその表面に電極7を形成できるが、
領域2は領域1の下側に配置されているので領域2の電
極18は基板3の裏面に形成される。裏面の電極18は
端子16に固着されており、固着部分ではリボン状の金
を基板3と端子16との間に挟んで加熱することによ
り、端子16、金、基板3の共晶が形成されている。表
面の電極7は、金のリード線15により端子17に接続
される。そして、端子16、17だけを外部に露呈させ
て樹脂封止等のパッケージングが行われ、端子16、1
7が回路基板に接続される。
す断面の説明図であるが、シリコンからなる半導体基板
3上のエピタキシャル層5内には導電形の異なる第1の
領域1と第2の領域2が形成され、この領域により超階
段接合のようなPN接合が形成されている。領域1は、
基板3とエピタキシャル層5からなる半導体基体の表面
に露呈しているのでその表面に電極7を形成できるが、
領域2は領域1の下側に配置されているので領域2の電
極18は基板3の裏面に形成される。裏面の電極18は
端子16に固着されており、固着部分ではリボン状の金
を基板3と端子16との間に挟んで加熱することによ
り、端子16、金、基板3の共晶が形成されている。表
面の電極7は、金のリード線15により端子17に接続
される。そして、端子16、17だけを外部に露呈させ
て樹脂封止等のパッケージングが行われ、端子16、1
7が回路基板に接続される。
【0004】このように、従来のダイオード装置は両端
をなす領域の二つの電極を同じ表面に形成することがで
きなかったのでフエースダウンボンディングによる回路
基板への接続ができなかった。本発明の出願人は、従来
のダイオード装置の欠点を改善する発明をすでに特願平
9−79112号として出願した。この発明は、半導体
基体の内部の領域を導体の役割をする別の領域により表
面に導出し、その別の領域に電極を接続するものであ
る。しかし、その別の領域はエピタキシャル層をほぼ貫
通して形成されており、拡散によりこの別の領域を形成
する場合には長時間を要するので、経済性の点で満足が
得られなかった。
をなす領域の二つの電極を同じ表面に形成することがで
きなかったのでフエースダウンボンディングによる回路
基板への接続ができなかった。本発明の出願人は、従来
のダイオード装置の欠点を改善する発明をすでに特願平
9−79112号として出願した。この発明は、半導体
基体の内部の領域を導体の役割をする別の領域により表
面に導出し、その別の領域に電極を接続するものであ
る。しかし、その別の領域はエピタキシャル層をほぼ貫
通して形成されており、拡散によりこの別の領域を形成
する場合には長時間を要するので、経済性の点で満足が
得られなかった。
【0005】
【発明が解決しようとする課題】本発明の課題は、同じ
表面に両端をなす領域の二つの電極を形成することによ
りフエースダウンボンディングの手法を用いて回路基板
に接続できるダイオード装置を安価に提供することにあ
る。
表面に両端をなす領域の二つの電極を形成することによ
りフエースダウンボンディングの手法を用いて回路基板
に接続できるダイオード装置を安価に提供することにあ
る。
【0006】
【課題を解決するための手段】本発明は、半導体基体の
表面に露呈した一端をなす領域と該領域に設けた第1の
電極を備え、該半導体基体内又は前記表面に対向する面
に他端をなす領域を有するダイオード装置において、該
一端をなす領域がある表面から半導体基体内に延在して
他端をなす領域に至る溝を形成し、該溝内に他端をなす
領域の第2の電極を形成したことを特徴とする。
表面に露呈した一端をなす領域と該領域に設けた第1の
電極を備え、該半導体基体内又は前記表面に対向する面
に他端をなす領域を有するダイオード装置において、該
一端をなす領域がある表面から半導体基体内に延在して
他端をなす領域に至る溝を形成し、該溝内に他端をなす
領域の第2の電極を形成したことを特徴とする。
【0007】
【発明の実施の形態】半導体基体内にあり表面において
電極を接続できない領域のために、該領域に至る溝を基
体の表面から垂直に形成し、溝内に該領域の電極を形成
する。そして、この溝内の電極を表面に露呈させること
により、両端の領域の電極が同一表面で接続可能にな
り、フエースダウンボンディングの手法を用いることが
できる。
電極を接続できない領域のために、該領域に至る溝を基
体の表面から垂直に形成し、溝内に該領域の電極を形成
する。そして、この溝内の電極を表面に露呈させること
により、両端の領域の電極が同一表面で接続可能にな
り、フエースダウンボンディングの手法を用いることが
できる。
【0008】
【実施例】以下、本発明のダイオード装置の実施例を可
変容量ダイオード装置を例にとり図1と図2を参照しな
がら説明する。図1は断面図、図2は平面図であり、図
4と同一部分は同じ符号を付してある。図1において、
3は導電形がN形で低比抵抗のシリコンの半導体基板で
あり、その基板3上に同じ導電形で高比抵抗のエピタキ
シャル層5が形成されている。エピタキシャル層5に
は、その表面に露呈する導電形がP形で低比抵抗の第1
の領域1とその下側に配置された導電形がN形で低比抵
抗の第2の領域2を形成してある。領域1と領域2はP
N接合を形成しており、可変容量ダイオード装置の両端
をなす領域である。
変容量ダイオード装置を例にとり図1と図2を参照しな
がら説明する。図1は断面図、図2は平面図であり、図
4と同一部分は同じ符号を付してある。図1において、
3は導電形がN形で低比抵抗のシリコンの半導体基板で
あり、その基板3上に同じ導電形で高比抵抗のエピタキ
シャル層5が形成されている。エピタキシャル層5に
は、その表面に露呈する導電形がP形で低比抵抗の第1
の領域1とその下側に配置された導電形がN形で低比抵
抗の第2の領域2を形成してある。領域1と領域2はP
N接合を形成しており、可変容量ダイオード装置の両端
をなす領域である。
【0009】また、エピタキシャル層5には、その表面
から基板3まで垂直に延在する溝4を領域1と領域2の
近傍に形成してある。溝4の内部には、その底面から内
側面を被い、表面に露呈する第2の電極8を形成してあ
る。この電極8は、基板3、エピタキシャル層5を経て
領域2に接続しており、該領域2の電極となる。領域1
には第1の電極7が接続している。なお、電極7と電極
8の表面には必要に応じてパンプを形成してもよい。こ
のような可変容量ダイオード装置は、アノード電極であ
る電極7が直接に領域1に接続し、カソード電極である
電極8は第3の領域の役割をする基板3、わずかの厚み
のエピタキシャル層5を経て領域2に接続する。
から基板3まで垂直に延在する溝4を領域1と領域2の
近傍に形成してある。溝4の内部には、その底面から内
側面を被い、表面に露呈する第2の電極8を形成してあ
る。この電極8は、基板3、エピタキシャル層5を経て
領域2に接続しており、該領域2の電極となる。領域1
には第1の電極7が接続している。なお、電極7と電極
8の表面には必要に応じてパンプを形成してもよい。こ
のような可変容量ダイオード装置は、アノード電極であ
る電極7が直接に領域1に接続し、カソード電極である
電極8は第3の領域の役割をする基板3、わずかの厚み
のエピタキシャル層5を経て領域2に接続する。
【0010】電極7、電極8はいずれも半導体基体のエ
ピタキシャル層5の同じ表面にあり、フエースダウンボ
ンディングが可能である。溝4は、フッ化水素に硝酸を
添加した通常のシリコンエッチング液を用いて形成する
ことができ、10μm程度の比較的に厚いエピタキシャ
ル層5でも10分以内で形成することができる。ちなみ
に、同じ厚みのエピタキシャル層5に低比抵抗の拡散層
を形成する場合には、10時間以上が必要になることも
ある。溝4を形成する工程は製造途中に自在に設定でき
るが、エピタキシャル層5を形成した後の領域1、領域
2を形成する前に設定するとよい。
ピタキシャル層5の同じ表面にあり、フエースダウンボ
ンディングが可能である。溝4は、フッ化水素に硝酸を
添加した通常のシリコンエッチング液を用いて形成する
ことができ、10μm程度の比較的に厚いエピタキシャ
ル層5でも10分以内で形成することができる。ちなみ
に、同じ厚みのエピタキシャル層5に低比抵抗の拡散層
を形成する場合には、10時間以上が必要になることも
ある。溝4を形成する工程は製造途中に自在に設定でき
るが、エピタキシャル層5を形成した後の領域1、領域
2を形成する前に設定するとよい。
【0011】図3は本発明のダイオード装置の他の実施
例を示す断面図であり、PINダイオード装置を示して
いる。半導体基板3の上には、非常に高比抵抗のほぼ真
性半導体(Iで表示)のエピタキシャル層10を形成し
てあり、エピタキシャル層10内にその表面に露呈した
第1の領域1を形成してある。したがって、導電形がN
形の基板3と領域1間に第4の領域である真性半導体の
エピタキシャル層10が挟まれており、基板3とエピタ
キシャル層10間、領域1とエピタキシャル層10間に
夫々接合があり、領域1と基板3を両端をなす領域とす
るPINダイオード装置が構成されている。エピタキシ
ャル層10内にはその表面から垂直に半導体基板3まで
延在する溝4を形成してあり、溝4内には表面に露呈す
る第2の電極8を形成してある。電極8は、第3の領域
の役割をする基板3に直接接続している。このPINダ
イオード装置でも、半導体基体の同じ表面に両極の電極
が形成してある。
例を示す断面図であり、PINダイオード装置を示して
いる。半導体基板3の上には、非常に高比抵抗のほぼ真
性半導体(Iで表示)のエピタキシャル層10を形成し
てあり、エピタキシャル層10内にその表面に露呈した
第1の領域1を形成してある。したがって、導電形がN
形の基板3と領域1間に第4の領域である真性半導体の
エピタキシャル層10が挟まれており、基板3とエピタ
キシャル層10間、領域1とエピタキシャル層10間に
夫々接合があり、領域1と基板3を両端をなす領域とす
るPINダイオード装置が構成されている。エピタキシ
ャル層10内にはその表面から垂直に半導体基板3まで
延在する溝4を形成してあり、溝4内には表面に露呈す
る第2の電極8を形成してある。電極8は、第3の領域
の役割をする基板3に直接接続している。このPINダ
イオード装置でも、半導体基体の同じ表面に両極の電極
が形成してある。
【0012】この実施例では、第3の領域の役割をする
基板3がNI接合を形成しており、ダイオードを構成す
る片端の領域となる。最初の実施例では、基板3はPN
接合を形成するダイオードの片端の領域ではなく、ダイ
オードを構成する片端の領域である領域2を電極8に接
続する役割のみを有する。第3の領域は、このように接
合を形成してダイオードを構成する場合と、ダイオード
を構成しないで単に導体の役割をする場合がある。ま
た、基板3はこのような第3の領域の役割を行うが、基
板とは別に埋め込み層を形成してその埋め込み層を第3
の領域として用いることもできる。実施例においては、
溝4はダイオードの接合を形成して表面に露呈する領域
1の近傍に一個所形成されているが、例えば周囲に円状
に形成したり、複数個所に形成することもできる。溝
は、化学的手法の外、ガスエッチングやレーザービーム
のような物理的手法で形成してもよい。さらに、実施例
では可変容量ダイオード装置とPINダイオード装置に
ついて説明したが、種々のダイオード装置に広く応用で
きることは明らかである。
基板3がNI接合を形成しており、ダイオードを構成す
る片端の領域となる。最初の実施例では、基板3はPN
接合を形成するダイオードの片端の領域ではなく、ダイ
オードを構成する片端の領域である領域2を電極8に接
続する役割のみを有する。第3の領域は、このように接
合を形成してダイオードを構成する場合と、ダイオード
を構成しないで単に導体の役割をする場合がある。ま
た、基板3はこのような第3の領域の役割を行うが、基
板とは別に埋め込み層を形成してその埋め込み層を第3
の領域として用いることもできる。実施例においては、
溝4はダイオードの接合を形成して表面に露呈する領域
1の近傍に一個所形成されているが、例えば周囲に円状
に形成したり、複数個所に形成することもできる。溝
は、化学的手法の外、ガスエッチングやレーザービーム
のような物理的手法で形成してもよい。さらに、実施例
では可変容量ダイオード装置とPINダイオード装置に
ついて説明したが、種々のダイオード装置に広く応用で
きることは明らかである。
【0013】
【発明の効果】以上述べたように本発明のダイオード装
置は、半導体基体の表面からその内部に延在する溝を形
成し、該半導体基体の表面に露呈しない片端の領域の電
極をその溝内に形成するものである。したがって、ダイ
オード装置の一端をなす領域と他端をなす領域の二つの
電極を同じ表面に形成することができ、リード線を用い
ることなく回路基板に接続することが可能になる。溝は
エッチング液を用いることにより、比較的に厚いエピタ
キシャル層であっても短時間で形成できるので、製造工
程を煩雑にすることなく効率的にダイオード装置を製造
できる。また、拡散等の熱処理をともなうことなく溝を
形成できるので、長時間の熱処理により炉に付着した著
しい汚れを除去するための清掃作業も必要としない。さ
らにまた、熱処理中の不都合な拡散が進行することによ
るダイオード装置の特性の劣化も発生しない。このよう
にして、本発明のダイオード装置は、トランジスタを形
成する集積回路と同じように回路基板に接続することが
でき、小形化と経済性の見地から極めて実用的な発明で
ある。
置は、半導体基体の表面からその内部に延在する溝を形
成し、該半導体基体の表面に露呈しない片端の領域の電
極をその溝内に形成するものである。したがって、ダイ
オード装置の一端をなす領域と他端をなす領域の二つの
電極を同じ表面に形成することができ、リード線を用い
ることなく回路基板に接続することが可能になる。溝は
エッチング液を用いることにより、比較的に厚いエピタ
キシャル層であっても短時間で形成できるので、製造工
程を煩雑にすることなく効率的にダイオード装置を製造
できる。また、拡散等の熱処理をともなうことなく溝を
形成できるので、長時間の熱処理により炉に付着した著
しい汚れを除去するための清掃作業も必要としない。さ
らにまた、熱処理中の不都合な拡散が進行することによ
るダイオード装置の特性の劣化も発生しない。このよう
にして、本発明のダイオード装置は、トランジスタを形
成する集積回路と同じように回路基板に接続することが
でき、小形化と経済性の見地から極めて実用的な発明で
ある。
【図1】 本発明のダイオード装置の実施例を示す断面
図である。
図である。
【図2】 図1の平面図である。
【図3】 本発明のダイオード装置の他の実施例を示す
断面図である。
断面図である。
【図4】 従来のダイオード装置の説明図である。
【符号の説明】 1 第1の領域 2 第2の領域 3 半導体基板 4 溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田口 治彦 埼玉県鶴ケ島市大字五味ケ谷18番地 東光 株式会社埼玉事業所内 (72)発明者 笠原 健 埼玉県鶴ケ島市大字五味ケ谷18番地 東光 株式会社埼玉事業所内 Fターム(参考) 5F044 KK01 QQ00 QQ06
Claims (5)
- 【請求項1】 半導体基体の表面に露呈した一端をなす
領域と該領域に設けた電極を備え、該半導体基体内又は
前記表面に対向する面に他端をなす領域を有するダイオ
ード装置において、該一端をなす領域がある表面から半
導体基体内に延在して他端をなす領域に至る溝を形成
し、該溝内に他端をなす領域の電極を形成したことを特
徴とするダイオード装置。 - 【請求項2】 半導体基体内に形成され、その表面に露
呈する1導電形の第1の領域、第1の領域の下側に配置
され、第1の領域と接合を形成する反対導電形の第2の
領域、第2の領域の下側に配置された第2の領域と同じ
導電形の第3の領域、基体の表面から第3の領域まで垂
直に延在する溝、基体の表面に設けられた第1の領域に
接続する電極、溝内に形成された第2の領域の電極を有
していることを特徴とするダイオード装置。 - 【請求項3】 第1の領域、第2の領域および溝はエピ
タキシャル層内に形成され、第3の領域は半導体基板に
より形成されている請求項2のダイオード装置。 - 【請求項4】 半導体基体内に形成され、その表面に露
呈する1導電形の第1の領域、第1の領域の下側に配置
された反対導電形の第3の領域、第1の領域と第3の領
域間に配置され、両方の領域と夫々に接合を形成するほ
ぼ真性半導体の第4の領域、基体の表面から第3の領域
まで垂直に延在する溝、基体の表面に設けられた第1の
領域に接続する電極、溝内に形成された第3の領域の電
極を有していることを特徴とするダイオード装置。 - 【請求項5】 第4の領域はエピタキシャル層により形
成され、第1の領域と溝は該エピタキシャル層内に形成
され、第3の領域は半導体基板により形成されている請
求項4のダイオード装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10314365A JP2000150918A (ja) | 1998-11-05 | 1998-11-05 | ダイオード装置 |
US09/434,283 US6153921A (en) | 1998-11-05 | 1999-11-05 | Diode device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10314365A JP2000150918A (ja) | 1998-11-05 | 1998-11-05 | ダイオード装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000150918A true JP2000150918A (ja) | 2000-05-30 |
Family
ID=18052467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10314365A Pending JP2000150918A (ja) | 1998-11-05 | 1998-11-05 | ダイオード装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6153921A (ja) |
JP (1) | JP2000150918A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6605854B2 (en) | 2001-02-01 | 2003-08-12 | Hitachi, Ltd. | Schottky diode with bump electrodes |
KR100431189B1 (ko) * | 2002-06-07 | 2004-05-12 | 삼성전기주식회사 | 반도체 소자 패키지 및 그 제조방법 |
JP2008243863A (ja) * | 2007-03-24 | 2008-10-09 | Renesas Technology Corp | Pinダイオードとその製造方法 |
CN112652676A (zh) * | 2020-12-02 | 2021-04-13 | 广东省大湾区集成电路与系统应用研究院 | 一种探测器的集成结构及集成方法 |
CN112713215A (zh) * | 2020-12-03 | 2021-04-27 | 广东省大湾区集成电路与系统应用研究院 | 一种探测器的集成结构及集成方法 |
CN113013288A (zh) * | 2021-02-05 | 2021-06-22 | 广东省大湾区集成电路与系统应用研究院 | 一种探测器的集成结构及集成方法 |
Families Citing this family (4)
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---|---|---|---|---|
US7071537B2 (en) * | 2002-05-17 | 2006-07-04 | Ixys Corporation | Power device having electrodes on a top surface thereof |
US9087926B2 (en) * | 2009-12-23 | 2015-07-21 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Low capacitance semiconductor device |
CN102569426B (zh) * | 2010-12-21 | 2014-10-08 | 上海华虹宏力半导体制造有限公司 | Pn结电压控制变容器及其制备方法 |
US8709833B2 (en) * | 2011-12-22 | 2014-04-29 | International Business Machines Corporation | Measuring current and resistance using combined diodes/resistor structure to monitor integrated circuit manufacturing process variations |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3821779A (en) * | 1966-11-25 | 1974-06-28 | Hitachi Ltd | Semiconductor device with high conductivity and high resistivity collector portions to prevent surface inversion |
US4250520A (en) * | 1979-03-14 | 1981-02-10 | Rca Corporation | Flip chip mounted diode |
US4608589A (en) * | 1980-07-08 | 1986-08-26 | International Business Machines Corporation | Self-aligned metal structure for integrated circuits |
JPS6097659A (ja) * | 1983-11-01 | 1985-05-31 | Matsushita Electronics Corp | 半導体集積回路 |
US4999683A (en) * | 1988-12-30 | 1991-03-12 | Sanken Electric Co., Ltd. | Avalanche breakdown semiconductor device |
FR2664744B1 (fr) * | 1990-07-16 | 1993-08-06 | Sgs Thomson Microelectronics | Diode pin a faible surtension initiale. |
JP2808965B2 (ja) * | 1992-02-19 | 1998-10-08 | 日本電気株式会社 | 半導体装置 |
JPH10256574A (ja) * | 1997-03-14 | 1998-09-25 | Toko Inc | ダイオード装置 |
-
1998
- 1998-11-05 JP JP10314365A patent/JP2000150918A/ja active Pending
-
1999
- 1999-11-05 US US09/434,283 patent/US6153921A/en not_active Expired - Lifetime
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KR100431189B1 (ko) * | 2002-06-07 | 2004-05-12 | 삼성전기주식회사 | 반도체 소자 패키지 및 그 제조방법 |
JP2008243863A (ja) * | 2007-03-24 | 2008-10-09 | Renesas Technology Corp | Pinダイオードとその製造方法 |
CN112652676A (zh) * | 2020-12-02 | 2021-04-13 | 广东省大湾区集成电路与系统应用研究院 | 一种探测器的集成结构及集成方法 |
CN112713215A (zh) * | 2020-12-03 | 2021-04-27 | 广东省大湾区集成电路与系统应用研究院 | 一种探测器的集成结构及集成方法 |
CN113013288A (zh) * | 2021-02-05 | 2021-06-22 | 广东省大湾区集成电路与系统应用研究院 | 一种探测器的集成结构及集成方法 |
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---|---|
US6153921A (en) | 2000-11-28 |
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Legal Events
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040629 |