JP2008243863A

JP2008243863A - Ｐｉｎダイオードとその製造方法

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Publication number: JP2008243863A
Application number: JP2007077993A
Authority: JP
Inventors: Shigeru Shimizu; 茂清水; Hitoshi Mochizuki; 仁志望月
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-03-24
Filing date: 2007-03-24
Publication date: 2008-10-09

Abstract

【課題】小容量化に好適で特性安定化を実現したＰＩＮダイオードとその製造方法を提供する。
【解決手段】半導体基板主面に形成されたＩ型半導体層を有するＰＩＮ接合部とを含んで、上記Ｉ型半導体層に対応した部分が上記主面に対して垂直方向に向かう平面的な面を持つＰＩＮ接合部側壁を有する半導体装置の製造方法である。ＰＩＮ接合部側壁を形成する第１工程〜第４工程を含む。上記ＰＩＮ接合部を構成する半導体層を有するウェハに酸化シリコン膜を形成する。第２工程は、上記酸化シリコン膜上に上記ＰＩＮ接合部側壁を形成するホトレジスト膜からなるマスクを形成する。第３工程は、上記マスクを用いて上記酸化シリコン膜及びその下の半導体主面をエッチングする。第４工程は、上記ホトレジスト膜を除去して上記酸化シリコン膜をマスクとして上記Ｉ型半導体層を含めた上記半導体主面をエッチングする。
【選択図】図１

Description

この発明は、Ｐ型半導体層、イントリンシック型半導体層及びＮ型半導体層で構成されるＰＩＮダイオードとその製造方法に関し、主にメサ（ＭＥＳＡ）型構造を有するＰＩＮダイオードとその製造技術に適用して有効な技術に関するものである。

トレンチ構造及びそれを利用したメサ構造のＰＩＮダイオードの構造と製造方法に関して、特開２００５−３４０４８４号公報がある。同公報の技術は、ＰＩＮダイオードの平面形状を四角形として、円形とされたものに比べてチップ当たり容量としての接合面積の割合を大きくするというものである。前記特許文献１では、レジスト及びパッシベーション膜を安定してカバレージさせるためにＰＩＮ接合部側壁を順テーパー状に形成する技術が開示されている。
特開２００５−３４０４８４号公報

本願発明者においては、携帯電話機等のアンテナスイッチ用ＰＩＮダイオードに向けた低容量ＰＩＮダイオードのチップの小型化に向けて、チップにおける周辺部の無駄な部分を削除してメサ（ＭＥＳＡ）構造にすること及び低容量化を検討した。本願発明者等においては、上記特許文献１等を含む従来技術を参考にした図７に示すようなメサ構造のＰＩＮダイオードの試作を行って素子特性の評価を行った。すると、図３の順テーパー形状のＣＶ（容量−電圧）特性のように異常特性になることを発見した。

この原因は、次の理由によるものと推測される。図７に示したようにＰＩＮ接合部側壁を順テーパー状に形成すると、同図で点線に至るまでは、電圧の増加に従い空乏層がテーパー状壁面に沿って広がる。これにより、電圧増加に対応して空乏層が垂直方向の広がるとともに上記テーパー状壁面に沿って横方向にも広がり接合面積を増加させて、電圧変化対する容量変化を小さくするように作用する。そして、上記点線を超えて空乏層が垂直方向に広がると、上記横方向の更なる広がりが無くなって上記のような容量増加要因が無くなるから電圧変化に対する容量値の変化が急に小さくなるものである。特に、前記アンテナスイッチ用ＰＩＮダイオードに向けた低容量ＰＩＮダイオードでは、低容量化に向けて接合面積を小さくすると、上記テーパー状壁面での空乏層の横への広がり分よる微小容量増加が無視できなくなり、ＣＶ特性に異常波形をもたらすものである。

本発明の目的は、小容量化に好適で特性の安定化を実現したＰＩＮダイオードとその製造方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願における実施例の１つは下記の通りである。ＰＩＮダイオードは、第１導電型（Ｎ型）の半導体基板と、上記半導体基板主面に形成されたＩ（イントリンシック）型半導体層と第２導電型（Ｐ型）の半導体層を有するＰＩＮ接合部とを含む。上記ＰＩＮ接合部側壁は、少なくとも上記Ｉ型半導体層に対応した部分が上記主面に対して垂直方向に向かう平面的な面を持つようにする。

本願における実施例の他の１つは下記の通りである。第１導電型の半導体基板と、上記半導体基板主面に形成されたイントリンシック型半導体層と上記イントリンシック型半導体層の表面に形成された第２導電型の半導体層を有するＰＩＮ接合部とを含むＰＩＮダイオードの製造方法は、上記第２導電型の半導体層の表面に酸化シリコン膜を形成する第１工程と、上記酸化シリコン膜上に選択的にホトレジスト膜からなるマスクを形成する第２工程と、上記マスクを用いて上記酸化シリコン膜及びその下の上記第２導電型の半導体層及び上記イントリンシック型半導体層をエッチングする第３工程と、上記ホトレジスト膜を除去した後、上記酸化シリコン膜をマスクとして上記イントリンシック型半導体層及び上記第１導電型の半導体基板をエッチングする第４工程とを有する。

本願における実施例の更に他の１つは下記の通りである。半導体基板主面に形成されたＩ型半導体層を有するＰＩＮ接合部とを含み、少なくとも上記Ｉ型半導体層に対応した部分が上記主面に対して垂直方向に向かう平面的な面を持つＰＩＮ接合部側壁を有する半導体装置の製造方法である。ＰＩＮ接合部側壁を形成する第１工程〜第２工程を含む。第１工程は、上記Ｉ型半導体層に対応した部分が上記主面に対して垂直方向に向かう平面的な面を持つ上記ＰＩＮ接合部側壁を形成する。第２工程は、上記ＰＩＮ接合部側壁にパッシベーション膜を形成する。上記第２工程は、高粘度ポジ型レジストを使用した感光フローにてパッシベーション膜のパターン形成する。

Ｉ型半導体層に対応した部分を主面に対して垂直方向に向かう平面的な面を持つようにすることによりＣＶ特性を良好にできる。ホトレジストマスクを用いて酸化シリコン膜及びその下の半導体主面をエッチングし、上記酸化シリコン膜をマスクとして再度上記Ｉ型半導体層を含めた上記半導体主面をエッチングすることにより、主面に対して垂直で深いＰＩＮ接合部側壁を形成することができる。高粘度ポジ型レジストを使用した感光フローにてパッシベーション膜のパターン形成することより、垂直なＰＩＮ接合部側壁面にパッシベーション膜を安定してカバレージできる。

図１には、この発明に係るＰＩＮダイオードの製造方法の一実施例の概略断面図が示されている。この実施例のＰＩＮダイオードは、半導体基板主面に形成されたＩ型半導体層を有するＰＩＮ接合部を含み、上記ＰＩＮ接合部側壁が少なくとも上記Ｉ型半導体層に対応した部分が上記主面に対して垂直方向に向かう平面的な面を持つものである。このような半導体装置は、例えば、携帯電話機等のアンテナスイッチ用ＰＩＮダイオードに向けられている。

図１（Ａ）では、アノード側を構成するＮ型の半導体基板（ＳＵＢ）１の表面には、真性半導体のＩ型半導体層（エピタキシャル層）２が形成される。このＩ型半導体層２の表面部にはカソード側のＰ型半導体層３が設けられる。このＰ型半導体層３は、例えばドーピング材料となるＰＢＦ（ポリボロンフィルム）を塗布し、約９００°Ｃ程度の雰囲気中にて熱拡散させて、上記エピタキシャル層２にＢ（ホウ素）を注入し、窒素雰囲気中にて約１０００°Ｃ程度の熱処理を加えてアニールを行うことにより形成される。上記Ｐ型半導体層３の表面には、高温低圧ＣＶＤにより酸化シリコン膜（ＨＬＤ）４を堆積させる。そして、上記酸化シリコン膜４の表面にはホトレジスト膜５が設けられる。このホトレジスト膜５は、前記ＰＩＮ接合部側壁を形成するようパターンニングされたものである。このホトレジスト膜５をマクスとして１回目のエッチングが行われる。この１回目のエッチングは、上記酸化シリコン膜４及びＰ型半導体層３及びＩ型半導体層２に至る例えば１８μｍ目標とするような深い深さとされる。

図１（Ｂ）では、上記ホトレジスト膜５を除去して上記酸化シリコン膜４をマスクとして２回目のエッチングが行われる。この２回目のエッチングは、Ｉ型半導体層２を貫通して半導体基板１に至る例えば１０μｍ目標とするような深さとされる。このような２回のエッチングによって、上記Ｉ型半導体層の側壁が上記半導体基板主面に対して垂直面を持つようにするものである。同図（Ｂ）のａ−ｂ線の部分で切断されて、上記エッチングによって形成された凹部が２つに分割されて、同図では左右２個のメサ構造のＰＩＮダイオードが形成される。

図２には、図１のＰＩＮダイオードを構成するパッシベーション膜及び表面電極の一実施例の断面図が示されている。この実施例では、前記のようなＰＩＮダイオードの垂直な壁面に対して安定的にパッシベーション膜を形成するために、符号６〜９からなる４層構造のパッシベーション膜とされる。最下層には、熱酸化シリコン（Ｔ−ＳｉＯ₂）膜６が形成される。上記熱酸化シリコン（Ｔ−ＳｉＯ₂）膜６の上には、酸化シリコン膜７がＣＶＤ法により形成される。上記酸化シリコン膜７の上には、ＣＶＤによるＰＳＧ（Phospho Silicate Glass）膜８が形成される。そして、上記ＰＳＧ膜８の表面部には、プラズマ窒化シリコン（Ｓｉ₃Ｎ₄）膜９が低圧仕様にて形成される。

このような４層構造を採用することにより、本願発明者等による試作によって約２８μｍのような垂直加工面においても、安定して各層６〜９がガバレージすることを確認されている。上記表面部のパッシベーション膜６〜９は、高粘度ポジ型レジスト膜を使用したフォトリソグラフィ及びエッチングにて選択的に除去されて、コンタクト部が形成される。上記コンタクト部には、カソード電極を構成するアルミニュウム（ＡＬ）からなる電極１０が形成される。

図３には、この発明を説明するためのＣＶ特性図が示されている。この実施例のＰＩＮダイオードは、前記図１ないし図２に示されてように可変容量素子としての誘電体膜を構成する空乏層は、電圧Ｖに対応して半導体基板１側に広がる。このとき、上記空乏層が形成されるＩ型半導体層に対応した部分が主面に対して垂直方向に向かう平面的な面を持つために、上記空乏層の広がりもほぼ垂直方向に延びるだけとなり、同図の垂直状態として示すようにＣＶ特性を良好にすることができる。つまり、前記説明した順テーパー状のＣＶ特性のような段差が生じない。

図４には、この発明に係るＰＩＮダイオードの一実施例の製造工程を説明する素子断面図が示されている。この実施例の製造工程は、次に説明するような（ａ）ないし（ｇ）の各工程が順次に行われる。

（ａ）は、高温低圧ＣＶＤによる酸化シリコン膜（ＨＬＤ）４の形成完了までの工程であり、前記図１（Ａ）で説明したように、ＰＢＦデポジションによりＰ層３を形成し、その上に上記ＨＬＤが形成される。

（ｂ）は、第１回目エッチング完了までの工程であり、レジスト膜５が形成されて、それをマスクとして上記Ｐ層３を貫通するように約１８μｍの深さの溝が１回目のドライエッチングで形成される。このエッチングにより上記ＨＬＤ４もパターニングされ、第２回目のエッチングのためのマスクが形成される。

（ｃ）は、第２回目のエッチング完了までの工程であり、レジスト膜５を除去して上記ＨＬＤ４をマスクとして、更に約１０μｍ程度深さが追加された溝が２回目のドライエッチングで形成される。このエッチングにより、半導体基板（Ｎ−Ｓｕｂ）に達する合計で約２８μｍの深さの溝が形成され、隣り合うＰＩＮダイオードの活性素子領域が分離される。

ここで注目すべき点は、上記溝の形成をレジストマスクとＨＬＤマスクを使用する２回のエッチングで形成することにある。レジストマスクのみでは、上記２８μｍのような深い溝は、レジストマスクの強度の面から形成できない。従って、上記レジストマスクで溝を形成する一方、同時に更なるマスク（ＨＬＤ膜４）を形成しておき、上記レジストマスクを除去後、上記更なるマスク（ＨＬＤ膜４）で、深い溝を形成している。その結果、実質的に一回のフォトリソグラフィ工程で深い溝が形成できる。

（ｄ）は、主にＰＩＮダイオードの側壁を覆うパッシベーション膜完了までの工程であり、前記図２で示したような４層構造のパッシベーション膜が形成される。詳細には、最下層の膜として、露出するシリコン面を熱酸化することによって熱酸化シリコン（Ｔ−ＳｉＯ₂）膜６を形成する。その後、上記熱酸化シリコン膜６上に、ＣＶＤ法により酸化シリコン膜７を積層形成する。

その後、上記ＣＶＤ酸化シリコン膜７上に、ＣＶＤ法によりＰＳＧ（Phospho Silicate Glass）膜８を積層形成する。その後、上記ＰＳＧ膜８上に、プラズマＣＶＤ法により窒化シリコン（Ｓｉ₃Ｎ₄）膜９を低圧仕様にて形成する。上記ＣＶＤ酸化シリコン膜７を形成することによって、上記ＰＳＧ膜８と上記窒化シリコン（Ｓｉ₃Ｎ₄）膜９を側壁にカバレッジ良く形成できるので、電気的絶縁性及び耐湿性が良好な保護膜を形成することが可能である。

（ｅ）は、上記４層構造のパッシベーション膜を選択的にエッチングするためのレジスト膜の形成が完了までの工程であり、高粘度ポジ型レジスト膜を使用したフォトリソグラフィ工程にてコンタクトホールを形成するためのレジスト膜が形成される。

（ｆ）は、コンタクトホール形成までの工程であり、上記レジスト膜により基板表面側のパッシベーション膜が選択的に除去されて上記Ｐ型層３の表面を露出するコンタクトホールが形成される。

（ｇ）は、ダイシング前のＰＩＮダイオードが複数形成された半導体ウェハ完了までの工程であり、各々のＰＩＮダイオードのＰ型層３に電気的に接続するアルミニュウム（ＡＬ）からなる電極（カソード）が形成される。そして、半導体ウェハの裏面側には、金（Ａｕ）からなる電極（アノード）が形成される。そして、図示しないが、ＧＲＩＤ部（ダイシング領域）の中央にてダイシングが行われて、個々のＰＩＮダイオードチップに分離される。

図５には、前記図４（ｂ）の工程に対応した第１回目のエッチング前の平面図が示されている。ＰＩＮダイオードは、前記特許文献１と同様にＰＩＮダイオードチップ外周部の無駄（寄生領域）を無くすようにされている。

図６には、前記図４（ｇ）の工程に対応したウェハ完了時点での平面図が示されている。このような平面形状とすることにより、上記ＰＩＮダイオードチップ外周部まで容量素子を構成する半導体領域を形成することができる。そして、メサ型構造とすることによって、前記特許文献１のようなトレンチ構造のＰＩＮダイオードに比べて、もしもＰＩＮ接合面積が同じならトレンチ部とその外周部に相当する部分だけチップ面積を小さくすることができる。

また、ＰＩＮダイオードの側壁が半導体基板の主面に対して、ほぼ垂直（90度）に形成されるので、ＰＩＮ接合部に形成される空乏層の横方向の広がりを抑制することができる。その結果、容量値の変動を抑制することができるので、前記図３に示したように安定した電気的特性（容量−電圧特性）で、低容量のＰＩＮダイオードを供給できる。逆に、同じ容量値であれば、Ｉ型半導体層の厚さを薄く形成することができるので、低抵抗のＰＩＮダイオードを供給できる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、コンタクトホールを形成するために用いられる高粘度レジストに代えて、フィルムレジストを用いて高段差形状のパッシベーション膜のパターンニングを行うものであってもよい。この発明は、前記トレンチ構造のＰＩＮダイオードにおいても、その小容量化により前記ＰＩＮ接合部側壁の順テーパー形状がＣＶ特性上問題になるなら、トレンチ構造においても、垂直加工面とすることにより、同様にＣＶ特性の改善に利用できる。この発明は、小容量化されたＰＩＮダイオードとその製造方法に広く利用できる。

この発明に係るＰＩＮダイオードの製造方法の一実施例を示す概略断面図である。図１のＰＩＮダイオードを構成するパッシベーション膜及び表面電極の一実施例を示す断面図である。この発明を説明するためのＣＶ特性図である。この発明に係るＰＩＮダイオードの一実施例の製造工程を説明する素子断面図である。図４（ｂ）の工程に対応した第１回目のエッチング前の平面図である。図４（ｇ）の工程に対応したウェハ完了時点での平面図である。本願発明に先立って試作されたメサ構造のＰＩＮダイオードの概略断面図である。

符号の説明

１…半導体基板（Ｐ−Ｓｕｂ）、２…Ｉ型半導体層（ｅｐｉ）、３…Ｐ型半導体層、４…酸化シリコン膜（ＨＬＤ）、５…ホトレジスト膜、６…熱酸化シリコン膜（Ｔ−ＳｉＯ２）、７…酸化シリコン膜（ＨＬＤ）、８…ＰＳＧ膜、９…プラズマ窒化シリコン膜（Ｓｉ３Ｎ４）、１０…電極（ＡＬ）。

Claims

第１導電型の半導体基板と、
上記半導体基板主面に形成されたイントリンシック型半導体層と上記イントリンシック型半導体層の表面に形成された第２導電型の半導体層を有するＰＩＮ接合部とを含み、
上記ＰＩＮ接合部側壁は、少なくとも上記イントリンシック型半導体層に対応した部分が上記主面に対して垂直方向に向かう平面的な面を持ち、
上記イントリンシック型半導体層の空乏層を誘電体とするＰＩＮダイオード。
請求項１において、
上記ＰＩＮ接合部側壁は、メサ構造を構成するＰＩＮダイオード。
第１導電型の半導体基板と、
上記半導体基板主面に形成されたイントリンシック型半導体層と上記イントリンシック型半導体層の表面に形成された第２導電型の半導体層を有するＰＩＮ接合部とを含むＰＩＮダイオードの製造方法であって、
上記第２導電型の半導体層の表面に酸化シリコン膜を形成する第１工程と、
上記酸化シリコン膜上に選択的にホトレジスト膜からなるマスクを形成する第２工程と、
上記マスクを用いて上記酸化シリコン膜及びその下の上記第２導電型の半導体層及び上記イントリンシック型半導体層をエッチングする第３工程と、
上記ホトレジスト膜を除去した後、上記酸化シリコン膜をマスクとして上記イントリンシック型半導体層及び上記第１導電型の半導体基板をエッチングする第４工程とを有するＰＩＮダイオードの製造方法。
請求項３において、
上記第３工程でのエッチング深さの目標は、上記第４工程でのエッチッグ深さの目標よりも小さいＰＩＮダイオードの製造方法。
請求項４において、
上記第３工程でのエッチング深さの目標は、１８μｍ付近に設定されるものであり、
上記第４工程でのエッチング深さの目標は、２８μｍ付近に設定されるものであるＰＩＮダイオードの製造方法。
半導体基板と、
上記半導体基板主面に形成されたＩ型半導体層を有するＰＩＮ接合部とを含み、
上記ＰＩＮ接合部側壁は、少なくとも上記Ｉ型半導体層に対応した部分が上記主面に対して垂直方向に向かう平面的な面を持つ半導体装置の製造方法であって、
上記Ｉ型半導体層に対応した部分が上記主面に対して垂直方向に向かう平面的な面を持つ上記ＰＩＮ接合部側壁を形成する第１工程と、
上記ＰＩＮ接合部側壁にパッシベーション膜を形成する第２工程とを有し、
上記第２工程は、高粘度ポジ型レジストを使用してパッシベーション膜のパターン形成するＰＩＮダイオードの製造方法。
請求項６において、
上記第１工程は、
上記ＰＩＮ接合部を構成する半導体層を有するウェハに酸化シリコン膜を形成する工程と、
上記酸化シリコン膜上に上記ＰＩＮ接合部側壁を形成するホトレジスト膜からなるマスクを形成する工程と、
上記マスクを用いて上記酸化シリコン膜及びその下の半導体主面をエッチングする第１エッチング工程と、
上記ホトレジスト膜を除去して上記酸化シリコン膜をマスクとして上記Ｉ型半導体層を含めた上記半導体主面をエッチングする第２エッチング工程とを有するＰＩＮダイオードの製造方法。