KR100320677B1 - 사이리스터 소자의 제조방법 - Google Patents
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Abstract
본 발명에서 제안된 사이리스터 소자의 제조방법을 개시한다. 이에 의하면, P형 베이스영역에 확산계수가 작은 불순물을 이온주입하고, P+형 소자격리영역에 확산계수가 큰 불순물을 데포지션(deposition)한 후 이들을 동시에 확산하여 접합깊이가 깊은 P+형 소자격리영역과 접합깊이가 이보다 얕은 P형 베이스영역을 형성한다.
따라서, 본 발명은 소자격리영역의 형성을 위한 고온 확산공정에 소요되는 시간을 단축하여 생산성을 향상하고 아울러 반도체기판의 결함 발생을 줄여 소자의 특성을 향상할 수 있다.
Description
본 발명은 플래나 타입 사이리스터(planar type thyristor) 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 소자격리영역과 베이스영역을 동시 확산하여 특성안정화와 공정 효율을 향상시킬 수 있도록 한 사이리스터 소자의 제조방법에 관한 것이다.
일반적으로, 사이리스터 소자는 반도체기판의 상, 하 양면에 패턴이 형성된 소자가 동작하는 소자로서 메사형(mesa type) 또는 플래나형(planar type) 소자가 대표적이다. 이들 소자의 구조는 각각의 장, 단점을 가지고 있지만, 특히 생산성이 우수한 플래나형 소자가 중, 소 용량의 소자에 널리 이용된다.
도 1은 일반적인 사이리스터 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, N형 반도체기판(11)의 액티브영역들을 전기적으로 격리하기 위해 반도체기판(11)의 상, 하면 일부에 P+형 소자격리영역(13)이 서로 대칭하며 형성되고, 상기 액티브영역의 상면 일부에 P형 베이스영역(15)이 형성되고 또한 액티브영역의 하면 전체에 P형 베이스영역(17)이 형성되고, P형 베이스영역(15)의 일부에 N+형 캐소드영역(19)이 감싸지도록 형성된다. 또한, 층간절연막(21)의 콘택홀을 각각 거쳐 P형 베이스영역(17)에 애노드전극(27)이 접촉하고, P형 베이스영역(15)에 게이트전극(25)이 접촉하고, 캐소드영역(19)에 캐소드전극(29)이 접촉한다.
도 1과 같은 구성의 사이리스터 소자를 종래에는 도 2 내지 도 5의 과정을 거쳐 제조하여 왔다. 즉, 도 2에 도시된 바와 같이, 먼저, N형 반도체기판(11)의 상면과 하면에 마스킹막인 산화막(31)을 적층하고 나서 사진식각공정을 이용하여소자격리영역의 산화막(31)을 반도체기판(11)의 상, 하면이 노출될 때까지 선택적으로 식각한다. 이어서, P형 불순물인 보론(B)을 반도체기판(11)의 노출된 영역에 고농도로 이온주입하고 이를 1250℃의 온도에서 장시간 동안 확산하여 반도체기판(11)의 상, 하면으로부터 100μm 이상의 접합깊이를 갖는 P+형 소자격리영역(13)을 형성한다. 이때, 반도체기판(11)의 상, 하면에 각각 형성된 소자격리영역(13)이 상하로 서로 연결된다.
도 3에 도시된 바와 같이, 그런 다음, 반도체기판(11)의 상, 하면 상의 산화막(31)을 전부 제거하고 반도체기판(11)의 상, 하면에 마스킹막인 산화막(33)을 적층한 후 사진식각공정을 이용하여 P형 베이스영역의 산화막(33)을 반도체기판(11)의 상면이 노출될 때까지 선택적으로 식각한다. 이때, 반도체기판(11)의 하면 상의 산화막(33)은 전부 식각되도록 한다.
이어서, P형 불순물인 보론(B)을 반도체기판(11)의 노출된 영역에 저농도로 이온주입하고 이를 확산하여 반도체기판(11)의 상, 하면으로부터 수십μm 수준의 접합깊이를 갖는 P형 베이스영역(15),(17)을 형성한다. 여기서, P형 베이스영역(17)의 면적이 P형 베이스영역(15)의 면적보다 넓다.
도 4에 도시된 바와 같이, 그 다음에, 반도체기판(11)의 상, 하면 상의 산화막(33)을 전부 제거하고 반도체기판(11)의 상, 하면에 산화막(35)을 적층한 후 사진식각공정을 이용하여 N+형 캐소드영역의 산화막(35)을 P형 베이스영역(15)의 표면이 노출될 때까지 선택적으로 식각한다.
이어서, N형 불순물인 인(P)을 베이스영역(15)의 노출된 영역에 고농도로 이온주입하고 이를 확산하여 P형 베이스영역(15) 내에 N+형 캐소드영역(19)을 감싸지도록 형성한다.
도 5에 도시된 바와 같이, 이후, 반도체기판(11)의 산화막(35)을 전부 제거하고 반도체기판(11)의 상, 하면에 산화막(37)을 적층한 후 사진식각공정을 이용하여 베이스영역(15)과 캐소드영역(19)의 콘택홀을 위한 영역의 산화막(37)을 베이스영역(15),(17)과 캐소드영역(19)의 표면이 노출될 때까지 선택적으로 식각한다. 이와 아울러 베이스영역(17) 상의 산화막(35)을 모두 식각한다.
마지막으로, 상기 결과 구조의 반도체기판(11)의 상, 하면에 전극용 금속층을 적층하고 이를 사진식각공정을 이용하여 P형 베이스영역(17)에 접촉하도록 애노드전극(27)을 형성하고 P형 베이스영역(15)에 접촉하도록 게이트전극(25)을 형성하고, 캐소드영역(19)에 접촉하도록 캐소드전극(29)을 형성하여 사이리스터 소자를 완성한다.
그러나, 종래의 사이리스터 제조방법에서는 P형 베이스영역의 확산공정과 P+형 소자격리영역의 확산공정을 별개로 실시하므로 이들 확산공정들에 소요되는 총 시간은 각각의 확산공정 시간의 합으로 이루어진다. 특히, 깊은 접합의 소자격리영역을 형성하는데 장시간의 고온 확산공정이 요구되므로 사이리스터 소자의 제조공정 시간을 단축하기 어려울 뿐만 아니라 고온, 장시간의 확산공정으로 인한 웨이퍼 결함 발생이 발생하기 쉽고 나아가 소자 특성 열화가 발생하기 쉽다.
따라서, 본 발명의 목적은 고온, 장시간의 확산에 따른 소자의 특성열화를 방지하도록 한 사이리스터 소자의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 접합깊이가 깊은 확산영역의 확산공정 시간을 단축하여 소자의 전체 공정시간을 단축하도록 한 사이리스터 소자의 제조방법을 제공하는데 있다.
도 1은 일반적인 사이리스터(thyristor) 소자의 구조를 나타낸 단면도.
도 2 내지 도 5는 종래 기술에 의한 사이리스터 소자의 제조방법을 나타낸 공정도.
도 6 내지 도 11은 본 발명에 의한 사이리스터 소자의 제조방법을 나타낸 공정도.
＜도면의 주요 부분에 대한 부호의 설명＞
11: 반도체기판 12: 이온주입층 13: 소자격리영역
14: 데포지션영역 15,17: 베이스영역 19: 캐소드영역
21: 층간절연막 25: 게이트전극 27: 애노드전극
29: 캐소드전극 51: 산화막 53: 다결정실리콘층
55: 실리카층 57,59: 산화막
이와 같은 목적을 달성하기 위한 본 발명에 의한 사이리스터 소자의 제조방법은
베이스영역이 형성될 부분을 한정하는 마스크를 이용해서, 반도체기판의 제 1, 제 2 표면 상으로 제 2 도전형의 불순물을 이온주입하여, 상기 제 1, 제 2 표면 내에 각각 제 1 깊이의 이온주입층을 형성하는 단계;
소자격리영역이 형성될 부분을 한정하는 마스크를 이용해서 상기 기판의 제 1, 제 2 표면 상으로 고농도 제 2 도전형 불순물을 이온주입하여, 상기 제 1, 제 2 표면 내에 각각 제 1 깊이보다 깊은 제 2 깊이의 데포지션영역을 형성하는 단계;
상기 이온주입층과 상기 데포지션영역을 동시 확산하여 상기 기판의 제 1, 제 2 표면 내에 제 1 접합 깊이의 베이스영역과 제 2 접합깊이의 소자격리영역을 각각 형성하는 단계;
캐소드영역 형성부를 한정하는 마스크를 이용해서 상기 기판 내의 제 1 표면측에 고농도 제 1 도전형의 불순물을 이온주입하여 상기 베이스영역 내에 캐소드영역을 형성하는 단계; 및
금속막 증착 및 이의 식각 공정을 거쳐, 상기 기판 상의 제 1 표면측에는 상기 베이스영역과 접하는 게이트 전극과 상기 캐소드영역에 접하는 캐소드전극을 각각 형성하고, 상기 기판 상의 제 2 표면측에는 상기 베이스영역에 접하는 애노드전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 이온주입층은 보론을 불순물로 이용해서 형성하는 것이 바람직하고, 데포지션영역은 '다결정실리콘막/실리카막' 적층구조의 막질을 마스크를 해서 보론 대비 확산계수가 큰 예컨대, 알루미늄과 보론이 혼합된 불순물을 사용해서 형성하는 것이 바람직하다.
이하, 본 발명에 의한 사이리스터 소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여한다.
도 6 내지 도 11은 본 발명에 의한 사이리스터 소자의 제조방법을 나타낸 공정도이다.
도 6에 도시된 바와 같이, 먼저, N형과 같은 제 1 도전형 반도체기판(11)의 제 1 표면인 상면과 제 2 표면인 하면에 산화막(31)을 적층하고 나서 사진식각공정을 이용하여 P형 베이스영역이 형성될 부분의 산화막(51)을 반도체기판(11)의 상, 하면이 노출될 때까지 선택 식각한다. 여기서, 반도체기판(11)의 하면 노출면적이 반도체기판(11)의 상면 노출면적보다 넓다.
이어서, P형 불순물인 보론(B)을 반도체기판(11)의 상면의 노출된 영역에 이온주입하여 제 1 깊이의 제 1 이온주입층(12)을 형성하고 아울러 반도체기판(11)의 하면의 노출된 영역에도 상기 불순물을 이온주입하여 제 1 깊이의 제 1 이온주입층(12)을 형성한다.
도 7에 도시된 바와 같이, 상기 구조의 반도체기판(11)의 상, 하면에 확산속도가 빠른 알루미늄을 충분히 마스킹할 수 있는 마스킹막, 예를 들어 다결정실리콘층(53)과 실리카층(55)을 순차적으로 적층한다.
이어, 알루미늄(Al)과 보론(B)이 혼합된 액체 소오스를 P형 불순물로 이용해서 반도체기판(11) 상, 하면의 P+형 소자격리영역에 프리데포지션(predeposition) 방식으로 소자격리영역을 위한 데포지션영역(14)을 형성한다. 이때, 소자격리영역을 위한 불순물의 확산계수가 P형 베이스영역을 위한 불순물의 확산 계수보다 크도록 하는 것이 바람직하다.
도 9에 도시된 바와 같이, 상기 이온주입층(12)과 데포지션영역(14)을 P형 베이스영역(15),(17)의 확산시간동안 동시에 확산하여 반도체기판(11)의 상, 하면에 P+형 소자격리영역(13)을 형성하고 아울러 반도체기판(11)의 액티브영역의 상, 하면에 P형 베이스영역(15),(17)을 형성한다. 이때, 반도체기판(11)의 상, 하면에 각각 형성된 소자격리영역(13)이 상하로 서로 연결된다.
여기서, P+형 소자격리영역(13)이 100μm 이상의 제 2 접합깊이를 갖고, P형 베이스영역(15),(17)이 수십μm 이상의 제 1 접합깊이를 갖는데 이는 소자격리영역(13) 내의 혼합된 알루미늄 및 보론의 확산계수가 베이스영역(15),(17) 내의 보론의 확산계수보다 2배 이상 크기 때문이다.
따라서, 본 발명은 종래와 달리 소자격리영역의 확산시간을 별도로 추가할 필요없이 베이스영역의 확산시간동안 베이스영역을 형성할 때 소자격리영역도 동시에 확산, 형성하므로 소자격리영역에 소요되는 고온 확산공정시간을 단축할 수 있다. 그 결과, 소자격리영역의 고온, 확산공정시간의 단축에 따른 전체 공정시간을 단축할 수 있고 나아가 장시간의 고온 열공정으로 인한 반도체기판의 결함발생을 줄여 열화를 방지할 수 있다.
도 10에 도시된 바와 같이, 상기 구조의 기판(11)의 상, 하면에 각각 산화막(57)을 적층한 후, 사진식각공정을 이용해서 기판(11) 상면의 P형 베이스영역(15)의 표면이 일부 노출되도록 상기 산화막(57)과 다결정실리콘층(53) 및 실리카층(55)을 선택 식각한다.
이어, P형 베이스영역(15)의 표면 노출부 상으로 N형 불순물인 인(P)을 고농도로 이온주입하고 이를 확산시켜 P형 베이스영역(15) 내에 N+형 캐소드영역(19)을 형성한다.
도 11에 도시된 바와 같이, 기판(11) 상,하면의 잔존 산화막(57) 제거후, 상기 구조의 기판(11) 상, 하면에 다시 산화막(59)을 적층하고, 사진식각공정으로 상기 산화막(59)과 다결정실리콘층(53) 및 실리카층(55)을 선택 식각하여 기판(11) 상면쪽에는 베이스영역(15)과 캐소드영역(19) 표면이 각각 오픈되도록 콘택홀이 형성되고, 기판(11) 하면쪽에는 베이스영역(17)이 노출되도록 한다.
이어 금속막 증착 및 이의 식각 공정을 거쳐, 상기 기판(11) 상의 제 1 표면측에는 P형 베이스영역(15)에 접하는 게이트 전극(25)과 N+형 캐소드영역에 접하는 캐소드전극(29)을, 그리고 상기 기판(11) 상의 제 2 표면측에는 P형 베이스영역(17)에 접하는 애노드전극(27)을 각각 형성하므로써, 사이리스터 제조를 완료한다.
이상에서 살펴본 바와 같이, 본 발명에 의한 사이리스터 소자의 제조방법은 P형 베이스영역에 확산계수가 작은 불순물을 이온주입하고, P+형 소자격리영역에 확산계수가 큰 불순물을 데포지션한 후 이들을 동시에 확산하여 접합깊이가 깊은 P+형 소자격리영역과 접합깊이가 이보다 얕은 P형 베이스영역을 형성한다.
따라서, 본 발명은 P+형 소자격리영역을 형성하기 위한 고온 확산공정에 소요되는 시간을 단축하여 전체 공정시간을 단축에 따른 생산성을 향상하고 아울러 반도체기판의 결함을 줄여 소자의 특성을 향상할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (4)
- 베이스영역이 형성될 부분을 한정하는 마스크를 이용해서, 반도체기판의 제 1, 제 2 표면 상으로 제 2 도전형의 불순물을 이온주입하여, 상기 제 1, 제 2 표면 내에 각각 제 1 깊이의 이온주입층을 형성하는 단계;소자격리영역이 형성될 부분을 한정하는 마스크를 이용해서 상기 기판의 제 1, 제 2 표면 상으로 고농도 제 2 도전형 불순물을 이온주입하여, 상기 제 1, 제 2 표면 내에 각각 제 1 깊이보다 깊은 제 2 깊이의 데포지션영역을 형성하는 단계;상기 이온주입층과 상기 데포지션영역을 동시 확산하여 상기 기판의 제 1, 제 2 표면 내에 제 1 접합 깊이의 베이스영역과 제 2 접합깊이의 소자격리영역을 각각 형성하는 단계;캐소드영역 형성부를 한정하는 마스크를 이용해서 상기 기판 내의 제 1 표면측에 고농도 제 1 도전형의 불순물을 이온주입하여 상기 베이스영역 내에 캐소드영역을 형성하는 단계; 및금속막 증착 및 이의 식각 공정을 거쳐, 상기 기판 상의 제 1 표면측에는 상기 베이스영역과 접하는 게이트 전극과 상기 캐소드영역에 접하는 캐소드전극을 각각 형성하고, 상기 기판 상의 제 2 표면측에는 상기 베이스영역에 접하는 애노드전극을 형성하는 단계를 포함하는 것을 특징으로 하는 사이리스터 소자의 제조방법.
- 제 1항에 있어서, 상기 데포지션영역은 상기 이온주입층보다 확산계수가 큰 불순물로 형성하는 것을 특징으로 하는 사이리스터 소자의 제조방법.
- 제 2항에 있어서, 상기 데포지션영역은 알루미늄과 보론이 혼합된 불순물로 형성하고, 상기 이온주입층은 보론으로 형성하는 것을 특징으로 하는 사이리스터 소자의 제조방법.
- 제 1항에 있어서, 상기 소자격리영역이 형성될 부분을 한정하는 마스크는 하층에는 다결정실리콘막이 놓이고, 상층에는 실리카막이 놓이는 이중 적층구조로 형성하는 것을 특징으로 하는 사이리스터 소자의 제조방법.
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