JPH01125975A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01125975A JPH01125975A JP28611787A JP28611787A JPH01125975A JP H01125975 A JPH01125975 A JP H01125975A JP 28611787 A JP28611787 A JP 28611787A JP 28611787 A JP28611787 A JP 28611787A JP H01125975 A JPH01125975 A JP H01125975A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に関する。
高周波用半導体装置の微細化に伴い、半導体チップ上の
電極幅が問題となってきた。
電極幅が問題となってきた。
この種の従来の技術としては、例えば特開昭６１−１５
８１７６公報に半導体基板表面を檀う絶縁膜に各電極用
の開孔部が形成され、その周縁を覆って電極が設けられ
ていた。
８１７６公報に半導体基板表面を檀う絶縁膜に各電極用
の開孔部が形成され、その周縁を覆って電極が設けられ
ていた。
第４図（ａ）〜（ｉ）は従来の半導体装置及びその製造
方法の一例を説明するための工程順に示した半導体チッ
プの断面図、第５図は第４図（ｉ）に対応する電極パタ
ーン図である２゜ 第４図（ａ）に示すように、まずｎ形シリコン基板３１
にｐ形のベース領域３５を形成した後、ｎ形シリコン基
板３１の表面にシリコン酸化膜３９を形成する。
方法の一例を説明するための工程順に示した半導体チッ
プの断面図、第５図は第４図（ｉ）に対応する電極パタ
ーン図である２゜ 第４図（ａ）に示すように、まずｎ形シリコン基板３１
にｐ形のベース領域３５を形成した後、ｎ形シリコン基
板３１の表面にシリコン酸化膜３９を形成する。
次に通常のホトリソグラフィ技術によシペースコンタク
ト用及びエミッタ用の開孔部３１ｂ及び３１ｅを形成す
る。
ト用及びエミッタ用の開孔部３１ｂ及び３１ｅを形成す
る。
次に、第４図（ｂ）に示すように、開孔部３１ｂ。
３１ｅ及びシリコン酸化膜３９の表面に多結晶シリコン
層３８を堆積する。
層３８を堆積する。
次に、第４図（Ｃ）に示すように１多結晶シリコン）−
３８上にその表面が平坦となるまで第１のホトレジスト
層３９を堆積する。
３８上にその表面が平坦となるまで第１のホトレジスト
層３９を堆積する。
次に１第４図（ｄ）に示すように第１のホトレジスト層
３９がエミッタ用の開孔部３１ｂ内のみに残るようにな
るまで酸素雰囲気中で等方性エツチングする。
３９がエミッタ用の開孔部３１ｂ内のみに残るようにな
るまで酸素雰囲気中で等方性エツチングする。
次に第４図（ｅ）に示すように、残ったホトレジスト３
９をマスクとして多結晶シリコン層３８の膜厚がシリコ
ン酸化膜３９より薄くなるまでＣＦ、十〇□により等方
性エツチングする。
９をマスクとして多結晶シリコン層３８の膜厚がシリコ
ン酸化膜３９より薄くなるまでＣＦ、十〇□により等方
性エツチングする。
次に、第４図（ｆ）に示すように、ベースコンタクト用
の開孔部３１ｂ内の多結晶シリコン層３８及次に矢印に
示すように、ｎ形の不純物を多量にイオン注入すること
によりエミッタ用の開孔部３１ｅ内の多結晶シリコン層
３８１ｉＣｎ形不純物を高濃度にドープする。
の開孔部３１ｂ内の多結晶シリコン層３８及次に矢印に
示すように、ｎ形の不純物を多量にイオン注入すること
によりエミッタ用の開孔部３１ｅ内の多結晶シリコン層
３８１ｉＣｎ形不純物を高濃度にドープする。
次に、第４図（ｇ）に示すように、エミッタ用の開孔部
３１ｅ内の多結晶シリコン層３８ｎ及びその次に矢印に
示すように、ｐ形の不純物を多量にイオン注入すること
により、ベースコンタクト用の開孔部３１ｂ内の多結晶
シリコン層３８ｐへｐ形不純物を高−度にドープする。
３１ｅ内の多結晶シリコン層３８ｎ及びその次に矢印に
示すように、ｐ形の不純物を多量にイオン注入すること
により、ベースコンタクト用の開孔部３１ｂ内の多結晶
シリコン層３８ｐへｐ形不純物を高−度にドープする。
次に、第４図（ｈ）に示すように、高温熱処理を行なっ
てｐ形ベース領域３５の上層にエミッタ拡散層４４及び
ベースコンタクト層４５を形成する。
てｐ形ベース領域３５の上層にエミッタ拡散層４４及び
ベースコンタクト層４５を形成する。
最後に、第４図（ｉ）Ｋ示すように、シリコン酸化膜３
９と多結晶シリコン層３８ｎ及び３８ｐの表面ＫＡｊ層
を堆積させた後、通常のホトリソグラフィ技術によりエ
ミッタ電極４７及びベース電極４８を整形分離する。
９と多結晶シリコン層３８ｎ及び３８ｐの表面ＫＡｊ層
を堆積させた後、通常のホトリソグラフィ技術によりエ
ミッタ電極４７及びベース電極４８を整形分離する。
第５図は第４図（ｉ）に対応する電極パターン図である
。
。
すなわち第４図（ｉ）は、第５図に対応する導体チップ
のＡ−Ａ’線断面図である。
のＡ−Ａ’線断面図である。
エミッタ電極４７とベース電極４８はくし形に組合わさ
って、高周波特性を良くしている。
って、高周波特性を良くしている。
一般に高周波トランジスタの高周波特性を向上させるた
めには、素子の微細化をはかることによってコレクタ・
ベース接合容量を低減させることが重要である。
めには、素子の微細化をはかることによってコレクタ・
ベース接合容量を低減させることが重要である。
それ故、エミッタ・エミッタ間ピッチやエミッタｔｉ及
びベース電極幅を狭くすることが要求される。
びベース電極幅を狭くすることが要求される。
上述した従来の半導体装置及びその製造方法は最近の高
周波特性を向上するためにエミッタ・エミッタ間ピッチ
が５μｍに設計した炒手台場合は、各電極パターンの正
確な位置合せが困難なので、電極間のショート不良やコ
ンタクト用の開孔部上の各電極とのショート不良が発生
し易いという問題があった。
周波特性を向上するためにエミッタ・エミッタ間ピッチ
が５μｍに設計した炒手台場合は、各電極パターンの正
確な位置合せが困難なので、電極間のショート不良やコ
ンタクト用の開孔部上の各電極とのショート不良が発生
し易いという問題があった。
本発明の目的は、製造歩留や品質問題のないコンタクト
用電極を設えた半導体装置及びその製造方法を提供する
ことにある。
用電極を設えた半導体装置及びその製造方法を提供する
ことにある。
第１の発明の半導体装置は、
■分離絶縁層に区画された素子形成領域を有する半導体
基板の一生面の表面に形成された絶縁膜、 ＣＢ）前記素子形成領域に対応して前記絶縁膜に選択的
に形成された開孔部、 ０前記開孔部内に前記絶縁膜よシも薄い膜厚に堆積され
！極層、 を含んで構成されている。
基板の一生面の表面に形成された絶縁膜、 ＣＢ）前記素子形成領域に対応して前記絶縁膜に選択的
に形成された開孔部、 ０前記開孔部内に前記絶縁膜よシも薄い膜厚に堆積され
！極層、 を含んで構成されている。
第２の発明の半導体装置の製造方法は、（Ｅ）素子形成
領域を有する半導体基板の一生面にホトリングラフィ技
術により素子形成領域を区画する分離絶縁層を選択的に
形成する工程、（Ｂ）前記半導体基板の表面に絶縁膜を
形成する工程、 （Ｃ）前記絶縁膜に異方性エツチングにより前記素子形
成領域に対応して選択的に開孔部を形成する工程、 （Ｄ）前記開孔部内及び前記絶縁膜を覆う金属層を形成
する工程、 ■前記金属層の表面を被覆するホトレジスト層を形成し
た後、前記開孔部内以外の前記ホトレジスト層を等方性
エツチングによシ除去する工程、 ■前記ホトレジスト層をマスクとして前記開孔部内以外
の前記金属層をエツチング除去して電極を形成する工程
、 を含んで構成されている。
領域を有する半導体基板の一生面にホトリングラフィ技
術により素子形成領域を区画する分離絶縁層を選択的に
形成する工程、（Ｂ）前記半導体基板の表面に絶縁膜を
形成する工程、 （Ｃ）前記絶縁膜に異方性エツチングにより前記素子形
成領域に対応して選択的に開孔部を形成する工程、 （Ｄ）前記開孔部内及び前記絶縁膜を覆う金属層を形成
する工程、 ■前記金属層の表面を被覆するホトレジスト層を形成し
た後、前記開孔部内以外の前記ホトレジスト層を等方性
エツチングによシ除去する工程、 ■前記ホトレジスト層をマスクとして前記開孔部内以外
の前記金属層をエツチング除去して電極を形成する工程
、 を含んで構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜０）は本発明の第１の実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）Ｋ示すように、ｎ形シリコン基板１
の表面に厚さ約５０ｎｍの第１の酸化膜層２及び厚さ約
１５０ｎｍの第１の窒化膜層３を形成する。
の表面に厚さ約５０ｎｍの第１の酸化膜層２及び厚さ約
１５０ｎｍの第１の窒化膜層３を形成する。
次に、通常のホトリソグラフィ技術によりシリコン半導
体基板１とその上の第１の窒化膜層３及び第１の酸化膜
層２を、素子形成領域を囲むように順次にエツチング除
去しシリコン基板の一部を露出する、７ 次に、第１図（ｂ） Ｋ示すように第１の窒化膜層３を
マスクとして第１の酸化膜層２と同じ高さとなるまで高
温熱酸化することによシリコン基板１の露出部上に第２
の酸化膜層４を形成する。
体基板１とその上の第１の窒化膜層３及び第１の酸化膜
層２を、素子形成領域を囲むように順次にエツチング除
去しシリコン基板の一部を露出する、７ 次に、第１図（ｂ） Ｋ示すように第１の窒化膜層３を
マスクとして第１の酸化膜層２と同じ高さとなるまで高
温熱酸化することによシリコン基板１の露出部上に第２
の酸化膜層４を形成する。
次に、第１の窒化膜層３をホットリン酸によシ除去した
後、上面よＦ）ｐ形の不純物をシリコン基板ＩＫ注入電
圧が３０ｋｅＶ、注入量が５Ｘ１０”／ｃｄの条件でイ
オン注入を行ない活性ベース領域５を形成する。
後、上面よＦ）ｐ形の不純物をシリコン基板ＩＫ注入電
圧が３０ｋｅＶ、注入量が５Ｘ１０”／ｃｄの条件でイ
オン注入を行ない活性ベース領域５を形成する。
次に、第１図（ｃ） Ｋ示すように１半導体チップの上
に厚さ１００−の第２の窒化膜層６及び約Ｌ４μｍの第
３の酸化膜層７を形成する。
に厚さ１００−の第２の窒化膜層６及び約Ｌ４μｍの第
３の酸化膜層７を形成する。
次に、第１図（ｄ）Ｋ示すように通常のホトリソグラフ
ィ技術によシベース電極パターン用開孔部１１ｂ及びエ
ミッタ電極パターン用開孔部ｌｉｅを形成し、更に約０
．２μｍの厚さの多結晶シリコン層を形成する。
ィ技術によシベース電極パターン用開孔部１１ｂ及びエ
ミッタ電極パターン用開孔部ｌｉｅを形成し、更に約０
．２μｍの厚さの多結晶シリコン層を形成する。
次に、多結晶シリコン層８の上にその表面が平坦となる
まで厚さ約３μｍの第１のホトレジスト層９を表面に被
覆する。
まで厚さ約３μｍの第１のホトレジスト層９を表面に被
覆する。
次に、第１図（ｅ）に示すように、第１のホトレジスト
層９が、エミッタ電極パターン用の開孔部ｌｉｅ及びペ
ース電極パターン用の開孔部１１ｂ内にのみ残るように
なるまでＳＯ２雰囲気中でケミカルドライエッチによシ
等方性のエツチングをする。
層９が、エミッタ電極パターン用の開孔部ｌｉｅ及びペ
ース電極パターン用の開孔部１１ｂ内にのみ残るように
なるまでＳＯ２雰囲気中でケミカルドライエッチによシ
等方性のエツチングをする。
次に第２の密化膜層６の高さ程度となるまで多結晶シリ
コン層８をＣＦ４＋０２ によシ等方性の全面エツチ
ング除去し、多結晶シリコン層８ｅ及び８ｂを形成する
。
コン層８をＣＦ４＋０２ によシ等方性の全面エツチ
ング除去し、多結晶シリコン層８ｅ及び８ｂを形成する
。
次に１第１図（ｆ）に示すように、エミッタ電極パター
ン用開孔部１１ｅ内の多結晶シリコン層８ｅとその周縁
のシリコン酸化膜７を第２のホトレジスト層１０で被覆
保護する。
ン用開孔部１１ｅ内の多結晶シリコン層８ｅとその周縁
のシリコン酸化膜７を第２のホトレジスト層１０で被覆
保護する。
次に上面よシル形の不純物を６０ｋｅＶ、ｌＸｌ０１５
／−の条件で多量にイオン注入することによりペース電
極パターン用の開孔部１１ｂ内の多結晶シリコン層８ｂ
へ不純物を高濃度にドーグしてｐ形多結晶シリコン層８
ｐを形成する。
／−の条件で多量にイオン注入することによりペース電
極パターン用の開孔部１１ｂ内の多結晶シリコン層８ｂ
へ不純物を高濃度にドーグしてｐ形多結晶シリコン層８
ｐを形成する。
次に第１図＠に示すように、ペースＪＲＬ極パターン用
の開孔部１１ｂ内の多結晶シリコン層８ｂとその周縁の
シリコン酸化膜７を第３のホトレジストＩ′ｉ！１１２
で被覆保護する。
の開孔部１１ｂ内の多結晶シリコン層８ｂとその周縁の
シリコン酸化膜７を第３のホトレジストＩ′ｉ！１１２
で被覆保護する。
次に、上面からｎ形の不純物を６０ｋｅＶ、 ｌＸｌ０
”／−の条件で多量にイオン注入することによシエミッ
タ用の開孔部１１ｅ内にこの多結晶シリコンＭ８ｅに高
役度にドープしてｎ形多結晶シリコン層８ｎを形成する
。
”／−の条件で多量にイオン注入することによシエミッ
タ用の開孔部１１ｅ内にこの多結晶シリコンＭ８ｅに高
役度にドープしてｎ形多結晶シリコン層８ｎを形成する
。
次に、第１図（ｈ）に示すように、１０００℃の２０分
でエミッタ拡散層１４及びベースコンタクト層１５を形
成する。
でエミッタ拡散層１４及びベースコンタクト層１５を形
成する。
次に、第１図（ｉ）に示すように、半導体チップの全面
に厚さ約１μｍのＡｔ層１６を堆積させる。
に厚さ約１μｍのＡｔ層１６を堆積させる。
次に、Ｍ層１６の上にその表面が平坦となるまで厚さ約
３μｍの第４のホトレジスト層１３を全面堆積する。
３μｍの第４のホトレジスト層１３を全面堆積する。
次に、第４のホトレジスト層１３がｐ形及びｎ形多結晶
シリコン層８ｐ及び８ｎに対応してＭ層１６の溝内に残
るようＫなるまで０．雰囲気中で等方性エツチングする
ことによシホトレジスト層２０をエツチング除去する。
シリコン層８ｐ及び８ｎに対応してＭ層１６の溝内に残
るようＫなるまで０．雰囲気中で等方性エツチングする
ことによシホトレジスト層２０をエツチング除去する。
次に、第１図（ｊ）に示すように、Ｍ層１６の溝に残っ
たホトレジスト層１３をマスクとしてＡ１層１６が第３
の酸化膜層７の高さよシ薄くなる゛までＣＬ４十０！に
よシ等方性エツチングで除去することによシエミッタ電
極１７及びベース電極１８を形成する。
たホトレジスト層１３をマスクとしてＡ１層１６が第３
の酸化膜層７の高さよシ薄くなる゛までＣＬ４十０！に
よシ等方性エツチングで除去することによシエミッタ電
極１７及びベース電極１８を形成する。
第２図は第１図（ｉ）に対応する電極パターン図である
。
。
第１図（ｉ）は第２図の対応する半導体チップのＡ−Ａ
’ 線断面図である。
’ 線断面図である。
エミッタ電極１７及びペース電極１８の幅は第２のシリ
コン酸化膜２に設けられた開孔部１１ｅ及び１１ｂの幅
となり、かつ隣接電極が接触するおそれはないの５μｍ
以下の微細化ができる。
コン酸化膜２に設けられた開孔部１１ｅ及び１１ｂの幅
となり、かつ隣接電極が接触するおそれはないの５μｍ
以下の微細化ができる。
第３図（ａ）〜（ｆ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
半導体装置は横形のショットキーダイオードである。
第３図（ａ）に示すように、前述の第１図（ａ）〜（Ｃ
）と閤じ工程からｐ形ペース領域５を形成する工程を除
くｎ形シリコン基板１、第１のシリコン酸化膜２、第２
のシリコン酸化膜４、第２の窒化膜６及び第３のシリコ
ン酸化膜７を形成する。
）と閤じ工程からｐ形ペース領域５を形成する工程を除
くｎ形シリコン基板１、第１のシリコン酸化膜２、第２
のシリコン酸化膜４、第２の窒化膜６及び第３のシリコ
ン酸化膜７を形成する。
次に、第３図（ｂ）Ｋ示すように、第３のシリコン酸化
膜７にホトリングラフィ技術によりオートミック電極パ
ターン用の開孔部１１ｏを形成した後、ｎ形の不純物を
シリコン基板１に熱拡散してオーミックコンタクト層２
０を形成する。
膜７にホトリングラフィ技術によりオートミック電極パ
ターン用の開孔部１１ｏを形成した後、ｎ形の不純物を
シリコン基板１に熱拡散してオーミックコンタクト層２
０を形成する。
次に、第３図（Ｃ）に示すように、ホトリソグラフィ技
術により両開孔部１１ｏの間にショットキー電極用パタ
ーン開孔部１１３を形成した後、半導体チップの全表面
にショットキー金属としてモリブデン膜２１を蒸着する
。
術により両開孔部１１ｏの間にショットキー電極用パタ
ーン開孔部１１３を形成した後、半導体チップの全表面
にショットキー金属としてモリブデン膜２１を蒸着する
。
次に、第３図（ｄ）に示すように、開孔部１１３内以外
のモリブデン膜２１をエツチング除去した後、開孔部１
１ｓとその周縁のシリコン酸化膜７をホトレジスト層１
０ａで被覆保護する。
のモリブデン膜２１をエツチング除去した後、開孔部１
１ｓとその周縁のシリコン酸化膜７をホトレジスト層１
０ａで被覆保護する。
次に、第３図（ｅ）Ｋ示すように、過酸化水素水系の液
によシ、オーミリク電極パターン用の開孔部１１゜内の
モリブデン膜２１を除去する。
によシ、オーミリク電極パターン用の開孔部１１゜内の
モリブデン膜２１を除去する。
次に、半導体チップの全表面にｆｉＪ、Ｎ＃１６を蒸着
する。
する。
最後に、第３図（０に示すように、第１の実施例と同様
の方法でショットキー電極２２及びオーミック電極２３
を形成する。
の方法でショットキー電極２２及びオーミック電極２３
を形成する。
なお、第１及び第２の実施例において、第１のシリコン
酸化膜２及び第１の窒化膜３を重ねて二重絶縁膜を形成
したが、どちらか一つでも効果は同様である。
酸化膜２及び第１の窒化膜３を重ねて二重絶縁膜を形成
したが、どちらか一つでも効果は同様である。
以上説明したように本発明は、半導体基板上の絶縁膜に
形成された各電極用の開孔部内に電極パターンを自己整
合的に形成することにより、ホトリソグラフィ技術の解
像度以上の微小寸法で各電極を形成して、隣接するＡＬ
Ｊｊ、極間の短絡不良やコンタクト開孔部と異電極との
短絡不良を防止すると共に半導体装置の品質大巾に向上
できかつエミッタ・エミッタ間が５μｍ以下でも製造歩
留の高い高周波用の半導体装置及びその製造方法が得ら
れる効果がちる。
形成された各電極用の開孔部内に電極パターンを自己整
合的に形成することにより、ホトリソグラフィ技術の解
像度以上の微小寸法で各電極を形成して、隣接するＡＬ
Ｊｊ、極間の短絡不良やコンタクト開孔部と異電極との
短絡不良を防止すると共に半導体装置の品質大巾に向上
できかつエミッタ・エミッタ間が５μｍ以下でも製造歩
留の高い高周波用の半導体装置及びその製造方法が得ら
れる効果がちる。
第１図（ａ）〜Ｕ）は本発明の第１の実施例を説明する
ための工程順に示した半導体チップの断面図、第２図は
第１図（ｉ）に対応する電極パターン図、第３図（ａ）
〜（ｆ）は本発明の第２の実施例を説明するための工程
順に示した半導体チップの断面図、第４図は従来の半導
体装置及びその製造方法の一例を説明するための工程順
に示した半導体チップの断面図、第５図は第４図（ｉ）
に対応する電極パターン図である。 １・・・・・・ｎ形シリコン半導体基板、４・・・・・
・第２のシリコン酸化膜、７・・・・・・第３のシリコ
ン酸化膜、ｌ１ｌ） ＋ １１６ ＋ １１（） ｅ
１１ Ｓ ・・・＝−開孔部、第４のホトレジスト層、
１６・・・・・・Ｍ層、１７・・・・・・エミッタ電極
、１８・・・・・・ペース［極、２２・・・・・・シｌ
ットキー電極、２３・・・・−・オーミック電極。 代理人 弁退士 内 原 晋 第ｊ図 第３図
ための工程順に示した半導体チップの断面図、第２図は
第１図（ｉ）に対応する電極パターン図、第３図（ａ）
〜（ｆ）は本発明の第２の実施例を説明するための工程
順に示した半導体チップの断面図、第４図は従来の半導
体装置及びその製造方法の一例を説明するための工程順
に示した半導体チップの断面図、第５図は第４図（ｉ）
に対応する電極パターン図である。 １・・・・・・ｎ形シリコン半導体基板、４・・・・・
・第２のシリコン酸化膜、７・・・・・・第３のシリコ
ン酸化膜、ｌ１ｌ） ＋ １１６ ＋ １１（） ｅ
１１ Ｓ ・・・＝−開孔部、第４のホトレジスト層、
１６・・・・・・Ｍ層、１７・・・・・・エミッタ電極
、１８・・・・・・ペース［極、２２・・・・・・シｌ
ットキー電極、２３・・・・−・オーミック電極。 代理人 弁退士 内 原 晋 第ｊ図 第３図
Claims (1)
- 【特許請求の範囲】 １、 （Ａ）分離絶縁層に区画された素子形成領域を有する半
導体基板の一主面の表面に形成された絶縁膜、 （Ｂ）前記素子形成領域に対応して前記絶縁膜に選択的
に形成された開孔部、 （Ｃ）前記開孔部内に前記絶縁膜よりも薄い膜厚に堆積
され電極層、 を含むことを特徴とする半導体装置。 ２、 （Ａ）素子形成領域を有する半導体基板の一主面にホト
リソグラフィ技術により素子形成領域を区画する分離絶
縁層を選択的に形成する工程、 （Ｂ）前記半導体基板の表面に絶縁膜を形成する工程、 （Ｂ）前記半導体基板の表面に絶縁膜を形成する工程、 （Ｃ）前記絶縁膜に異方性エッチングにより前記素子形
成領域に対応して選択的に開孔部を形成する工程、 （Ｄ）前記開孔部内及び前記絶縁膜を覆う金属層を形成
する工程、 （Ｅ）前記金属層の表面を被覆するホトレジスト層を形
成した後、前記開孔部内以外の前記ホトレジスト層を等
方性エッチングにより除去する工程、 （Ｆ）前記ホトレジスト層をマスクとして前記開孔部内
以外の前記金属層をエッチング除去して電極を形成する
工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286117A JPH0626217B2 (ja) | 1987-11-11 | 1987-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286117A JPH0626217B2 (ja) | 1987-11-11 | 1987-11-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125975A true JPH01125975A (ja) | 1989-05-18 |
| JPH0626217B2 JPH0626217B2 (ja) | 1994-04-06 |
Family
ID=17700152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286117A Expired - Lifetime JPH0626217B2 (ja) | 1987-11-11 | 1987-11-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626217B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222336A (ja) * | 1990-01-26 | 1991-10-01 | Toshiba Corp | 半導体装置の製造方法 |
| WO2012132539A1 (ja) * | 2011-03-28 | 2012-10-04 | 独立行政法人産業技術総合研究所 | 電流値依存性の少ない増幅率を有する半導体デバイス |
-
1987
- 1987-11-11 JP JP62286117A patent/JPH0626217B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN=1977 * |
| IBM TECHNICAL DISCLOSURE BULLETIN=1987 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222336A (ja) * | 1990-01-26 | 1991-10-01 | Toshiba Corp | 半導体装置の製造方法 |
| WO2012132539A1 (ja) * | 2011-03-28 | 2012-10-04 | 独立行政法人産業技術総合研究所 | 電流値依存性の少ない増幅率を有する半導体デバイス |
| JP2012204724A (ja) * | 2011-03-28 | 2012-10-22 | National Institute Of Advanced Industrial & Technology | 電流値依存性の少ない増幅率を有する半導体デバイス |
| US8921213B2 (en) | 2011-03-28 | 2014-12-30 | National Institute Of Advanced Industrial Science And Technology | Method of making less electric current dependence of electric current gain of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0626217B2 (ja) | 1994-04-06 |
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