JPH04159768A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04159768A JPH04159768A JP28492990A JP28492990A JPH04159768A JP H04159768 A JPH04159768 A JP H04159768A JP 28492990 A JP28492990 A JP 28492990A JP 28492990 A JP28492990 A JP 28492990A JP H04159768 A JPH04159768 A JP H04159768A
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に超階段接合
を有する可変容量ダイオード及び高周波1〜ランジスタ
の製造方法に関する。
を有する可変容量ダイオード及び高周波1〜ランジスタ
の製造方法に関する。
第3図は従来の可変容量ダイオードの製造方法を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
まず第3図(a)に示すように、N型の半導体基板1に
第1の酸化膜2を形成した後、写真蝕刻法により第1の
酸化膜2を選択的にエツチング除去し、ガードリング拡
散窓を開口する。次に第1の酸化膜2を拡散マスクとし
て利用することにより、半導体基板1の表面及び裏面に
N型不純物を導入しガードリング拡散層3を形成する。
第1の酸化膜2を形成した後、写真蝕刻法により第1の
酸化膜2を選択的にエツチング除去し、ガードリング拡
散窓を開口する。次に第1の酸化膜2を拡散マスクとし
て利用することにより、半導体基板1の表面及び裏面に
N型不純物を導入しガードリング拡散層3を形成する。
次に第3図(1〕)に示すように、半導体基板1.を熱
酸化して第2の酸化膜4を形成する。次に写真蝕刻法に
より選択的に第2の酸化膜4及び第1の酸化膜2を順次
にエツチング除去し開口部30を形成する。
酸化して第2の酸化膜4を形成する。次に写真蝕刻法に
より選択的に第2の酸化膜4及び第1の酸化膜2を順次
にエツチング除去し開口部30を形成する。
次に第3図(C)に示すように半導体基板1を熱酸化し
て開口部内と裏面に第3の薄い酸化膜6(厚さ300人
)を形成する。次に第3図(d)に示すように、第1の
酸化膜2及び第2の酸化膜4をマスクとして上面からN
型不純物をイオン注入することにより、第1のイオン注
入層7を形成した後、高温熱処理を行なうことにより第
1のイオン注入層の押込拡散及びアニールを実施する。
て開口部内と裏面に第3の薄い酸化膜6(厚さ300人
)を形成する。次に第3図(d)に示すように、第1の
酸化膜2及び第2の酸化膜4をマスクとして上面からN
型不純物をイオン注入することにより、第1のイオン注
入層7を形成した後、高温熱処理を行なうことにより第
1のイオン注入層の押込拡散及びアニールを実施する。
次に再び上面からP型不純物を多量にイオン注入するこ
とにより、第2のイオン注入層8を形成した後、高温熱
処理を行なうことにより、第2のイオン注入層8の押込
拡散及びアニールを実施する。次に写真蝕刻法により選
択的に第3の酸化膜6をエツチング除去してコンタクト
窓を開口した後、気相成長法により半導体基板表面を窒
化膜10Aにより被覆保護する。次に写真蝕刻法により
、コンタクト窓上の窒化膜10Aのみをエツチング除去
した後、全面にA、Rを蒸着する。しかる後、写真蝕刻
法によりコンタクI・窓上以外のAfflをエツチング
除去し、アノード電極11を形成する。
とにより、第2のイオン注入層8を形成した後、高温熱
処理を行なうことにより、第2のイオン注入層8の押込
拡散及びアニールを実施する。次に写真蝕刻法により選
択的に第3の酸化膜6をエツチング除去してコンタクト
窓を開口した後、気相成長法により半導体基板表面を窒
化膜10Aにより被覆保護する。次に写真蝕刻法により
、コンタクト窓上の窒化膜10Aのみをエツチング除去
した後、全面にA、Rを蒸着する。しかる後、写真蝕刻
法によりコンタクI・窓上以外のAfflをエツチング
除去し、アノード電極11を形成する。
一般に超階段接合を有す可変容量ダイオードにおいては
、各逆方向印加電圧に対し、容量値を狭い範囲に制御す
ることが重要であり、この傾向は近年の製品組立別方式
の簡略化と共に益々強くなっているのが現状である。し
たがってこの要求を満足させるためには、半導体基板上
に形成された各々の接合における不純物分布をできるだ
け均一に形成することが必要となるが、上述した従来の
製造方法では、薄い酸化膜6の形成が半導体基板裏面の
露出した状態で行なわれる為、裏面から不純物のアウl
〜デイフュージョンが発生し、その結果後工程で形成さ
れる半導体基板表面側における各々の接合の不純物分布
が不均一となり、容量値のばらつきが大きくなり容量不
良が多発するという問題があった。
、各逆方向印加電圧に対し、容量値を狭い範囲に制御す
ることが重要であり、この傾向は近年の製品組立別方式
の簡略化と共に益々強くなっているのが現状である。し
たがってこの要求を満足させるためには、半導体基板上
に形成された各々の接合における不純物分布をできるだ
け均一に形成することが必要となるが、上述した従来の
製造方法では、薄い酸化膜6の形成が半導体基板裏面の
露出した状態で行なわれる為、裏面から不純物のアウl
〜デイフュージョンが発生し、その結果後工程で形成さ
れる半導体基板表面側における各々の接合の不純物分布
が不均一となり、容量値のばらつきが大きくなり容量不
良が多発するという問題があった。
本発明の半導体装置の製造方法は、第1導電型の半導体
基板の両面に第1の絶縁層を形成する工程と、少なくと
も裏面の前記第1の絶縁層をエツチング除去し前記半導
体基板を露出させる工程と、この露出した半導体基板に
第1導電型の不純物を導入し拡散層を形成する工程と、
この拡散層と前記第1の絶縁層上を第2の絶縁層と第2
の絶縁層を侵ず液でエツチングされない第3の絶縁層と
で被覆保護する工程と、半導体基板の表面の前記第3の
絶縁層をエツチング除去し前記第2の絶縁層を露出させ
る工程と、少くとも露出した前記第2及びその下の第1
の絶縁層の一部を選択的にエツチング除去し前記半導体
基板表面を露出させる工程と、この露出した半導体基板
表面に第4の絶縁層を形成する工程とを含んで構成され
る。
基板の両面に第1の絶縁層を形成する工程と、少なくと
も裏面の前記第1の絶縁層をエツチング除去し前記半導
体基板を露出させる工程と、この露出した半導体基板に
第1導電型の不純物を導入し拡散層を形成する工程と、
この拡散層と前記第1の絶縁層上を第2の絶縁層と第2
の絶縁層を侵ず液でエツチングされない第3の絶縁層と
で被覆保護する工程と、半導体基板の表面の前記第3の
絶縁層をエツチング除去し前記第2の絶縁層を露出させ
る工程と、少くとも露出した前記第2及びその下の第1
の絶縁層の一部を選択的にエツチング除去し前記半導体
基板表面を露出させる工程と、この露出した半導体基板
表面に第4の絶縁層を形成する工程とを含んで構成され
る。
次に本発明について図面を参照しながら説明する。第1
図(a)〜(e)は本発明の第1の実施例を説明するた
めの工程順に示した半導体チップの断面図であり、本発
明を可変容量ダイオードに適用した場合を示している。
図(a)〜(e)は本発明の第1の実施例を説明するた
めの工程順に示した半導体チップの断面図であり、本発
明を可変容量ダイオードに適用した場合を示している。
まず第1図(a)に示すように、従来製法と同様にして
、N型の半導体基板1に第1の酸化膜2を形成し選択的
にエツチングしたのちP型不純物を導入してカードリン
ク拡散層3を形成する。次で半導体基板1の両面に第2
の酸化膜4を形成する。
、N型の半導体基板1に第1の酸化膜2を形成し選択的
にエツチングしたのちP型不純物を導入してカードリン
ク拡散層3を形成する。次で半導体基板1の両面に第2
の酸化膜4を形成する。
次に第1図(b)に示ずように、半導体基板1の両面に
第1の窒化膜5を厚さ約10000人に形成する。
第1の窒化膜5を厚さ約10000人に形成する。
次に第1図(C)に示すように、半導体基板1の表面側
のみの第1の窒化膜5をRIE法により全面エツチング
除去する。次に写真蝕刻法により第2.第1の酸化膜4
,2を順次エツチング除去し、イオン注入用の開口部3
0を形成する。次に半導体基板を熱酸化してこの開口部
30内に第3の酸化膜6を約300人の厚さに形成する
。
のみの第1の窒化膜5をRIE法により全面エツチング
除去する。次に写真蝕刻法により第2.第1の酸化膜4
,2を順次エツチング除去し、イオン注入用の開口部3
0を形成する。次に半導体基板を熱酸化してこの開口部
30内に第3の酸化膜6を約300人の厚さに形成する
。
次に第1図(d)に示すように、第1.第2の酸化膜2
,4をマスクとして、上面からN型不純物をイオン注入
することにより第1のイオン注入層7を形成する。次に
高温熱処理を行なうことにより第1のイオン注入層7の
押込拡散及びアニールを実施した後、再び上面からP型
不純物を多量にイオン注入することにより第2のイオン
注入層8を形成する。次に高温熱処理を行なうことによ
り、第2のイオン注入層8の押込拡散及びアニールを実
施した後、半導体基板表面を厚さ1.5μmのホトレジ
スト層って被覆保護する。次にホトレジスト層9を耐エ
ツチングマスクとして、半導体基板裏面の第1の窒化膜
5及び第2の酸化膜4を順次エツチング除去し、半導体
基板1の裏面を露出さぜな後ホトレジスト層9を除去す
る。
,4をマスクとして、上面からN型不純物をイオン注入
することにより第1のイオン注入層7を形成する。次に
高温熱処理を行なうことにより第1のイオン注入層7の
押込拡散及びアニールを実施した後、再び上面からP型
不純物を多量にイオン注入することにより第2のイオン
注入層8を形成する。次に高温熱処理を行なうことによ
り、第2のイオン注入層8の押込拡散及びアニールを実
施した後、半導体基板表面を厚さ1.5μmのホトレジ
スト層って被覆保護する。次にホトレジスト層9を耐エ
ツチングマスクとして、半導体基板裏面の第1の窒化膜
5及び第2の酸化膜4を順次エツチング除去し、半導体
基板1の裏面を露出さぜな後ホトレジスト層9を除去す
る。
次に第1図(e)に示すように、写真蝕刻法により第3
の薄い酸化M6を選択的にエツチング除去することによ
りコンタクト窓を開口した後、従来製法と同様にして第
2の窒化膜]0を形成したのちコンタクI・窓上の第2
の窒化III 10を除去する。次でAρを蒸着したの
ちパターニングしアノード電極11を形成する。
の薄い酸化M6を選択的にエツチング除去することによ
りコンタクト窓を開口した後、従来製法と同様にして第
2の窒化膜]0を形成したのちコンタクI・窓上の第2
の窒化III 10を除去する。次でAρを蒸着したの
ちパターニングしアノード電極11を形成する。
このように第1の実施によれば、半導体基板]の裏面が
第2の酸化膜4及び第1の窒化膜5で覆われた状態で、
第1及び第2のイオン注入層7゜8の形成が行なわれる
ため、半導体基板1の裏面からの不純物のアウトデイフ
ュージョンの発生は起ることはなく、各接合における不
純物の分布は均一なものとなる。
第2の酸化膜4及び第1の窒化膜5で覆われた状態で、
第1及び第2のイオン注入層7゜8の形成が行なわれる
ため、半導体基板1の裏面からの不純物のアウトデイフ
ュージョンの発生は起ることはなく、各接合における不
純物の分布は均一なものとなる。
第2図(a)〜(l〕)は本発明の第2の実施例を説明
するための工程順に示した半導体チップの断面図であり
本発明を高周波1〜ランジスタに適用した場合を示して
いる。
するための工程順に示した半導体チップの断面図であり
本発明を高周波1〜ランジスタに適用した場合を示して
いる。
まず第2図(a>に示すように、N型の半導体基板12
の表面のみに第1の酸化膜13例えは08μmの厚さに
形成した後、第1の酸化膜13を拡散マスクとして利用
することにより、半導体基板裏面にN型のゲッタリング
拡散層14を形成する。次に半導体基&12を熱酸化し
て第2の酸化膜]5を形成する。次に第2図(b)に示
すように、半導体基板12の両面に第1の窒化膜16を
形成したのち、半導体基板]2の表面のみの第1の窒化
膜16をRIE法(平行平板型)によりエツチング除去
する。
の表面のみに第1の酸化膜13例えは08μmの厚さに
形成した後、第1の酸化膜13を拡散マスクとして利用
することにより、半導体基板裏面にN型のゲッタリング
拡散層14を形成する。次に半導体基&12を熱酸化し
て第2の酸化膜]5を形成する。次に第2図(b)に示
すように、半導体基板12の両面に第1の窒化膜16を
形成したのち、半導体基板]2の表面のみの第1の窒化
膜16をRIE法(平行平板型)によりエツチング除去
する。
次に第2図(c)に示すように、半導体基板120表面
の第2の酸化膜15.第1の酸化膜コ3を順次エツチン
グ除去する。次に半導体基板を再び熱酸化して厚さ約5
00人の第3の酸化膜17を形成する。この実施例では
半導体基板表面におけるこの薄い酸化膜17の形成が、
半導体基板裏面を第2の酸化膜15と第1の窒化膜16
で被覆保護された状態で行なわれるので、半導体基板裏
面の拡散層からのアウトデイフュージョンを防止するこ
とができるという利点がある。
の第2の酸化膜15.第1の酸化膜コ3を順次エツチン
グ除去する。次に半導体基板を再び熱酸化して厚さ約5
00人の第3の酸化膜17を形成する。この実施例では
半導体基板表面におけるこの薄い酸化膜17の形成が、
半導体基板裏面を第2の酸化膜15と第1の窒化膜16
で被覆保護された状態で行なわれるので、半導体基板裏
面の拡散層からのアウトデイフュージョンを防止するこ
とができるという利点がある。
次に第2図(d)に示すように、半導体基板12表面を
選択的にホトレジスト層18で被覆保護した後、上面か
らP型不純物をイオン注入することにより、ベースイオ
ン注入層1つを形成する。
選択的にホトレジスト層18で被覆保護した後、上面か
らP型不純物をイオン注入することにより、ベースイオ
ン注入層1つを形成する。
次に第2図(e)に示すように、ホ)・レジスト層18
を除去した後、第2の窒化膜2oを形成する。次に写真
蝕刻法により選択的に第2の窒化膜20をエツチング除
去することにより、エミッタ拡散窓及びベースコンタク
ト拡散窓を開孔する。
を除去した後、第2の窒化膜2oを形成する。次に写真
蝕刻法により選択的に第2の窒化膜20をエツチング除
去することにより、エミッタ拡散窓及びベースコンタク
ト拡散窓を開孔する。
一つ−
次に第2図(f>に示すように、エミッタ拡散窓上のみ
の第3の酸化膜17をエツチング除去した後、半導体基
板表面にポリシリコン層21を形成し、さらに上面から
N型不純物を多量にイオン注入する。次にポリシリコン
R21表面を第4の酸化膜で被覆保護した後、高温熱処
理を行なうことにより、ベースイオン注入層1つのアニ
ールとエミッタ拡散層22の形成を同時に実施する。次
に第4の酸化膜を全面エツチング除去した後、写真蝕刻
法によりエミッタ拡散層22上以外のポリシリコン層2
1をエツチング除去する。次に第2図(g)に示すよう
に、ポリシリコン層21表面のみを第5の酸化膜23で
被覆保護した後、ベースコンタクト窓上のみの第3の酸
化膜を除去し、さらにベースコンタクトボロン拡散を例
えば900℃ 20分で行ないベースコンタクト拡散層
24を形成する。
の第3の酸化膜17をエツチング除去した後、半導体基
板表面にポリシリコン層21を形成し、さらに上面から
N型不純物を多量にイオン注入する。次にポリシリコン
R21表面を第4の酸化膜で被覆保護した後、高温熱処
理を行なうことにより、ベースイオン注入層1つのアニ
ールとエミッタ拡散層22の形成を同時に実施する。次
に第4の酸化膜を全面エツチング除去した後、写真蝕刻
法によりエミッタ拡散層22上以外のポリシリコン層2
1をエツチング除去する。次に第2図(g)に示すよう
に、ポリシリコン層21表面のみを第5の酸化膜23で
被覆保護した後、ベースコンタクト窓上のみの第3の酸
化膜を除去し、さらにベースコンタクトボロン拡散を例
えば900℃ 20分で行ないベースコンタクト拡散層
24を形成する。
第2図(h)に示ずように、第5の酸化膜23を全面エ
ツチング除去した後、Aρを全面に蒸着し、しかる後写
真蝕刻法によりAρを整形分離し、エミッタ電極25及
びベース電極26を形成する。
ツチング除去した後、Aρを全面に蒸着し、しかる後写
真蝕刻法によりAρを整形分離し、エミッタ電極25及
びベース電極26を形成する。
以」二説明したように本発明を適用したダイオード、
I−ランジスタにおいては、半導体基板表面における薄
い酸化膜の形成が、半導体基板裏面を酸化膜及び窒化膜
で被覆保護された状態で行なわれるので、半導体基板裏
面の拡散層からの不純物のアウトデイフュージョンを防
止することが可能となり、その結果半導体基板表面側に
形成される拡散層の不純物分布に影響を及ぼす懸念が全
くなくなる。このため特性のばらつきが1/2〜1/3
に低減されるため、半導体装置の歩留りを大幅に向上さ
せることができる。
I−ランジスタにおいては、半導体基板表面における薄
い酸化膜の形成が、半導体基板裏面を酸化膜及び窒化膜
で被覆保護された状態で行なわれるので、半導体基板裏
面の拡散層からの不純物のアウトデイフュージョンを防
止することが可能となり、その結果半導体基板表面側に
形成される拡散層の不純物分布に影響を及ぼす懸念が全
くなくなる。このため特性のばらつきが1/2〜1/3
に低減されるため、半導体装置の歩留りを大幅に向上さ
せることができる。
第1図(a)〜(e)及び第2図(a)〜(h)は本発
明の第1及び第2の実施例を説明するための半導体チッ
プの断面図、第3図(a)〜(d)は従来例を説明する
ための半導体チップの断面図である。 1・・・半導体基板、2・・・第1の酸化膜、3・・・
ガードリング拡散層、4・・・第2の酸化膜、5・・・
第1の窒化膜、6・・・第3の酸化膜、7・・・第1の
イオン注入層、8・・・第2のイオン注入層、9・・・
ホトレジスト層、10・・・第2の窒化膜、11・・・
アノード電極、12・・・半導体基板、1.3・・・第
1の酸化膜、]4・・・ゲッタリング拡散層、]5・・
・第2の酸化膜、16・・・第1の窒化膜、17・・・
第3の酸化膜、18・・・ホトレジスト層、19・・・
ベースイオン注入層、20・・・第2の窒化膜、21・
・・ポリシリコン層、22・・・エミッタ拡散層、23
・・・第5の酸化膜、24・・・ベースコンタクト拡散
層、25・・・エミッタ電極、26・・・ベース電極、
30・・・開口部。
明の第1及び第2の実施例を説明するための半導体チッ
プの断面図、第3図(a)〜(d)は従来例を説明する
ための半導体チップの断面図である。 1・・・半導体基板、2・・・第1の酸化膜、3・・・
ガードリング拡散層、4・・・第2の酸化膜、5・・・
第1の窒化膜、6・・・第3の酸化膜、7・・・第1の
イオン注入層、8・・・第2のイオン注入層、9・・・
ホトレジスト層、10・・・第2の窒化膜、11・・・
アノード電極、12・・・半導体基板、1.3・・・第
1の酸化膜、]4・・・ゲッタリング拡散層、]5・・
・第2の酸化膜、16・・・第1の窒化膜、17・・・
第3の酸化膜、18・・・ホトレジスト層、19・・・
ベースイオン注入層、20・・・第2の窒化膜、21・
・・ポリシリコン層、22・・・エミッタ拡散層、23
・・・第5の酸化膜、24・・・ベースコンタクト拡散
層、25・・・エミッタ電極、26・・・ベース電極、
30・・・開口部。
Claims (1)
- 第1導電型の半導体基板の両面に第1の絶縁層を形成す
る工程と、少なくとも裏面の前記第1の絶縁層をエッチ
ング除去し前記半導体基板を露出させる工程と、この露
出した半導体基板に第1導電型の不純物を導入し拡散層
を形成する工程と、この拡散層と前記第1の絶縁層上を
第2の絶縁層と第2の絶縁層を侵す液でエッチングされ
ない第3の絶縁層とで被覆保護する工程と、半導体基板
の表面の前記第3の絶縁層をエッチング除去し前記第2
の絶縁層を露出させる工程と、少くとも露出した前記第
2及びその下の第1の絶縁層の一部を選択的にエッチン
グ除去し前記半導体基板表面を露出させる工程と、この
露出した半導体基板表面に第4の絶縁層を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28492990A JPH04159768A (ja) | 1990-10-23 | 1990-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28492990A JPH04159768A (ja) | 1990-10-23 | 1990-10-23 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04159768A true JPH04159768A (ja) | 1992-06-02 |
Family
ID=17684888
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28492990A Pending JPH04159768A (ja) | 1990-10-23 | 1990-10-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04159768A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61154132A (ja) * | 1984-12-27 | 1986-07-12 | Toshiba Corp | 半導体装置の製造方法 |
JPH02164040A (ja) * | 1988-12-19 | 1990-06-25 | Nec Corp | シリコン半導体基板の処理方法 |
-
1990
- 1990-10-23 JP JP28492990A patent/JPH04159768A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61154132A (ja) * | 1984-12-27 | 1986-07-12 | Toshiba Corp | 半導体装置の製造方法 |
JPH02164040A (ja) * | 1988-12-19 | 1990-06-25 | Nec Corp | シリコン半導体基板の処理方法 |
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