JP2904545B2 - 高耐圧プレーナ型半導体素子およびその製造方法 - Google Patents
高耐圧プレーナ型半導体素子およびその製造方法Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、表面に接合終端処理用の高抵抗体膜を有す
る高耐圧プレーナ型半導体素子とその製造方法に関す
る。
る高耐圧プレーナ型半導体素子とその製造方法に関す
る。
（従来の技術） 第８図は、従来の高耐圧プレーナ型pn接合ダイオード
の一例である。高抵抗のn-型シリコン層１の表面に選択
的にアノード層としてのｐ型層２が形成され、このｐ型
層２の周囲にはこれに接して電解緩和用の低濃度p-型層
７が形成されている。このｐ型層２からさらに所定距離
はなれた領域のn-型層１の表面にはｐ型層２を取り囲む
ように高濃度n+型層10が形成されている。ｐ型層２とn+
型層10の間のウェハ表面には絶縁膜９を介して高抵抗体
膜として半絶縁性多結晶シリコン膜８が形成されてい
る。半絶縁性多結晶シリコン膜８は外側の端部がn+型層
10にコンタクトし、内側の端部がｐ型層２の表面に形成
された高濃度p+型層３にコンタクトしている。半絶縁性
多結晶シリコン膜８の表面は両端部を除いて絶縁膜13に
より覆われている。p+型層３にコンタクトするアノード
電極は、p-型層７の上方まで張り出してパターン形成さ
れ半絶縁性多結晶シリコン膜８にもコンタクトさせてい
る。n-型シリコン層１の裏面にはn+型層５を介してカソ
ード電極６が形成されている。n+型層10にも、同時に多
結晶シリコン膜８の端部にコンタクトする電位固定用の
電極11が設けられている。
の一例である。高抵抗のn-型シリコン層１の表面に選択
的にアノード層としてのｐ型層２が形成され、このｐ型
層２の周囲にはこれに接して電解緩和用の低濃度p-型層
７が形成されている。このｐ型層２からさらに所定距離
はなれた領域のn-型層１の表面にはｐ型層２を取り囲む
ように高濃度n+型層10が形成されている。ｐ型層２とn+
型層10の間のウェハ表面には絶縁膜９を介して高抵抗体
膜として半絶縁性多結晶シリコン膜８が形成されてい
る。半絶縁性多結晶シリコン膜８は外側の端部がn+型層
10にコンタクトし、内側の端部がｐ型層２の表面に形成
された高濃度p+型層３にコンタクトしている。半絶縁性
多結晶シリコン膜８の表面は両端部を除いて絶縁膜13に
より覆われている。p+型層３にコンタクトするアノード
電極は、p-型層７の上方まで張り出してパターン形成さ
れ半絶縁性多結晶シリコン膜８にもコンタクトさせてい
る。n-型シリコン層１の裏面にはn+型層５を介してカソ
ード電極６が形成されている。n+型層10にも、同時に多
結晶シリコン膜８の端部にコンタクトする電位固定用の
電極11が設けられている。
このpn接合ダイオード構造は、p-型層７による電界集
中の緩和の効果、アノード電極４の張り出し部分の所謂
フィールドプレートによる電界緩和の効果、さらに半絶
縁性多結晶シリコン膜８による電位勾配直線化の効果に
よて、高耐圧を実現したものである。
中の緩和の効果、アノード電極４の張り出し部分の所謂
フィールドプレートによる電界緩和の効果、さらに半絶
縁性多結晶シリコン膜８による電位勾配直線化の効果に
よて、高耐圧を実現したものである。
しかしながらこの従来構造では、素子特性および加工
上に次のような問題があった。アノード電極４の一部を
フィールドプレートとして半絶縁性多結晶シリコン膜８
上に延在させるため、この半絶縁性多結晶シリコン膜８
をパターンニングした後に絶縁膜13を堆積し、これを選
択エッチングして半絶縁性多結晶シリコン膜８の表面を
露出させる工程が必要である。絶縁膜13として例えばCV
DSiO2膜を用いた場合、これを弗酸系溶液で選択エッチ
ングすると、SiO2を含む半絶縁性多結晶シリコン膜８の
表面も少なからずエッチングされる。このため半絶縁性
多結晶シリコン膜８の膜厚が薄くなり、設計値通りの耐
圧特性が得られなくなる。また半絶縁性多結晶シリコン
膜８がエッチングされても、酸素と結合していないシリ
コンはエッチングされずに残るため、半絶縁性多結晶シ
リコン膜８の表面が荒れ、またシリコンがエッチング残
渣としてウェハ上に残る。これはその後の加工精度，加
工の信頼性を低下させ、ひいては素子の信頼性を低下さ
せる。
上に次のような問題があった。アノード電極４の一部を
フィールドプレートとして半絶縁性多結晶シリコン膜８
上に延在させるため、この半絶縁性多結晶シリコン膜８
をパターンニングした後に絶縁膜13を堆積し、これを選
択エッチングして半絶縁性多結晶シリコン膜８の表面を
露出させる工程が必要である。絶縁膜13として例えばCV
DSiO2膜を用いた場合、これを弗酸系溶液で選択エッチ
ングすると、SiO2を含む半絶縁性多結晶シリコン膜８の
表面も少なからずエッチングされる。このため半絶縁性
多結晶シリコン膜８の膜厚が薄くなり、設計値通りの耐
圧特性が得られなくなる。また半絶縁性多結晶シリコン
膜８がエッチングされても、酸素と結合していないシリ
コンはエッチングされずに残るため、半絶縁性多結晶シ
リコン膜８の表面が荒れ、またシリコンがエッチング残
渣としてウェハ上に残る。これはその後の加工精度，加
工の信頼性を低下させ、ひいては素子の信頼性を低下さ
せる。
（発明が解決しようとする課題） 以上のように、半絶縁性多結晶シリコン膜を接合終端
処理用の高抵抗体膜として用いた高耐圧プレーナ型素子
では、その半絶縁性多結晶シリコン膜を絶縁膜で覆った
後に絶縁膜エッチングにより露出させる工程が入るため
に、十分な逆耐圧特性が得られず、また加工精度や加工
の信頼性を低下させるといった問題があった。
処理用の高抵抗体膜として用いた高耐圧プレーナ型素子
では、その半絶縁性多結晶シリコン膜を絶縁膜で覆った
後に絶縁膜エッチングにより露出させる工程が入るため
に、十分な逆耐圧特性が得られず、また加工精度や加工
の信頼性を低下させるといった問題があった。
本発明は、この様な問題を解決した高耐圧プレーナ型
半導体素子とその製造方法を提供することを目的とす
る。
半導体素子とその製造方法を提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段） 本発明は上記目的を達成するため、高耐圧プレーナ型
半導体素子の接合終端処理用の半絶縁性多結晶シリコン
膜の端部に所定の電位を与えるためにこの端部に低抵抗
の多結晶シリコン膜を介在させるようにする。
半導体素子の接合終端処理用の半絶縁性多結晶シリコン
膜の端部に所定の電位を与えるためにこの端部に低抵抗
の多結晶シリコン膜を介在させるようにする。
すなわち本発明に係る高耐圧プレーナ型半導体素子
は、 高抵抗の第１導電型半導体層と、 この第１導電型半導体層表面に選択的に形成されて素
子のpn接合を構成する第２導電型半導体層と、 この第２導電型半導体層から所定距離離れて前記第１
導電型半導体層表面に形成された第１導電型の高濃度拡
散層と、 前記第２導電型半導体層と高濃度拡散層の間の前記第
１導電型半導体層表面に直接または第１の絶縁膜を介し
て形成され、一端が前記高濃度拡散層電位に設定された
半絶縁性多結晶シリコン膜と、 この半絶縁性多結晶シリコン膜の他端部に接して形成
された、この他端部に前記第２導電型半導体層の電位を
与えるための多結晶シリコン膜と、 前記半絶縁性多結晶シリコン膜表面を覆う第２の絶縁
膜と、 を有することを特徴とする。
は、 高抵抗の第１導電型半導体層と、 この第１導電型半導体層表面に選択的に形成されて素
子のpn接合を構成する第２導電型半導体層と、 この第２導電型半導体層から所定距離離れて前記第１
導電型半導体層表面に形成された第１導電型の高濃度拡
散層と、 前記第２導電型半導体層と高濃度拡散層の間の前記第
１導電型半導体層表面に直接または第１の絶縁膜を介し
て形成され、一端が前記高濃度拡散層電位に設定された
半絶縁性多結晶シリコン膜と、 この半絶縁性多結晶シリコン膜の他端部に接して形成
された、この他端部に前記第２導電型半導体層の電位を
与えるための多結晶シリコン膜と、 前記半絶縁性多結晶シリコン膜表面を覆う第２の絶縁
膜と、 を有することを特徴とする。
また本発明はその様な高耐圧プレーナ型半導体素子を
製造する方法であって、 ウェハの高抵抗の第１導電型半導体層の表面に選択的
に素子のpn接合を構成する第２導電型半導体層を形成す
る工程と、 前記ウェハ上に第１の絶縁膜を介して多結晶シリコン
膜を堆積する工程と、 前記多結晶シリコン膜を選択エッチングして第１のリ
ング状パターンとこれを取り囲む第２のリング状パター
ンを形成し、二つのリング上パターンの間を除いて前記
第１の絶縁膜をエッチング除去する工程と、 前記第１のリング状パターンおよびその内側の領域に
第２導電型不純物をイオン注入してその第１のリング状
パターンを低抵抗化すると共に第２導電型半導体層表面
に第２導電型高濃度層を形成する工程と、 前記第２のリング状パターンおよびその外側に第１導
電型不純物をイオン注入してその第２のリング状パター
ンを低抵抗化すると共に前記第１導電型半導体層表面に
第１導電型高濃度層を形成する工程と、 前記第1,第２のリング状パターンの間を跨ぐように高
抵抗体膜をパターン形成する工程と、 前記高抵抗体膜が形成されたウェハ上に第２の絶縁膜
を堆積する工程と、 前記第２の絶縁膜を選択エッチングして前記第１のリ
ング状パターンの内側端部および第２のリング状パター
ンの外側端部を露出させると共に、前記第２導電型高濃
度層および第１導電型高濃度層表面を露出させる工程
と、 前記第２導電型高濃度層とこれに隣接する第１のリン
グ状パターンの端部にコンタクトする電極、および前記
第１導電型高濃度層とこれに隣接する第２のリング状パ
ターンの端部にコンタクトする電極を形成する工程と、 を有することを特徴とする。
製造する方法であって、 ウェハの高抵抗の第１導電型半導体層の表面に選択的
に素子のpn接合を構成する第２導電型半導体層を形成す
る工程と、 前記ウェハ上に第１の絶縁膜を介して多結晶シリコン
膜を堆積する工程と、 前記多結晶シリコン膜を選択エッチングして第１のリ
ング状パターンとこれを取り囲む第２のリング状パター
ンを形成し、二つのリング上パターンの間を除いて前記
第１の絶縁膜をエッチング除去する工程と、 前記第１のリング状パターンおよびその内側の領域に
第２導電型不純物をイオン注入してその第１のリング状
パターンを低抵抗化すると共に第２導電型半導体層表面
に第２導電型高濃度層を形成する工程と、 前記第２のリング状パターンおよびその外側に第１導
電型不純物をイオン注入してその第２のリング状パター
ンを低抵抗化すると共に前記第１導電型半導体層表面に
第１導電型高濃度層を形成する工程と、 前記第1,第２のリング状パターンの間を跨ぐように高
抵抗体膜をパターン形成する工程と、 前記高抵抗体膜が形成されたウェハ上に第２の絶縁膜
を堆積する工程と、 前記第２の絶縁膜を選択エッチングして前記第１のリ
ング状パターンの内側端部および第２のリング状パター
ンの外側端部を露出させると共に、前記第２導電型高濃
度層および第１導電型高濃度層表面を露出させる工程
と、 前記第２導電型高濃度層とこれに隣接する第１のリン
グ状パターンの端部にコンタクトする電極、および前記
第１導電型高濃度層とこれに隣接する第２のリング状パ
ターンの端部にコンタクトする電極を形成する工程と、 を有することを特徴とする。
（作用） 本発明によれば、接合終端処理用の半絶縁性多結晶シ
リコン膜を絶縁膜で覆った状態に保つことによって、半
絶縁性多結晶シリコン膜の膜減りを防止することがで
き、これにより素子の逆耐圧の劣化を防止することがで
きる。また半絶縁性多結晶シリコン膜のエッチングによ
る残渣の影響がなくなり、加工精度および加工の信頼性
の低下が防止される。
リコン膜を絶縁膜で覆った状態に保つことによって、半
絶縁性多結晶シリコン膜の膜減りを防止することがで
き、これにより素子の逆耐圧の劣化を防止することがで
きる。また半絶縁性多結晶シリコン膜のエッチングによ
る残渣の影響がなくなり、加工精度および加工の信頼性
の低下が防止される。
（実施例） 以下、本発明の実施例を説明する。
第１図は、一実施例のプレーナ型pn接合ダイオードで
ある。従来の第８図と対応する部分には第８図と同一符
号を付してある。高抵抗のn-型シリコン層１の表面に選
択的にアノード層としてのｐ型層２が形成され、その周
囲には低濃度p-型層７が形成されている。p-型層７から
所定距離離れたウェハ周辺には高濃度n+型層10が形成さ
れている。ｐ型層２からn+型層10に跨がってウェハ表面
に第１の絶縁膜９が配設されている。第１の絶縁膜９上
には、低抵抗の導体膜として第1,第２の多結晶シリコン
膜121,122が配設されている。これら第1,第２の多結晶
シリコン膜121,122はｐ型層２を中心として同心的にリ
ング状パターンをなして、第１の多結晶シリコン膜121
はｐ型層２とp-型層７の境界領域上を覆い、第２の多結
晶シリコン膜122はn-型層１とn+型層10の境界領域上を
覆うように形成されている。これら二つの多結晶シリコ
ン膜121,122に跨がるように高抵抗体膜としての半絶縁
性多結晶シリコン膜８が配設されている。多結晶シリコ
ン膜121,122は全体として保護用絶縁膜14により覆われ
ているが、それらの端部は除去されて半絶縁性多結晶シ
リコン膜８の両端部がそれぞれ多結晶シリコン膜121,12
2にコンタクトしている。半絶縁性多結晶シリコン膜８
上は、CVDSiO2膜等の第２の絶縁膜13により完全に覆わ
れている。第２の絶縁膜13にはコンタクト孔が開けら
れ、ｐ型層２表面に形成されたp+型層３にコンタクトし
てアノード電極４が形成され、またn+型層10にコンタク
トして電位固定用の電極11が形成されている。アノード
電極４側のコンタクト孔は一部多結晶シリコン膜121が
露出するように開けられていて、アノード電極４はこの
多結晶シリコン膜121にもコンタクトさせている。電位
固定用の電極11も同様に多結晶シリコン膜122にコンタ
クトさせている。n-型シリコン層１の裏面にはn+型層５
を介してカソード電極６が形成されている。
ある。従来の第８図と対応する部分には第８図と同一符
号を付してある。高抵抗のn-型シリコン層１の表面に選
択的にアノード層としてのｐ型層２が形成され、その周
囲には低濃度p-型層７が形成されている。p-型層７から
所定距離離れたウェハ周辺には高濃度n+型層10が形成さ
れている。ｐ型層２からn+型層10に跨がってウェハ表面
に第１の絶縁膜９が配設されている。第１の絶縁膜９上
には、低抵抗の導体膜として第1,第２の多結晶シリコン
膜121,122が配設されている。これら第1,第２の多結晶
シリコン膜121,122はｐ型層２を中心として同心的にリ
ング状パターンをなして、第１の多結晶シリコン膜121
はｐ型層２とp-型層７の境界領域上を覆い、第２の多結
晶シリコン膜122はn-型層１とn+型層10の境界領域上を
覆うように形成されている。これら二つの多結晶シリコ
ン膜121,122に跨がるように高抵抗体膜としての半絶縁
性多結晶シリコン膜８が配設されている。多結晶シリコ
ン膜121,122は全体として保護用絶縁膜14により覆われ
ているが、それらの端部は除去されて半絶縁性多結晶シ
リコン膜８の両端部がそれぞれ多結晶シリコン膜121,12
2にコンタクトしている。半絶縁性多結晶シリコン膜８
上は、CVDSiO2膜等の第２の絶縁膜13により完全に覆わ
れている。第２の絶縁膜13にはコンタクト孔が開けら
れ、ｐ型層２表面に形成されたp+型層３にコンタクトし
てアノード電極４が形成され、またn+型層10にコンタク
トして電位固定用の電極11が形成されている。アノード
電極４側のコンタクト孔は一部多結晶シリコン膜121が
露出するように開けられていて、アノード電極４はこの
多結晶シリコン膜121にもコンタクトさせている。電位
固定用の電極11も同様に多結晶シリコン膜122にコンタ
クトさせている。n-型シリコン層１の裏面にはn+型層５
を介してカソード電極６が形成されている。
第２図（ａ）〜（ｅ）は、第１図のpn接合ダイオード
のアノード側の製造プロセスを示したものである。具体
的にその製造プロセスを説明すると、n-型シリコン層１
の表面にボロンのイオン注入と熱拡散によってｐ型層２
およびp-型層７を形成した後、ウェハ表面に第１の絶縁
膜９として１μｍ程度の厚い熱酸化膜を形成し、その上
に多結晶シリコン膜12を堆積する（（ａ））。次にPEP
プロセスにより多結晶シリコン膜12をパターニングし
て、ｐ−型層７上を覆うリング状の第１の多結晶シリコ
ン膜121、およびこれから所定距離離れたリング状の第
２の多結晶シリコン膜122を形成する。さらにPEPプロセ
スによりこれら第1,第２の多結晶シリコン膜121,122間
の領域をフォトレジストで覆って第１の絶縁膜９を選択
的にエッチング除去する（（ｂ））。さらにPEPプロセ
スを経てｐ型層２と第１の多結晶シリコン膜121にボロ
ン等のｐ型不純物をイオン注入して、ｐ型層２の表面に
p+型層３を形成すると同時に、第１の多結晶シリコン膜
121を低抵抗化する。同様にして第２の多結晶シリコン
膜122およびその外側にリン等のｎ型不純物をイオン注
入して、n+型層10を形成すると同時に第２の多結晶シリ
コン膜122を低抵抗化する（（ｃ））。
のアノード側の製造プロセスを示したものである。具体
的にその製造プロセスを説明すると、n-型シリコン層１
の表面にボロンのイオン注入と熱拡散によってｐ型層２
およびp-型層７を形成した後、ウェハ表面に第１の絶縁
膜９として１μｍ程度の厚い熱酸化膜を形成し、その上
に多結晶シリコン膜12を堆積する（（ａ））。次にPEP
プロセスにより多結晶シリコン膜12をパターニングし
て、ｐ−型層７上を覆うリング状の第１の多結晶シリコ
ン膜121、およびこれから所定距離離れたリング状の第
２の多結晶シリコン膜122を形成する。さらにPEPプロセ
スによりこれら第1,第２の多結晶シリコン膜121,122間
の領域をフォトレジストで覆って第１の絶縁膜９を選択
的にエッチング除去する（（ｂ））。さらにPEPプロセ
スを経てｐ型層２と第１の多結晶シリコン膜121にボロ
ン等のｐ型不純物をイオン注入して、ｐ型層２の表面に
p+型層３を形成すると同時に、第１の多結晶シリコン膜
121を低抵抗化する。同様にして第２の多結晶シリコン
膜122およびその外側にリン等のｎ型不純物をイオン注
入して、n+型層10を形成すると同時に第２の多結晶シリ
コン膜122を低抵抗化する（（ｃ））。
続いて、保護用絶縁膜14として熱酸化膜を形成した
後、第１の多結晶シリコン膜121の外周部および第２の
多結晶シリコン膜122の内周部に開口を開け、半絶縁性
多結晶シリコン膜８を堆積してこれを第１の多結晶シリ
コン膜121，第２の多結晶シリコン膜122間に跨がるよう
にパターン形成する（（ｄ））。その後CVD法により第
２の絶縁膜13を堆積し、アニールを行う。そしてｐ型層
２上とこれに隣接する第１の多結晶シリコン膜121上、
およびn+型層10上とこれに隣接する第２の多結晶シリコ
ン膜122上に開口を開け、Alの蒸着，パターニングによ
り、アノード電極４および電位固定用電極11を形成する
（（ｅ））。アノード電極４は第１の多結晶シリコン膜
121にもコンタクトし、電極11は第２の多結晶シリコン
膜122にもコンタクトする。
後、第１の多結晶シリコン膜121の外周部および第２の
多結晶シリコン膜122の内周部に開口を開け、半絶縁性
多結晶シリコン膜８を堆積してこれを第１の多結晶シリ
コン膜121，第２の多結晶シリコン膜122間に跨がるよう
にパターン形成する（（ｄ））。その後CVD法により第
２の絶縁膜13を堆積し、アニールを行う。そしてｐ型層
２上とこれに隣接する第１の多結晶シリコン膜121上、
およびn+型層10上とこれに隣接する第２の多結晶シリコ
ン膜122上に開口を開け、Alの蒸着，パターニングによ
り、アノード電極４および電位固定用電極11を形成する
（（ｅ））。アノード電極４は第１の多結晶シリコン膜
121にもコンタクトし、電極11は第２の多結晶シリコン
膜122にもコンタクトする。
この実施例によれば、パターン形成された高抵抗体膜
としての半絶縁性多結晶シリコン膜８は、その上を覆う
第２の絶縁膜13をパターニングする際にも露出すること
はなく、完全に第２の絶縁膜13で覆われている。したが
って例えば弗酸系エッチング液で絶縁膜13をエッチング
する場合にも、半絶縁性多結晶シリコン膜８の膜減りや
残渣が生じる事はない。アノード電極４は半絶縁性多結
晶シリコン膜８に直接接触しないが、低抵抗化された多
結晶シリコン膜121を介して接続される。またアノード
電極４は第１の多結晶シリコン膜121に接続されてお
り、この第１の多結晶シリコン膜121がフィールドプレ
ートとして機能する。したがって従来に比べて逆耐圧の
高い信頼性の高いpn接合ダイオードが得られる。
としての半絶縁性多結晶シリコン膜８は、その上を覆う
第２の絶縁膜13をパターニングする際にも露出すること
はなく、完全に第２の絶縁膜13で覆われている。したが
って例えば弗酸系エッチング液で絶縁膜13をエッチング
する場合にも、半絶縁性多結晶シリコン膜８の膜減りや
残渣が生じる事はない。アノード電極４は半絶縁性多結
晶シリコン膜８に直接接触しないが、低抵抗化された多
結晶シリコン膜121を介して接続される。またアノード
電極４は第１の多結晶シリコン膜121に接続されてお
り、この第１の多結晶シリコン膜121がフィールドプレ
ートとして機能する。したがって従来に比べて逆耐圧の
高い信頼性の高いpn接合ダイオードが得られる。
第３図は本発明の他の実施例のプレーナ型pn接合ダイ
オードである。この実施例では先の実施例と異なり、第
１の多結晶シリコン膜121を直接ｐ型層２にコンタクト
させている。素子周辺の電位固定用の拡散層はｎ型層15
とn+型層10により構成しており、第２の多結晶シリコン
膜122はｎ型層15にコンタクトさせている。アノード電
極４は第１の多結晶シリコン膜121に直接コンタクトさ
せていないが、ｐ型層２を介して両者は電気的に接続さ
れる。電極11と第２の多結晶シリコン膜122についても
同様である。この実施例において更に、アノード電極４
を第１の多結晶シリコン膜121にコンタクトさせ、電極1
1を第２の多結晶シリコン膜122にコンタクトさせること
もできる。
オードである。この実施例では先の実施例と異なり、第
１の多結晶シリコン膜121を直接ｐ型層２にコンタクト
させている。素子周辺の電位固定用の拡散層はｎ型層15
とn+型層10により構成しており、第２の多結晶シリコン
膜122はｎ型層15にコンタクトさせている。アノード電
極４は第１の多結晶シリコン膜121に直接コンタクトさ
せていないが、ｐ型層２を介して両者は電気的に接続さ
れる。電極11と第２の多結晶シリコン膜122についても
同様である。この実施例において更に、アノード電極４
を第１の多結晶シリコン膜121にコンタクトさせ、電極1
1を第２の多結晶シリコン膜122にコンタクトさせること
もできる。
この実施例によっても先の実施例と同様の効果が得ら
れる。
れる。
第４図は更に他の実施例のpn接合ダイオードである。
これは、第１図の実施例における第１の絶縁膜９のう
ち、n-型層１上の部分を除去して、高抵抗膜である半絶
縁性多結晶シリコン膜８が直接n-型層１にコンタクトす
るようにしたものである。
これは、第１図の実施例における第１の絶縁膜９のう
ち、n-型層１上の部分を除去して、高抵抗膜である半絶
縁性多結晶シリコン膜８が直接n-型層１にコンタクトす
るようにしたものである。
第５図は更に他の実施例のpn接合ダイオードであり、
第１の絶縁膜９のうち、n-型層１上の部分のみならずp-
型層７上の部分を除去して、高抵抗膜である半絶縁性多
結晶シリコン膜８が直接n-型層およびp-型層７にコンタ
クトするようにしたものである。
第１の絶縁膜９のうち、n-型層１上の部分のみならずp-
型層７上の部分を除去して、高抵抗膜である半絶縁性多
結晶シリコン膜８が直接n-型層およびp-型層７にコンタ
クトするようにしたものである。
第６図は更に他の実施例のpn接合ダイオードである。
この実施例では、半絶縁性多結晶シリコン膜８の周辺部
については、多結晶シリコン膜を介することなく直接n+
型層10にコンタクトさせている。
この実施例では、半絶縁性多結晶シリコン膜８の周辺部
については、多結晶シリコン膜を介することなく直接n+
型層10にコンタクトさせている。
これら第４図〜第６図の実施例によっても先の実施例
と同様の効果が得られる。
と同様の効果が得られる。
第７図は更に他の実施例のpn接合ダイオードである。
この実施例においては、半絶縁性多結晶シリコン膜８と
多結晶シリコン膜121,122の形成順序を逆にしている。
この様にしても、保護用絶縁膜14を例えば薄い熱酸化膜
とすれば、これを選択エッチングして半絶縁性多結晶シ
リコン膜８上に開口を開ける工程でのエッチングの制御
性は高くなり、したがって半絶縁性多結晶シリコン膜８
の膜減りや残渣をほとんど生じないようにすることがで
きる。また多結晶シリコン膜121,122を形成し、厚い絶
縁膜13を堆積した後、この絶縁膜13をエッチングする工
程では半絶縁性多結晶シリコン膜８を露出させることは
ない。したがってこの実施例によっても同様の効果が得
られる。
この実施例においては、半絶縁性多結晶シリコン膜８と
多結晶シリコン膜121,122の形成順序を逆にしている。
この様にしても、保護用絶縁膜14を例えば薄い熱酸化膜
とすれば、これを選択エッチングして半絶縁性多結晶シ
リコン膜８上に開口を開ける工程でのエッチングの制御
性は高くなり、したがって半絶縁性多結晶シリコン膜８
の膜減りや残渣をほとんど生じないようにすることがで
きる。また多結晶シリコン膜121,122を形成し、厚い絶
縁膜13を堆積した後、この絶縁膜13をエッチングする工
程では半絶縁性多結晶シリコン膜８を露出させることは
ない。したがってこの実施例によっても同様の効果が得
られる。
本発明は上記実施例に限られるものではなく、更にそ
の趣旨を逸脱しない範囲で種々変形して実施することが
できる。
の趣旨を逸脱しない範囲で種々変形して実施することが
できる。
［発明の効果］ 以上述べたように本発明によれば、接合終端処理用の
半絶縁性多結晶シリコン膜を有する高耐圧プレーナ型半
導体素子の半絶縁性多結晶シリコン膜の膜減りや残渣の
発生を防止して、安定した逆耐圧特性を持つ信頼性の高
い素子を得ることができる。
半絶縁性多結晶シリコン膜を有する高耐圧プレーナ型半
導体素子の半絶縁性多結晶シリコン膜の膜減りや残渣の
発生を防止して、安定した逆耐圧特性を持つ信頼性の高
い素子を得ることができる。
第１図は本発明の一実施例のプレーナ型pn接合ダイオー
ドを示す図、 第２図（ａ）〜（ｅ）はその製造工程を示す図、 第３図は他の実施例のpn接合ダイオードを示す図、 第４図は更に他の実施例のpn接合ダイオードを示す図、 第５図は更に他の実施例のpn接合ダイオードを示す図、 第６図は更に他の実施例のpn接合ダイオードを示す図、 第７図は更に他の実施例のpn接合ダイオードを示す図、 第８図は従来のpn接合ダイオードを示す図である。 １……n-型シリコン層、２……ｐ型層、３……p+型層、
４……アノード電極、５……n+型層、６……カソード電
極、７……p-型層、８……半絶縁性多結晶シリコン膜
（高抵抗体膜）、９……第１の絶縁膜、10……n+型層、
11……電極、121,122……多結晶シリコン膜（導体
膜）、13……第２の絶縁膜、14……保護用絶縁膜、15…
…ｎ型層。
ドを示す図、 第２図（ａ）〜（ｅ）はその製造工程を示す図、 第３図は他の実施例のpn接合ダイオードを示す図、 第４図は更に他の実施例のpn接合ダイオードを示す図、 第５図は更に他の実施例のpn接合ダイオードを示す図、 第６図は更に他の実施例のpn接合ダイオードを示す図、 第７図は更に他の実施例のpn接合ダイオードを示す図、 第８図は従来のpn接合ダイオードを示す図である。 １……n-型シリコン層、２……ｐ型層、３……p+型層、
４……アノード電極、５……n+型層、６……カソード電
極、７……p-型層、８……半絶縁性多結晶シリコン膜
（高抵抗体膜）、９……第１の絶縁膜、10……n+型層、
11……電極、121,122……多結晶シリコン膜（導体
膜）、13……第２の絶縁膜、14……保護用絶縁膜、15…
…ｎ型層。
Claims (2)
- 【請求項１】高抵抗の第１導電型半導体層と、 この第１導電型半導体層表面に選択的に形成されて素子
のpn接合を構成する第２導電型半導体層と、 この第２導電型半導体層から所定距離離れて前記第１導
電型半導体層表面に形成された第１導電型の高濃度拡散
層と、 前記第２導電型半導体層と高濃度拡散層の間の前記第１
導電型半導体層表面に直接または第１の絶縁膜を介して
形成され、一端が前記高濃度拡散層電位に設定された半
絶縁性多結晶シリコン膜と、 この半絶縁性多結晶シリコン膜の他端部に接して形成さ
れた、この他端部に前記第２導電型半導体層の電位を与
えるための多結晶シリコン膜と、 前記半絶縁性多結晶シリコン膜表面を覆う第２の絶縁膜
と、 を有することを特徴とする高耐圧プレーナ型半導体素
子。 - 【請求項２】ウェハの高抵抗の第１導電型半導体層の表
面に選択的に素子のpn接合を構成する第２導電型半導体
層を形成する工程と、 前記ウェハ上に第１の絶縁膜を介して多結晶シリコン膜
を堆積する工程と、 前記多結晶シリコン膜を選択エッチングして第１のリン
グ状パターンとこれを取り囲む第２のリング状パターン
を形成し、二つのリング上パターンの間を除いて前記第
１の絶縁膜をエッチング除去する工程と、 前記第１のリング状パターンおよびその内側の領域に第
２導電型不純物をイオン注入してその第１のリング状パ
ターンを低抵抗化すると共に第２導電型半導体層表面に
第２導電型高濃度層を形成する工程と、 前記第２のリング状パターンおよびその外側に第１導電
型不純物をイオン注入してその第２のリング状パターン
を低抵抗化すると共に前記第１導電型半導体層表面に第
１導電型高濃度層を形成する工程と、 前記第1,第２のリング状パターンの間を跨ぐように高抵
抗体膜をパターン形成する工程と、 前記高抵抗体膜が形成されたウェハ上に第２の絶縁膜を
堆積する工程と、 前記第２の絶縁膜を選択エッチングして前記第１のリン
グ状パターンの内側端部および第２のリング状パターン
の外側端部を露出させると共に、前記第２導電型高濃度
層および第１導電型高濃度層表面を露出させる工程と、 前記第２導電型高濃度層とこれに隣接する第１のリング
状パターンの端部にコンタクトする電極、および前記第
１導電型高濃度層とこれに隣接する第２のリング状パタ
ーンの端部にコンタクトする電極を形成する工程と、 を有することを特徴とする高耐圧プレーナ型半導体素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11673690A JP2904545B2 (ja) | 1990-05-08 | 1990-05-08 | 高耐圧プレーナ型半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11673690A JP2904545B2 (ja) | 1990-05-08 | 1990-05-08 | 高耐圧プレーナ型半導体素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414266A JPH0414266A (ja) | 1992-01-20 |
| JP2904545B2 true JP2904545B2 (ja) | 1999-06-14 |
Family
ID=14694519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11673690A Expired - Fee Related JP2904545B2 (ja) | 1990-05-08 | 1990-05-08 | 高耐圧プレーナ型半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904545B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959342A (en) * | 1993-12-08 | 1999-09-28 | Lucent Technologies Inc. | Semiconductor device having a high voltage termination improvement |
| JP6519455B2 (ja) * | 2015-11-26 | 2019-05-29 | 三菱電機株式会社 | 半導体装置 |
-
1990
- 1990-05-08 JP JP11673690A patent/JP2904545B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414266A (ja) | 1992-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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