JPS61129868A - 半導体装置 - Google Patents
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- JPS61129868A JPS61129868A JP59252326A JP25232684A JPS61129868A JP S61129868 A JPS61129868 A JP S61129868A JP 59252326 A JP59252326 A JP 59252326A JP 25232684 A JP25232684 A JP 25232684A JP S61129868 A JPS61129868 A JP S61129868A
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はプレーナ型の半導体装置に関し、就中、その接
合耐圧を向上するために用いられるフィールドプレート
構造の改良に係る。
合耐圧を向上するために用いられるフィールドプレート
構造の改良に係る。
プレーナ型の半導体装置は一導電型の半導体層表面から
該半導体層に対して逆導電型の不純物領域を形成した構
造を有し、これにより形成される接合（プレーナ接合）
は必然的に湾曲され且つその接合端部は半導体層の表面
に露出されることになる。
該半導体層に対して逆導電型の不純物領域を形成した構
造を有し、これにより形成される接合（プレーナ接合）
は必然的に湾曲され且つその接合端部は半導体層の表面
に露出されることになる。
第２図（Ａ）は上記ブレーナ接合の一例を示す断面図で
ある。同図において、１はＮ型シリコン層である。該Ｎ
型シリコン層１の表面からは高濃度のＰ１型不純物領域
２が形成されると共に、全表面を覆うシリコン酸化膜３
が形成されている。
ある。同図において、１はＮ型シリコン層である。該Ｎ
型シリコン層１の表面からは高濃度のＰ１型不純物領域
２が形成されると共に、全表面を覆うシリコン酸化膜３
が形成されている。
このプレーナ接合に逆バイアスが印加されると、接合近
傍には図中破線で示す状態で空乏層が広がる。空乏層は
Ｐ＋型頭領１ｇ２内も形成されるが、不純物濃度の高い
Ｐ“型領域内部での空乏層の幅は極めて狭いから、図で
は省略しである。
傍には図中破線で示す状態で空乏層が広がる。空乏層は
Ｐ＋型頭領１ｇ２内も形成されるが、不純物濃度の高い
Ｐ“型領域内部での空乏層の幅は極めて狭いから、図で
は省略しである。
一般にプレーナ接合にはブレークダウン耐圧が低いとい
う問題があり、これは主に接合面の湾曲部に電界が集中
することによるものであるが、図示のように接合表面近
傍における空乏層の幅が狭くなっていることも耐圧低下
の原因になつ−ている。
う問題があり、これは主に接合面の湾曲部に電界が集中
することによるものであるが、図示のように接合表面近
傍における空乏層の幅が狭くなっていることも耐圧低下
の原因になつ−ている。
即ち、表面近傍でのみ空乏層が狭くなるため空乏層の湾
曲部は更に湾曲が大きくなり、電界集中が激しくなる。
曲部は更に湾曲が大きくなり、電界集中が激しくなる。
そこで、プレーナ接合における耐圧向上を図るために、
従来からフィールドプレート構造が採用されている。
従来からフィールドプレート構造が採用されている。
第２図（Ｂ）は最も一般的に行なわれているフィールド
プレート構造を示しており、図示のように接合近傍のＮ
型シリコン層領域２上に、酸化膜３を介してアルミニウ
ム等の導電性金属からなるフィールドプレート電極４が
形成されている。該フィールドプレート電極４には負の
電圧が印加され、これにより電極下のＮ型シリコン層領
域表層から電子が排斥される結果、図示のように空乏層
が形成される。こうしてフィールドプレート効果により
表面の空乏層の形状が補正されるため、プレーナ接合の
耐圧の向上を図ることが可能となる。
プレート構造を示しており、図示のように接合近傍のＮ
型シリコン層領域２上に、酸化膜３を介してアルミニウ
ム等の導電性金属からなるフィールドプレート電極４が
形成されている。該フィールドプレート電極４には負の
電圧が印加され、これにより電極下のＮ型シリコン層領
域表層から電子が排斥される結果、図示のように空乏層
が形成される。こうしてフィールドプレート効果により
表面の空乏層の形状が補正されるため、プレーナ接合の
耐圧の向上を図ることが可能となる。
第３図（Ａ）は従来行なわれている他のフィー、ルドプ
レート構造を示す断面図である。この構造では、例えば
酸素添加された多結晶シリコン層等の高抵抗導体からな
るフィールドプレート電極４′を用い、且つ該電極４′
のＹ端からＸ端に向けて図示のように微少電流ｉを流す
ようになっている。微少電流ｉが流れることによって電
圧降下が生じるから、フィールドプレート電極４′には
Ｙ端からＸ端にかけて第３図（Ｂ）に示すような電位勾
配が形成される。このような勾配をもった電圧が印加さ
れる結果、この場合にフィールドプレート効果により形
成される空乏層は、図中破線で示すように周辺部に向っ
て清かに傾斜した形状になる。
レート構造を示す断面図である。この構造では、例えば
酸素添加された多結晶シリコン層等の高抵抗導体からな
るフィールドプレート電極４′を用い、且つ該電極４′
のＹ端からＸ端に向けて図示のように微少電流ｉを流す
ようになっている。微少電流ｉが流れることによって電
圧降下が生じるから、フィールドプレート電極４′には
Ｙ端からＸ端にかけて第３図（Ｂ）に示すような電位勾
配が形成される。このような勾配をもった電圧が印加さ
れる結果、この場合にフィールドプレート効果により形
成される空乏層は、図中破線で示すように周辺部に向っ
て清かに傾斜した形状になる。
第２図（Ｂ）の構造では空乏層の形状補正はな ”され
るものの、フィールドプレート電極４に印加される電圧
は一定であるため、延長して形成された空乏層の端部に
は曲率の大きい湾曲部が発生する。このため、この新た
な湾曲部分に電界集中を生じ、充分な耐圧向上効果が得
られないという問題があった。
るものの、フィールドプレート電極４に印加される電圧
は一定であるため、延長して形成された空乏層の端部に
は曲率の大きい湾曲部が発生する。このため、この新た
な湾曲部分に電界集中を生じ、充分な耐圧向上効果が得
られないという問題があった。
これに対し、第３図（Ａ）の構造ではフィールドプレー
ト効果による空乏層の延びは極めて滑らかであるため、
第２図（Ｂ）の帯金のような問題体なく、充分な耐圧向
上効果が得られる。しかし、この場合にはフィールドプ
レート電極４′に微少電ｌｉを流さなければならないか
ら、電力損失番生じるという問題があった。また、この
ような構造をトランジスタ等の素子に採用した場合、小
電流領域での動作が困難で、誤動作を生じ易いという問
題があった。
ト効果による空乏層の延びは極めて滑らかであるため、
第２図（Ｂ）の帯金のような問題体なく、充分な耐圧向
上効果が得られる。しかし、この場合にはフィールドプ
レート電極４′に微少電ｌｉを流さなければならないか
ら、電力損失番生じるという問題があった。また、この
ような構造をトランジスタ等の素子に採用した場合、小
電流領域での動作が困難で、誤動作を生じ易いという問
題があった。
（発明の目的〕
本発明は上記事情に鑑みてなされたもので、逆バイアス
されたプレーナ接合の空乏層の形状を滑らかな理想的な
形状に補正して充分な耐圧向上効果を得ることができ、
且つ電流損失や誤動作の発生をも防止できるフィールド
プレート構造を具備した半導体装置を提供するものであ
る。
されたプレーナ接合の空乏層の形状を滑らかな理想的な
形状に補正して充分な耐圧向上効果を得ることができ、
且つ電流損失や誤動作の発生をも防止できるフィールド
プレート構造を具備した半導体装置を提供するものであ
る。
本発明による半導体装置は、第一導電型半導体層と、該
第一導電型半導体層の表面から所定の拡散深さで選択的
に形成されて第一導電型半導体層との間にプレーナ接合
を形成している第二導電型不純物領域と、該第二導電型
不純物領域および前記第一導電型半導体層の表面を覆う
絶縁膜と、該絶縁膜を介して前記第二導電型不純物領域
の周縁からその外側の第一導電型領域に亙る領域上に形
成された半導体層からなるフィールドプレート電極と、
該フィールドプレート電極を構成する半導体層の前記第
二導電型不純物領域側に形成された第二導電型領域およ
びその外側に形成されて半導体層の全膜厚に屋る接合を
形成する第一導電型領域とを具備し、前記ブレーナ接合
に逆バイアスを印加して動作させる際、フィールドプレ
ート電極を構成する半導体層の接合にも逆バイアスを印
加するようにしたことを特徴とするものである。
第一導電型半導体層の表面から所定の拡散深さで選択的
に形成されて第一導電型半導体層との間にプレーナ接合
を形成している第二導電型不純物領域と、該第二導電型
不純物領域および前記第一導電型半導体層の表面を覆う
絶縁膜と、該絶縁膜を介して前記第二導電型不純物領域
の周縁からその外側の第一導電型領域に亙る領域上に形
成された半導体層からなるフィールドプレート電極と、
該フィールドプレート電極を構成する半導体層の前記第
二導電型不純物領域側に形成された第二導電型領域およ
びその外側に形成されて半導体層の全膜厚に屋る接合を
形成する第一導電型領域とを具備し、前記ブレーナ接合
に逆バイアスを印加して動作させる際、フィールドプレ
ート電極を構成する半導体層の接合にも逆バイアスを印
加するようにしたことを特徴とするものである。
上記本発明におけるフィールドプレート電極はダイオー
ドを構成しており、逆バイアスの印加によってその接合
近傍に空乏層が形成される。この空乏層が形成されてい
る状態のダイオードはコンデンサと等価であり、空乏層
領域にはその幅方向に電位勾配が形成される。従って、
河谷電力損失を伴うことなく第３図（Ａ）の構造と同様
のフィールドプレート効果を得ることができる。
ドを構成しており、逆バイアスの印加によってその接合
近傍に空乏層が形成される。この空乏層が形成されてい
る状態のダイオードはコンデンサと等価であり、空乏層
領域にはその幅方向に電位勾配が形成される。従って、
河谷電力損失を伴うことなく第３図（Ａ）の構造と同様
のフィールドプレート効果を得ることができる。
（発明の実施例）
以下に本発明を高耐圧バイポーラトランジスタに適用し
た一実施例を説明する。
た一実施例を説明する。
第１図は本発明の一実施例になる高耐圧バイポーラ型半
導体装置を示す断面図である。同図において、１１はＰ
型シリコン基板である。該Ｐ型シリコン基板上にはＮ型
エピタキシャルシリコン層が成長され、両者の間にはＮ
“型埋込層１２が形成されている。Ｎ型エピタキシャル
シリコン層の表面からは前記Ｐ型基板に達するＰ＋型分
離領域１３が選択的に形成され、これによってＮ型コレ
クタＩＩ域１４が周囲から電気的に分離されている。
導体装置を示す断面図である。同図において、１１はＰ
型シリコン基板である。該Ｐ型シリコン基板上にはＮ型
エピタキシャルシリコン層が成長され、両者の間にはＮ
“型埋込層１２が形成されている。Ｎ型エピタキシャル
シリコン層の表面からは前記Ｐ型基板に達するＰ＋型分
離領域１３が選択的に形成され、これによってＮ型コレ
クタＩＩ域１４が周囲から電気的に分離されている。
コレクタ領域１４の表層にはＰ型ベース領域１５が形成
され、該ベース領域内にはＮ＋型エミッタ領域１６が形
成されている。また、ベース領域１５にはＰ“型ベース
コンタクト領域１７が形成され、コレクタ領域にもＮ０
型コレクタコンタクト領域１８が形成されている。エピ
タキシャルシリコン層の表面はシリコン酸化膜１９で覆
われ、該酸化膜上には多結晶シリコン層からなるフィー
ルドプレート電極２０がパターンニングされている。
され、該ベース領域内にはＮ＋型エミッタ領域１６が形
成されている。また、ベース領域１５にはＰ“型ベース
コンタクト領域１７が形成され、コレクタ領域にもＮ０
型コレクタコンタクト領域１８が形成されている。エピ
タキシャルシリコン層の表面はシリコン酸化膜１９で覆
われ、該酸化膜上には多結晶シリコン層からなるフィー
ルドプレート電極２０がパターンニングされている。
該フィールドプレート電極２０はＰ型ベース領域１５の
周縁部上からその外側のＮ型コレクタ領域１４上に厘り
で形成され、その表面は酸化膜２１で覆われている。ま
た、このフィールドプレート電極２０の内側部分、即ち
Ｐ型ベース領域側部分はＰ型子結晶シリコン領域２２、
その外側はＮ型多結晶シリコン領域２３になっており、
両者はフィールドプレート電極２０の全膜厚に亙る接合
を形成している。シリコン酸化膜１９上にはアルミニウ
ムパターンからなるエミッタ電極２４、ベース電極２５
、コレクタ電極２６が形成されており、これらの電極は
コンタクトホールを介して夫々エミッタ領域１６、ベー
スコンタクト領域１７、コレクタコンタクトＩＮ域１８
に接続されている。更に、エミッタ電極２４はフィール
ドプレート電極２０のＰ型頭域２２に接続され、またコ
レクタ電−極２６はフィールドプレート電極２０のＮ型
領域２３に接続されている。
周縁部上からその外側のＮ型コレクタ領域１４上に厘り
で形成され、その表面は酸化膜２１で覆われている。ま
た、このフィールドプレート電極２０の内側部分、即ち
Ｐ型ベース領域側部分はＰ型子結晶シリコン領域２２、
その外側はＮ型多結晶シリコン領域２３になっており、
両者はフィールドプレート電極２０の全膜厚に亙る接合
を形成している。シリコン酸化膜１９上にはアルミニウ
ムパターンからなるエミッタ電極２４、ベース電極２５
、コレクタ電極２６が形成されており、これらの電極は
コンタクトホールを介して夫々エミッタ領域１６、ベー
スコンタクト領域１７、コレクタコンタクトＩＮ域１８
に接続されている。更に、エミッタ電極２４はフィール
ドプレート電極２０のＰ型頭域２２に接続され、またコ
レクタ電−極２６はフィールドプレート電極２０のＮ型
領域２３に接続されている。
上記実施例における作用を説明すれば次の通りである。
第１図のバイポーラ型半導体装置を動作させる際、エミ
ッタ領域１６とベース領域１５の間には順バイアスが印
加され、ベース領ｔ１１５とコレクタ領域１４との間に
は逆バイアスが印加される。
ッタ領域１６とベース領域１５の間には順バイアスが印
加され、ベース領ｔ１１５とコレクタ領域１４との間に
は逆バイアスが印加される。
従って、ベース／コレクタ間のＰＮ接合近傍に空乏層が
広がると共に、フィールドプレート電極２０のＰＮ接合
にも逆バイアスが印加されて空乏層が広がる。第４図（
Ａ）はフィールドプレート電極２０に空乏層が広がった
状態を示しており、図中交差斜線を付した部分が空乏層
を示している。
広がると共に、フィールドプレート電極２０のＰＮ接合
にも逆バイアスが印加されて空乏層が広がる。第４図（
Ａ）はフィールドプレート電極２０に空乏層が広がった
状態を示しており、図中交差斜線を付した部分が空乏層
を示している。
このような状態おけるフィールドプレート電極２０は、
空乏層を誘電体層としたコンデンサと等価である。従っ
て全く電流が流れない状態でも、空乏層領域には第４図
（Ｂ）に示すような電位勾配が形成され、コレクタ領域
１４表面には第３図（Ａ＞と同様の理想的なフィールド
プレート効果が加わる。この結果、コレクタ領域のベー
ス領域１５との接合近傍表面には第５図中に破線で示す
ように滑かな形状の空乏層が形成され、接合耐圧の向上
を図ることができる。しかも、既述のようにこの実施例
ではフィールドプレート電極２０に電流を流す必要がな
いから、第３図で説明した従来例のように電力損失や微
少電流動作領域での誤動作を生じることがない。
空乏層を誘電体層としたコンデンサと等価である。従っ
て全く電流が流れない状態でも、空乏層領域には第４図
（Ｂ）に示すような電位勾配が形成され、コレクタ領域
１４表面には第３図（Ａ＞と同様の理想的なフィールド
プレート効果が加わる。この結果、コレクタ領域のベー
ス領域１５との接合近傍表面には第５図中に破線で示す
ように滑かな形状の空乏層が形成され、接合耐圧の向上
を図ることができる。しかも、既述のようにこの実施例
ではフィールドプレート電極２０に電流を流す必要がな
いから、第３図で説明した従来例のように電力損失や微
少電流動作領域での誤動作を生じることがない。
次に、第１図の実施例にお１けるフイールドブレ−上電
極２０を形成する方法の一例につき、第６図（Ａ）〜（
Ｄ）を参照して説明する。
極２０を形成する方法の一例につき、第６図（Ａ）〜（
Ｄ）を参照して説明する。
まず、Ｐ型シリコン基板１１を用いた従来のバイポーラ
プロセスにおける定法に従って、Ｎ型エピタキシャル層
１４Ｎ＋型埋込層１２、Ｐ＋型分離領域１３を形成した
後、エピタキシャル層表面を１１００℃の上記雰囲気中
で６０分酸化し、膜厚６０００人のフィールド酸化膜１
９を形成する。
プロセスにおける定法に従って、Ｎ型エピタキシャル層
１４Ｎ＋型埋込層１２、Ｐ＋型分離領域１３を形成した
後、エピタキシャル層表面を１１００℃の上記雰囲気中
で６０分酸化し、膜厚６０００人のフィールド酸化膜１
９を形成する。
続いてＣＶＤ法により膜厚５０００人のＮ型多結晶シリ
コン層を堆積し、これをパターンニングしてフィールド
プレート電極となるＮ型多結晶シリコンパターン２０′
を形成する（第６図（Ａ）図示）。
コン層を堆積し、これをパターンニングしてフィールド
プレート電極となるＮ型多結晶シリコンパターン２０′
を形成する（第６図（Ａ）図示）。
次に、フォトエツチングによりベース領域となる部分の
フィールド酸化膜を選択的にエツチングして開孔した後
、１１００℃でドライ酸化を行なうことにより、ベース
開孔部および多結晶シリコンパターン２０の表面に膜厚
１０００人の薄い酸化膜２１を形成する（第６図（８）
図示）。
フィールド酸化膜を選択的にエツチングして開孔した後
、１１００℃でドライ酸化を行なうことにより、ベース
開孔部および多結晶シリコンパターン２０の表面に膜厚
１０００人の薄い酸化膜２１を形成する（第６図（８）
図示）。
次に、ベース領域開孔部からフィールドプレート電極の
Ｐ型頭域２２となる部分上に亙っで開孔部を、有するレ
ジストパターン３１を形成し、該レジストパターン３１
をマスクとしてボロンのイオン注入を行なことにより、
ベース領域予定部およびＰ型頭域２２の予定部にボロン
をドープする（第６図（Ｃ）図示）。
Ｐ型頭域２２となる部分上に亙っで開孔部を、有するレ
ジストパターン３１を形成し、該レジストパターン３１
をマスクとしてボロンのイオン注入を行なことにより、
ベース領域予定部およびＰ型頭域２２の予定部にボロン
をドープする（第６図（Ｃ）図示）。
次に、レジストパターン３１を除去し、熱処理をを行な
って先にイオン注入したボロンの活性化を行ない、Ｐ型
ベース領域２５を形成すると同時に、フィールドプレー
ト電極２０のＰ型頭域２２を形成する（第６図（Ｄ）図
示）。
って先にイオン注入したボロンの活性化を行ない、Ｐ型
ベース領域２５を形成すると同時に、フィールドプレー
ト電極２０のＰ型頭域２２を形成する（第６図（Ｄ）図
示）。
その後は定法に従ってエミッタ拡散およびコレクタコン
タクト領域１８の形成、ベースコンタクト領域１７の形
成、更にアルミニウム配線２４゜２５．２６の形成を行
なえば第１図の構造を具備したバイポーラ型半導体装置
を得ることができる。
タクト領域１８の形成、ベースコンタクト領域１７の形
成、更にアルミニウム配線２４゜２５．２６の形成を行
なえば第１図の構造を具備したバイポーラ型半導体装置
を得ることができる。
以上詳述したように、本発明によれば半導体装置のフィ
ールドプレート電極構造を改良することにより、逆バイ
アスされたプレーナ接合の空乏層の形状を滑らかな理想
的な形状に補正して充分な耐圧向上効果を得ると同時に
、電流損失や誤動作の発生をも防止できる等、顕著な効
果が得られるものである。
ールドプレート電極構造を改良することにより、逆バイ
アスされたプレーナ接合の空乏層の形状を滑らかな理想
的な形状に補正して充分な耐圧向上効果を得ると同時に
、電流損失や誤動作の発生をも防止できる等、顕著な効
果が得られるものである。
第１図は本発明をバイポーラ型半導体装置に適用した一
実施例を示す断面図、第２図（Ａ）はプレーナ接合とそ
の耐圧低下の問題を説明する断面図であり、同図（Ｂ）
は従来の半導体装置におけるフィールドプレート構造を
示す断面図、第３図（Ａ）（Ｂ）は従来の改良されたフ
ィールドプレート構造を示す説明図、第４図（Ａ）（Ｂ
）は第１因の実施例における作用を示す説明図、第５図
は第１図の実施例においてベース領域１５とコレクタ領
域１４の接合近傍に広がる空乏層の形状を示す断面図、
第６図（Ａ）〜（Ｄ）は第１図の実施例になる半導体装
置の要部製造工程を順を追って示す断面図である。 １１・・・Ｐ型シリコン基板、１２・・・Ｎ＋型型埋領
領域１３・・・Ｐ＋型分離領域、１４・・・Ｎ型コレク
タ領域、１５・・・Ｐ型ベース領域、１６・・・Ｎ＋＋
エミッタ領域１．１７・・・Ｐゝ型ベースコンタクトろ
ういき、１８・・−Ｎ”型コレクタコンタクト領域、１
９・・・フィールド酸化膜、２０・・パフイールドプレ
ート電極、２０゛′・・・Ｎ型多結晶シリコンパターン
、２１・・・薄い酸化膜、２２・・・Ｐ型頭域、２３・
・・Ｎ型領域、３１・・・レジストパターン。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図 第５図 第６図 第６図
実施例を示す断面図、第２図（Ａ）はプレーナ接合とそ
の耐圧低下の問題を説明する断面図であり、同図（Ｂ）
は従来の半導体装置におけるフィールドプレート構造を
示す断面図、第３図（Ａ）（Ｂ）は従来の改良されたフ
ィールドプレート構造を示す説明図、第４図（Ａ）（Ｂ
）は第１因の実施例における作用を示す説明図、第５図
は第１図の実施例においてベース領域１５とコレクタ領
域１４の接合近傍に広がる空乏層の形状を示す断面図、
第６図（Ａ）〜（Ｄ）は第１図の実施例になる半導体装
置の要部製造工程を順を追って示す断面図である。 １１・・・Ｐ型シリコン基板、１２・・・Ｎ＋型型埋領
領域１３・・・Ｐ＋型分離領域、１４・・・Ｎ型コレク
タ領域、１５・・・Ｐ型ベース領域、１６・・・Ｎ＋＋
エミッタ領域１．１７・・・Ｐゝ型ベースコンタクトろ
ういき、１８・・−Ｎ”型コレクタコンタクト領域、１
９・・・フィールド酸化膜、２０・・パフイールドプレ
ート電極、２０゛′・・・Ｎ型多結晶シリコンパターン
、２１・・・薄い酸化膜、２２・・・Ｐ型頭域、２３・
・・Ｎ型領域、３１・・・レジストパターン。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図 第５図 第６図 第６図
Claims (2)
- （１）第一導電型半導体層と、該第一導電型半導体層の
表面から所定の拡散深さで選択的に形成されて第一導電
型半導体層との間にプレーナ接合を形成している第二導
電型不純物領域と、該第二導電型不純物領域および前記
第一導電型半導体層の表面を覆う絶縁膜と、該絶縁膜を
介して前記第二導電型不純物領域の周縁からその外側の
第一導電型領域に亙る領域上に形成された半導体層から
なるフィールドプレート電極と、該フィールドプレート
電極を構成する半導体層の前記第二導電型不純物領域側
に形成された第二導電型領域およびその外側に形成され
て半導体層の全膜厚に亙る接合を形成する第一導電型領
域とを具備し、前記プレーナ接合に逆バイアスを印加し
て動作させる際、フィールドプレート電極を構成する半
導体層の接合にも逆バイアスを印加するようにしたこと
を特徴とする半導体装置。 - （２）前記第一導電型半導体層がバイポーラトランジス
タのコレクタ領域を構成し、前記第二導電型不純物領域
がバイポーラトランジスタのベース領域を構成している
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252326A JPS61129868A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置 |
| KR1019850008747A KR890004495B1 (ko) | 1984-11-29 | 1985-11-22 | 반도체 장치 |
| US06/802,372 US4707720A (en) | 1984-11-29 | 1985-11-27 | Semiconductor memory device |
| EP85115145A EP0190423B1 (en) | 1984-11-29 | 1985-11-29 | Planar semiconductor device having a field plate electrode |
| DE8585115145T DE3585225D1 (de) | 1984-11-29 | 1985-11-29 | Planare halbleitervorrichtung mit einer feldplatte. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252326A JPS61129868A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61129868A true JPS61129868A (ja) | 1986-06-17 |
| JPH0344412B2 JPH0344412B2 (ja) | 1991-07-05 |
Family
ID=17235704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252326A Granted JPS61129868A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170469A (ja) * | 1988-12-22 | 1990-07-02 | Fuji Electric Co Ltd | 半導体装置 |
| US5475258A (en) * | 1992-10-30 | 1995-12-12 | Nippondenso Co., Ltd. | Power semiconductor device with protective element |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999766A (ja) * | 1982-11-29 | 1984-06-08 | Nec Corp | 半導体集積回路装置 |
-
1984
- 1984-11-29 JP JP59252326A patent/JPS61129868A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999766A (ja) * | 1982-11-29 | 1984-06-08 | Nec Corp | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170469A (ja) * | 1988-12-22 | 1990-07-02 | Fuji Electric Co Ltd | 半導体装置 |
| US5475258A (en) * | 1992-10-30 | 1995-12-12 | Nippondenso Co., Ltd. | Power semiconductor device with protective element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344412B2 (ja) | 1991-07-05 |
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