JPS5999766A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置にかかり、特に高耐圧バイ
ポーラトランジスタを有する半導体集積回路装置に―す
る。

最近めリニア集積回路（以後リニアＩＣと呼ぶ）の発展
につれ、オーディオ出力用ＩＣ，電源用ｌＣなど従来、
個別半導体が使用されていた高電圧高出力領域にまで高
′成圧、高出力用リニアＩＣが多く用いられるに至って
いる。

従来、リニアＩＣの高耐圧化がＩＣの構造上、個別半導
体素子に比較して困難であったため、多くの分野で部品
点数、製造コスト、機器の小型化等の点で不利である個
別半導体素子を用いていたのが現状であった。

しかしながら、種々の技術的手法により、リニアＩＣの
高耐圧化はしだいに進みつつあり、現在では耐圧百数士
ボルトといった製品も開発されている。

通常、リニアＩＣの耐圧は、各領域を構成する半導体層
の接合間耐圧よりは、むしろＩＣ内に存在するトランジ
スタのコレクタ・エミッタ間耐圧（ＢｖＣＥＯ）により
制限されている。

すなわち、トランジスタの電流増幅作用により、逆バイ
アス状態であるコレクターとベース領域間の逆方向リー
ク電流を増幅し、特定の印加電圧以上になるとその逆方
向リーク電流が、理論上無限大にまで増幅されコレクタ
・エミッタ間電流を急激に増大し、トランジスタの逆方
向降伏にいたらしめることにより、トランジスタのコレ
クタ・エミッタ間耐圧（ＢｖｃＰｉ：ｏ）が決定される
からである。

このコレクタ・エミッタ間耐圧（ＢＶｃＥｏ）は近似的
に次式で与えられることが良く知られている。

ここでＢＶｃ　ＢＯｐｉ　ａｎｅは逆バイアス状態とな
るベース・コレクタ領域間め真の逆方向耐圧、ｈＦＥは
トランジスタのエミッタ接地面Ｒ覗流増幅率、ｎはトラ
ンジスタの構造によって決められるパラン・−夕である
。

例えば、リニアＩＣにおける代表的なトランジスタであ
る。プレーナーＷＮ）’Ｎ）ランジスタにおいてｈＦＥ
が１００　、　Ｂ　Ｖｃｎｏｐｌａｎｅが１００Ｖであ
ると仮定すると、構造上ｎはほぼ４であることが知られ
ているので、（１）式に各値を代入すると、となり、た
とえ１００■の耐圧を有する半導体層構造でＩＣを製造
したとしても、トランジスタの耐圧は３１．６　Ｖとな
り、すなわち、このＩＣの耐圧が３１．６　Ｖに制限さ
れることは明らかである。

従って、リニアＩＣの高耐圧化にあたっては１　）　Ｂ
　Ｖ　ｃｎｏｐｌａｎｅを増大させる。

２）　　ｈＦＦｉを小とする。

の２点を行なわなければならない。

■）の具体的な一実施例は、ベース領域、コレクタ頭載
双方の不純物濃度を乍けることであるが、これらは同時
にリニアＩＣ内の各素子の電気的特性に影響し、この影
響の度合いによＶ制限される。

さらに２）の方法の具体的な一実施例はトランジスタの
エミッタ形成条件を変えることにより可能である。しか
しながら、回路設計上、トランジスタのｈＦＥｔは大き
いほうが有利であるのが一般的でありむやみにｈＦＥｉ
を小さくすることはできない。

上記のようなトランジスタの電流増幅作用による耐圧制
限のほかに、「リーチスルー降伏」と呼ばれる耐圧制限
項目もある。この「リーチスル−降伏」は、逆バイアス
状態とな−）た、ベース・コレクタ領域より両領域方向
に発生する空乏層のうち、コレクタ側空乏層が、比較的
不純・初濃度の低く形成されているコレクタ領域を越え
、コレクタ直列抵抗を低くするために設けられている前
記コレクタ領域と同一の導電型を有する高濃度埋め込み
領域に達することにより起る現象であり、コレクタ側空
乏層が前記高濃度領域に達した後、空乏層幅はあ甘り伸
びなくなるにもかかわらず、接合間電界が請願すること
により、固有の臨界電界を越え、接合間のアバランシェ
降伏を起こす場合を指す。

この「リーチスルー降伏」による耐圧を上げるためには
、低濃度コレクタ領域を広く取ることにより可能である
が、前に述べた方法と同様、種々の条件てより制限され
る。従って、リニアＩＣの高耐圧化のためには、以上述
べた条件を最適化しながら設計していくわけである。

しかしながら、高耐圧化が進むにつれ、もう一つの別の
問題点が生じてぎた。その間、碩点とけべ−ス・コレク
タ領域間耐圧自會が不足する点でやる。

通常、プレーナ［ＮＰＮトランジスタにおいては、ベー
ス領域は、半導体表面部ら拡散して形成し、コレクタ・
領域はエピタキシャル層を使用して、おり、先に示した
第（１）武門のベース・コレクタ領域間の真の逆方向耐
圧Ｂ　Ｖｃｓｏ　ｐｌａｎｅとは、ベース拡散領域底部
とエピタキシャル層間の耐圧を意味し、実用上、十分な
耐圧を得るこ、とが可能である。

しかしながら、ベース領域形成Ω際、不純物の拡散が縦
方向ばかシでなく、横方向にも行なわれるため、第１図
の如き形状となる。坐厚図（ａ）に於いて１はコレクタ
傾城、２は半導体表面より不純物を拡散して形成したベ
ース領域を示す。コレクタ領域、ベース領域間に逆ノ、
（イアろ゛延圧を印加すると、前記両領域間接合部より
空乏層が延び、面領域間に電界が元止する。第１図（ｂ
）は空、２層が延びた状態を示し、Ｉ＋２は脹１図（ａ
）と同じ領域、３はベース領域側に延びた空乏層、４は
コレクタ領域側に延びた空乏層を示す。通常ベース領域
側の不純物濃度、が高いので、はとんど空乏層はコレク
タ領域側［、、にびる。このベース・コレクタ領域間耐
圧は１．前述したように、トランジスタ動作がない場合
には、領域間電界が、固有の臨界電界に達した時の印加
電圧となるわけである。ところが、第１図に示したより
なりｆＴ面を有プ“るベース・コレク、り領域間接合に
おいては、空乏層の広が９方が均一ではなく、半導体表
面と表面上に形成する絶縁被膜との間に存在する界面準
位、およびベース領域の端部における湾曲部により、空
乏層の広がり方が、さ−ス領域とコレクタ・頑域接合部
の半導体表面付近で最も小さくなる。従って、電界分布
がこの部分に集中し、逆方向降伏にいたらしめる。

すなわち、ベース・コレクタ間耐圧（ｋ３　Ｖａ　Ｂ、
Ｏ）は、次式のように表わせられる。

Ｂ　Ｖ　ｃＢｏ　＝　Ｂ　ＶｃＢｏｓｕｒｆａｃｅ≦Ｂ
　Ｖ、　ｃｎｏｐｌ、ａｎｅ・・・・・・・・・（３） （３）式においてＢ　ＶＣ！ＢＯｓｕｒ、ｆａｃｅは、
ベース−コレクタ間接合の半導体表面付近での耐圧、Ｂ
Ｖ、Ｃ！ＢＯｐｔａｎｅは、ベース・コレクタ間接合の
底面部での耐圧でｓｐ、Ｂ　Ｖａ　ＢＯ５ｕｒｆａｃｅ
とＢ　Ｖｃ　ｎｏ　ｐｌ　ａｎｅが等しくなる場合は、
ベース・コレクタ間接合が、完全に平面・上であるとき
のみである。

ベース・コレクタ領域間の表面部及び底面部に於ける耐
圧の比（Ｋ）’ｊなわち　・ は、主にベース領域の深さＣｒ１片とベース・コレクタ
領域間の底部に於ける降伏を起こす時の空乏層の幅（罵
）の比ｒｊ　／Ｗ０に依存し、ｒｊ／ｖＶｏが大である
ほどＫはｌに近づきｒ　ｊ／Ｗ　ｃが小、であるほどＯ
に近づくことが知られている−にとｒｊ／Ｗ。

の関係を示すグラフを概略的に第２（２）に示す。

このよりなことから、比較的低電圧用に設計されたＩＣ
においては、ベース・コレクタ領域の不純物＃度は高く
、シたがってＷ。は小さい。これにより、Ｋはｌに近い
直となるため Ｂ　ＶＯＥＯ＜　Ｂ　ＶｃＢｏｓｕｒｆａｃｅ　＜　Ｂ
　ＶｌａＢｏｐｌａｎｅ・　　・・・・・・・・・・・
（５） なる不等式が成立し、このＩＣの耐圧がトランジスタの
コレクタ・エミッタ間耐圧（、ＢＶｃｗｏ）により制限
されていることになるｄ　′ ところが、高耐圧ＩＣにおいては、ベース・コレクタ領
域共に不純物濃度を低くシ、接合間耐圧を高く取ること
が必要であるため、Ｗｏは大きくなる。これにより、Ｋ
はかなり１より少なる値となり　１．Ｊ：３．ＶＯＢＯ
５ｕｒｆａｃｅは低下し、（５）式の不等式が成立せず
、 Ｂ　ＶａＢｏ　５ｕｒｆａｃｅ　　＜　　Ｂ　ＶｃＥｏ
　　＜　Ｂ　Ｖｃｎｏｐｌａｎｅ　−”（’６）となり
、たとえ高いＢ　ＶｃＥｏｐｌ、ａｎｅを有するト２ン
ジｘ　タテ、あっても、ＩＣの耐圧はＢ　ＶＯＢＯｓ＋
ｊｒｆａｃｅにより決定されてしまう。

以上、説明したように、高耐圧ＩＣを実現するためには
ＩＣの接合間底部における耐圧ＢＶｐｌａｎｅを上げる
次めに不純物濃度を高くとる、トランジスタの電流増幅
率（ｈゆ）を小さくするなどのほかに接合、間耐圧すな
わち半導体表面部に於ける耐圧（Ｂ　Ｖｓｕｒｆａｃｅ
）を高くする必要がある。

従来、高耐圧ＩＣに於いては、半導体表面部に於ける耐
圧を高くする目的で行なわれているのが、アルミ等の半
導体表面上に形成された配線用低抵抗物質を利用したフ
ィールドプレート法である。

この方法を、ＮＰＮトランジスタに適用した一実施例を
第３図を参照して説明する。

第３図（ａ）は、この方法を適用したトランジスタのエ
ミッタ・ベース部分の平面図、第３図（ｂ）は切断面Ａ
−Ａ／に於ける断面図、第３図（Ｃ）は切断面Ｂ−Ｂ／
に於ける断面図であり、５はベース領域、６はエミッタ
領域、７はベース電極取り出し用コンタクト、８はエミ
ッタ電極取り出し用コンタクト、９はベース電極用低抵
抗層、ｌｏＩ′ｉエミッタ電極用低抵抗層、１１はコレ
クタ領域エピタキシャル層、１２はベース側空乏層、１
３はコレクタ側空乏層、１４は層間絶縁膜を示す。

第３図（ｂ）に示す如く、切断面へ−Ａ′に於いては、
ベース領域５とコレクタ領域１１との、半導体表面の境
界部の直上には、絶縁被膜１４を介して、ベース電極用
低抵抗層９が延在している。この低抵抗層９はベース領
域５と同電位にバイアスされているので、直下のコレク
タ領域１１との間に絶縁被膜１４を介して電界が生じる
。この電界により、半導体表面には空乏層領域が生じ、
ベース領域とコレクタ領域間の逆バイアスにより生じて
いた空乏層と融合する。この結果、従来半導体ｔ’−面
Ｏベース・コレクタ領域境界点に生じていた電界集中が
緩和され、表面に於ける耐圧Ｂ　Ｖ　ｐｌａｎｅが向上
するというものである。

しかしながら、配線用低抵抗層を利用した従来の方法で
は、前述した効果が十分に得られないという問題があっ
た。トランジスタのベース、エミッタ、コレクタ各領域
の電極が全て半導体表面に設けられている場合、エミッ
タ電極を他の部分に引き出すには、その配線は必らずベ
ース及びコレクタ・頭載の境界部分と交差することにな
る。従って、その配７腺用低抵抗物質とベース領域にバ
イアスされているフィールドプレート用低抵抗物質とは
、ベース、エミッタ間の成界強度、低抵抗物質形成の工
程能力等を考慮して、：ｔ！ｉ当な間隔が必要であるか
ら、必らずベース、コレクタ領域の半導体表面での境界
部直上には、ベース電極取り出し用低抵抗層のない部分
が少くともエミッタ配線の両脇に２箇所生じてしまう。

第３図（Ｃ）は、その−例を図示したものであり、切断
面Ｂ−Ｂ／に於いて、ベース、コレクタ領域の半導体表
面での境界部分１５の直上には、フィールドプレート用
低抵抗層９が存在していない。

そのため、この部分で、接合間の蹴界果中が生じフィー
ルドプレートを施したにもかかわらず、その効果が著し
く低減されてし葦う。

加えて、この方法では、ベース電極部の低抵抗層面積を
大きくとらなければならず、半導体表面における布線設
計にも制限を与えてしまうという欠点を有していた。

本発明の目的は、上記欠点を除去し、フィールドプレー
トによる接合間耐圧向上の効果を最大限に引き出し、か
つ布線設計に影響を与えないような構造を有する半導体
集積回路装置を提供するにある。

本発明の要旨は、−導電型半導体基板上に形成された第
１の導電型を有するコレクタ領域と、該コレクタ領域内
に形成された第２の導電型を有するベース領域と、該ベ
ース領域内に形成された前記コレクタ領域と同一の導電
型を有する高濃度のエミッタ領域とを有し、各領域のべ
極取り出し部は全て半導体表面上に設けられてなるトラ
ンジスタを有する半導体集積回路装置において、前記コ
レクタ領域とベース領域との半導体表面における境界部
分直上の全てにわたって第１の層間絶縁膜を介して形成
された第１の多結晶ンリコン層がベース領域と同一導電
型を有しかつベース“頑域に接続されるか又はエミッタ
領域と同一導電型を有しかつエミッタ領域に接続され、
かつ前記エミッタ領域又は前記ベース領域およびコレク
タ領域の直上には前記第１の層間絶縁膜を介して該エミ
ッタ領域またはベース領域およびコレクタ領域と同一導
電型を有する第２１第３の多結晶シリコン層がそれぞれ
＠記エミッタ領域又はベース領域およびコレクタ領域に
接続するよう形成され、かつ前記第１＋第２１第３の多
結晶シリコン層は第２の層間絶縁膜を介して形成された
半導体表面の低抵抗物質に接続してなることを特徴とす
る半導体集積回路装置にある。

以下実施例に基き、本発明の詳細な説明する。

第４図（ａ）および（１））は本発明の一実施例の平面
図および断面図である。第４図（ａ）および（ｂ）にお
いて、１６はＰ型半導体基板、１７は埋込みＮ　領域、
１８は絶縁分離用Ｐ　領域、１９はＮ型エピタキシャル
領域、２０はＰ型ベース領域、２１はコレクタ電極取り
出し用へ　領域、？２はベース電極取ジ出し用Ｐ　領域
、２３はへ　エミッタ領域、２４はシリコン窒化膜、２
５はＰ型多結晶シリコン層、２６および２７はＮ型多峙
晶シリコン層、２８　ｒ　２９および３０はシリコン酸
化！、３ｉは低抵抗物質の配線である。なお３２は多結
晶シリコン表面に形成した合金層（白金ノリサイド）で
ある。

第４図（ａ）および（ｂ）のような構造生することによ
２、コレクタ・暉域となるＮ型エビタキ７ヤル領域１９
とベース領域２０との半導体表面での境界部の直上全て
にわたり、シリコン窒化膜２４ζ１介して、ベース領域
に接続されているＰ　多結晶シリコ、ン領域２５：を形
成す・ることが可能である。すなわち、エメッ、り領域
や・配：蒙引き出しには、半導体表面の低抵抗物質３１
を用いればよいのである。

ベース領域２０と同電位である多結晶シリコン領域２５
と工、ビタキシャル領域１９間の電位差による電界・が
生じ、この結果、従来電界集中を生じていた半導体表面
における岱−ス、コレクタ領域の境界部全周のコレクタ
側空乏層を広げ、電界集中は緩和され、７．イールドプ
レートの効果を十分引き出せることは明らかである。

加えて、フィールドプレートの効果を得るために比較的
面積を必要とするベース屯極用低抵抗物質を形成する必
要がなくなった。

この結果、トランジスタ周辺の布線設計に制限を与える
９とがなくなるわけである。　　・第５図（ａ）γ（ｄ
）　ｌ−ｊ本発明の＝実施例による半導体集積回路装置
の製造方法の説明用の工程別・断面図である。第５図（
，１）〜（ｄ）に示す各領域は第４図と同一領域ｌは叩
じ番号を付しである。ベース領域２゜の形成までは従来
のバイボー２トランジスタの製造方法と同一であるので
省略する。

第５図（ａ）に示すとおりベース領域２ｏ形成後、いっ
たん半導体表面のシリコン酸化膜を除去した後、再びご
く薄いシリコン酸化膜を熱酸化法により形成した後、半
導体表面全面にシリコン窒化膜２４を５００に程度形成
する。その後、シリコン窒化膜２４を選択的に除去する
。

次に第５図（Ｉ））に示すように、熱酸化法によりシリ
コン窒化膜２４に覆われた部分以外の半導体層表面に熱
酸化法により選択的に１ミクロン程度のシリコン酸化膜
２８を形成する。次に、後工程で形成するベース成極取
り出し用Ｐ＋領域２２コレクタ電極取９出し用Ｎ＋領領
域１、およびＮ　エミッタ領域２３直上のシリコン窒化
膜を部分的に除去した後、半導体表面およびシリコン窒
化膜２４表面に多結晶シリコン層を形成する。そして多
結晶ノリコン層表面に、シリコン窒化膜を形成するが、
後工程で多結晶シリコン領域２５Ｔ２６＋２７とする部
分以外の多結晶シリコン層上の不用なシリコン窒化膜は
除去する。。

次に第５図、（Ｃ）に示すと□おり熱酸化法により、多
結晶シリコン層をシリラン酸化膜２９に変化させる。こ
の時、シリコン窒化膜に覆われた多結晶シリコン層は酸
化されない。次に、選択的に例えばボロンを多結晶シリ
コンに導入することにより層抵抗１００Ω／口８度のＰ
型多結晶ンリコン層２５を形成し、同時にシリコン窒化
膜の開口部を通してボロンがベース領域２０内に拡散さ
れるため、高＃度のベース電極取り出し用Ｐ＋領域２２
も形成される。

その後第５図（ｄ）に示すとおり、高旋回の例えばリン
を多結晶シリコン層に導入し、層抵抗５ｒ′）ＡＪＪ程
度のＮ型多結晶シリコ７層２６　ｒ　２７が形成される
と同時に、その直下のシリコン窒化膜２４の開口部より
リンが拡散されへ１エミツタ領域２３とコレクタ電極取
り出し用Ｎ　領域２１が形成される。その後、多結晶シ
リコン層２５　、２６　、２７表面に白金等の金属を蒸
着し、熱処理を行なうことにより、多結晶シリコン層の
表面を合金化し、非常に低抵抗にすることも可能である
。しかるのち、ＣｖＬ）法によりシリコン酸化膜３０を
形成し、適切な位置に開口部を設け、低抵抗物質３１を
選択的に形成することにより、トランジスタ各領域の電
極とする。

以上詳細に説明したように本発明によれば高耐圧を必要
とするＩＣの実現のために、従来、困難とされていた半
導体層間の表面での耐圧を改善することが可能となり、
布線設計にも影響を与えない高耐圧の半導体集積回路装
置を得ることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｂ）は、トランジスタのベース、コレ
クタ領域間の耐圧を説明するための半導体層の模式断面
図、第２図はベース領域の拡故深さｒｊ　　と空乏層幅
Ｗｃの比と、ベース領域底部におけるコレクタ領域との
耐圧と表面における耐圧との比にとの関係を示す概略関
係図、第３図（ａ）〜（Ｃ）は従来の高耐圧ＩＣに使用
されている低抵抗物質を用いたフィールドプレート法を
使用した一実施例の平面図および断面図、第４図（ａ）
　ｌ　（ｂ）は本発明の一実施例を示す平面図および断
面図、第５図（ａ）〜（ｄ）は本発明の一実施例の製造
方法を説明するための工程別１新面図である。 １・・・・・・コレクタ領域、２・・・・・・ベース領
域、３・・・・・・ベース領域側に延びた空乏層、４・
・・・・・コレクタ頒域側に延びた空乏層、５・・・・
・・ベース領域、６・・・・・・エミッタ領域、７・・
・・・・ベース電極域ｐ出し用コンタクト、８・・・・
・・エミッタ電極取り出し用コンタクト、９・・・・・
・ベース電極用低抵抗層、１０・・・・・・エミッタ電
極用低抵抗量、１１・・・・・・コレクタ領域エピタキ
シャル層、１２・・・・・・ベース側空乏層、１３・・
・・・・コレクタ側空乏層、１４・・・・・・層間絶縁
膜、１５・・・・・・ベース、コレクタ領域の半導体表
面での境界部分、１６・・・・・・Ｐ型半導体基板、１
７・・・・・・埋込みＮ＋領領域１８・・・・・・絶縁
分離用Ｐ＋領域、１９・・・・・・へ型エピタキシャル
領域、２０°、、、、、Ｐ型ベース領域、２１・・・・
・・コレクタ電極取り出し用Ｎ＋領領域２２・・・・・
・ベース電極取り出し用Ｐ＋領域、２３・・・・・・Ｎ
十エミッタ領域、２４・・・・・・ノリコン窒化膜、２
５・・・・・・Ｐ型多結晶りリコン層、２６＋２７−　
°°°ＮＷ多１ａ　晶’／　’）　：Ｉ　ン／ｆＪ、２
８　、２９　、３０・・−・−シリコン酸化膜、３１・
・・・・・低抵抗物質の配線、３２・・・・・・合金層
（白金７リサイド）。 昇四羽 一°・・ん。 一￥！−２笥 Ｉ　　１３ 阜３目 范４　切 柴５　図 手続補正書（自発） 特許庁長官　殿 １、事件の表示　　昭和５７年特　許　願第２ｏｇｇタ
フ号２、発明の名称　　半導体集積回路装置３、補正を
する者 事件との関係　　　　　　　出　願　人東京都港区芝五
丁目３３番１号 （４２３）　　　日本電気株式会社 代表者　関本忠弘 ４、代理人 〒１０８　　東京都港区芝五丁目３７番８号　住人三田
ビル明細書の「発明の詳細な説明」の欄 ６、補正の内容 （１）明細書の第４頁第１６行の「スタである。プレー
ナ型」ヲ［スタであるプレーナ型」と訂正する。 （２）同第１３頁第１７行の「提供するに」を「提供す
ることに」と訂正する。

Claims (2)

【特許請求の範囲】
1. （１）−導電型半導体基板上に形成さ什た第１の導電型
   を有するコレクタ領域と、該コレクタ領域内に形成され
   た第２の導電型を有するベース領域と、、該ベース碩域
   内に形成されへ前年コレクタ領域と同一の導電型を有す
   る高轡度エミッタ領域とを有し、各領域の電極取り出し
   部は全て半導体表向上に設けられてなるトラント、スタ
   を有する半導体集積回路装置において：、前記コレクタ
   領域とベース領域との半導体表面における境界部分直上
   の全てにわたって、第１の層間絶縁膜を介して形成され
   た第１ので結晶シリコン層がベース領域と同一導電型を
   有しかつベース領域に接続されるか又はエミッタ領域と
   同一導電型を有しかつエミッタ領域に接続さ、杵、かつ
   前記エミッタ領域又は前記ベース領域およびコレクタ領
   域の１頁上には前記第１の層間絶縁膜を介して該エミッ
   タ領域又はベース領域およびコレクタ領域と同一の導電
   型を有する第２・第３の多結晶シリコン層’ｓ−すれぞ
   れ前記エミッタ領域又はベース領域およびコレクタ領域
   に接続するよう形成され、かつ前記第１＋第２１第３の
   多結晶シリコン層は第２の層間絶縁膜を介して形成され
   た半導体表面の低抵抗物質に接続してなることを特徴と
   する半導体集積回路装置。
2. （２）第１＋第２１第３の多結晶シリコン層の表面部分
   が金属材□料により合金化されていることを特徴とする
   特許請求の範囲第（１）項記載の半導体集積回路装置。