JP3285131B2 - 埋込ゲート形静電誘導半導体素子 - Google Patents
埋込ゲート形静電誘導半導体素子Info
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- JP3285131B2 JP3285131B2 JP04347497A JP4347497A JP3285131B2 JP 3285131 B2 JP3285131 B2 JP 3285131B2 JP 04347497 A JP04347497 A JP 04347497A JP 4347497 A JP4347497 A JP 4347497A JP 3285131 B2 JP3285131 B2 JP 3285131B2
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Description
【０００１】
【発明の属する技術分野】本発明は埋込ゲート形静電誘
導半導体素子に係り、特に、高電圧特性が求められる電
力用半導体スイッチ素子として好適な埋込ゲート形静電
誘導半導体素子に関するものである。
導半導体素子に係り、特に、高電圧特性が求められる電
力用半導体スイッチ素子として好適な埋込ゲート形静電
誘導半導体素子に関するものである。
【０００２】
【従来の技術】従来、この種の半導体素子として、例え
ば特開平７−１３０９８３号公報によって提案された図
５に示すような構造のものが知られている。同図におい
て、１はアノード電極、２は第１の導電型の半導体領域
からなるＰ+ 型アノード領域、３は第２の導電型の半導
体領域からなるＮ- 型ベース領域、４は第１の導電型の
半導体領域からなるＰ+ 型埋込ゲート領域、５はＰ+ 型
埋込ゲート領域４の露出面４ａに形成されたゲート電
極、６は第２の導電型の半導体領域からなるＮ+ 型カソ
ード拡散領域、７はカソード電極、８はＰ+ 型埋込ゲー
ト領域４の形成の際に同時に形成されたＰ+ 型埋込領域
からなるフィールド・リミッティング・リング（以下、
ＦＬＲと称する。）、９はカソード拡散領域６の側壁を
覆って延在する熱酸化膜からなる絶縁膜、１２は表面に
窒化膜（Ｓｉ3 Ｎ4 膜）が形成された半絶縁性多結晶シ
リコン膜（ＳＩＰＯＳ膜，Semi-Insulating Polycryst
allineSilicon ）、１３はパッシベーション膜、１４は
フィールド領域の最外周に形成された同電位リングであ
り、この同電位リング１４上にはアノード電極１と同電
位にされる導電層１４ａが設けられている。厳密には、
導電層１４ａの電圧は、アノード電極１の電圧からＰ+
型アノード領域２及びＮ- 型ベース領域３間の順電圧降
下０．６Ｖだけ低い電圧となる。
ば特開平７−１３０９８３号公報によって提案された図
５に示すような構造のものが知られている。同図におい
て、１はアノード電極、２は第１の導電型の半導体領域
からなるＰ+ 型アノード領域、３は第２の導電型の半導
体領域からなるＮ- 型ベース領域、４は第１の導電型の
半導体領域からなるＰ+ 型埋込ゲート領域、５はＰ+ 型
埋込ゲート領域４の露出面４ａに形成されたゲート電
極、６は第２の導電型の半導体領域からなるＮ+ 型カソ
ード拡散領域、７はカソード電極、８はＰ+ 型埋込ゲー
ト領域４の形成の際に同時に形成されたＰ+ 型埋込領域
からなるフィールド・リミッティング・リング（以下、
ＦＬＲと称する。）、９はカソード拡散領域６の側壁を
覆って延在する熱酸化膜からなる絶縁膜、１２は表面に
窒化膜（Ｓｉ3 Ｎ4 膜）が形成された半絶縁性多結晶シ
リコン膜（ＳＩＰＯＳ膜，Semi-Insulating Polycryst
allineSilicon ）、１３はパッシベーション膜、１４は
フィールド領域の最外周に形成された同電位リングであ
り、この同電位リング１４上にはアノード電極１と同電
位にされる導電層１４ａが設けられている。厳密には、
導電層１４ａの電圧は、アノード電極１の電圧からＰ+
型アノード領域２及びＮ- 型ベース領域３間の順電圧降
下０．６Ｖだけ低い電圧となる。
【０００３】素子領域を形成しているカソード拡散領域
６などの周囲は円環状に半導体層が除去され、このこと
によって露出されたＰ+ 型埋込ゲート電極領域４の一部
とＦＬＲ８との表面にはＳＩＰＯＳ膜１２が被着されて
フィールド領域が形成されている。なお、ＳＩＰＯＳ膜
の比抵抗は５×１０6 〜１×１０11Ω・cmの範囲に設定
されている。
６などの周囲は円環状に半導体層が除去され、このこと
によって露出されたＰ+ 型埋込ゲート電極領域４の一部
とＦＬＲ８との表面にはＳＩＰＯＳ膜１２が被着されて
フィールド領域が形成されている。なお、ＳＩＰＯＳ膜
の比抵抗は５×１０6 〜１×１０11Ω・cmの範囲に設定
されている。
【０００４】本例の埋込ゲート形静電誘導半導体素子は
一般に高耐圧特性が要求される静電誘導（ＳＩ）サイリ
スタを構成しているが、この高耐圧特性に対応するため
に、ＦＬＲ８の露出した表面には一度形成された熱酸化
膜が除去されてその代わりにＳＩＰＯＳ膜１２が被着さ
れている。なお、ＳＩＰＯＳ膜１２は半絶縁性であって
界面にエネルギー準位や電荷を持たず安定なものにする
ことができるので、この埋込ゲート形半導体素子では、
ＦＬＲ８の存在によって、電界集中が緩和されて耐圧が
向上されると共に、ＳＩＰＯＳ膜１３の存在によってＦ
ＬＲ８の露出する半導体基体の界面の安定化が図られ
る。
一般に高耐圧特性が要求される静電誘導（ＳＩ）サイリ
スタを構成しているが、この高耐圧特性に対応するため
に、ＦＬＲ８の露出した表面には一度形成された熱酸化
膜が除去されてその代わりにＳＩＰＯＳ膜１２が被着さ
れている。なお、ＳＩＰＯＳ膜１２は半絶縁性であって
界面にエネルギー準位や電荷を持たず安定なものにする
ことができるので、この埋込ゲート形半導体素子では、
ＦＬＲ８の存在によって、電界集中が緩和されて耐圧が
向上されると共に、ＳＩＰＯＳ膜１３の存在によってＦ
ＬＲ８の露出する半導体基体の界面の安定化が図られ
る。
【０００５】
【発明が解決しようとする課題】上述した従来の構造で
は、フィールド領域にＦＬＲ８とＳＩＰＯＳ膜１２を設
けて耐圧を得るようにしている。このため、耐圧をより
高めるにはＦＬＲ８の数を増やす必要がある。しかし、
ＦＬＲ８の数を増やすとこれに伴ってフィールド領域の
幅が増大して素子を形成するために必要なチップ面積が
大きくなり、電流容量に対するチップ面積効率が低下す
るという問題があった。また、ＳＩＰＯＳ膜１２のもつ
電界緩和効果を強めて耐圧を上げるために酸素濃度を下
げると、リーク電流が増加するようになっていた。
は、フィールド領域にＦＬＲ８とＳＩＰＯＳ膜１２を設
けて耐圧を得るようにしている。このため、耐圧をより
高めるにはＦＬＲ８の数を増やす必要がある。しかし、
ＦＬＲ８の数を増やすとこれに伴ってフィールド領域の
幅が増大して素子を形成するために必要なチップ面積が
大きくなり、電流容量に対するチップ面積効率が低下す
るという問題があった。また、ＳＩＰＯＳ膜１２のもつ
電界緩和効果を強めて耐圧を上げるために酸素濃度を下
げると、リーク電流が増加するようになっていた。
【０００６】よって本発明は、上述のような点に鑑み、
フィールド領域の寸法を増大することなく、より高い耐
圧特性を有する埋込ゲート形静電誘導半導体素子を提供
することを課題とするものである。
フィールド領域の寸法を増大することなく、より高い耐
圧特性を有する埋込ゲート形静電誘導半導体素子を提供
することを課題とするものである。
【０００７】
【課題を解決するための手段】上記課題を達成するため
本発明により成された請求項１に記載の埋込ゲート形静
電誘導半導体素子は、アノード領域と、カソード領域
と、前記アノード領域及び前記カソード領域の間に埋め
込まれたゲート領域と、該ゲート領域の周囲に形成され
たリング状の電界集中緩和領域と、前記カソード領域の
周囲が環状に除去されて露出された前記ゲート領域の一
部及び前記電界集中緩和領域の表面に形成された半絶縁
性の層とを有し、前記露出されたゲート領域の表面から
前記半絶縁性の層を部分的に除去した部分にゲート電極
を形成してなる埋込ゲート形静電誘導半導体素子におい
て、前記電界集中緩和領域の表面から前記半絶縁性の層
をリング状に部分的に除去した部分に導電層を形成し、
該導電層を前記半絶縁性の層及び前記電界集中緩和領域
の両方に電気接触させたことを特徴としている。
本発明により成された請求項１に記載の埋込ゲート形静
電誘導半導体素子は、アノード領域と、カソード領域
と、前記アノード領域及び前記カソード領域の間に埋め
込まれたゲート領域と、該ゲート領域の周囲に形成され
たリング状の電界集中緩和領域と、前記カソード領域の
周囲が環状に除去されて露出された前記ゲート領域の一
部及び前記電界集中緩和領域の表面に形成された半絶縁
性の層とを有し、前記露出されたゲート領域の表面から
前記半絶縁性の層を部分的に除去した部分にゲート電極
を形成してなる埋込ゲート形静電誘導半導体素子におい
て、前記電界集中緩和領域の表面から前記半絶縁性の層
をリング状に部分的に除去した部分に導電層を形成し、
該導電層を前記半絶縁性の層及び前記電界集中緩和領域
の両方に電気接触させたことを特徴としている。
【０００８】上記構成において、電界集中緩和領域の表
面から半絶縁性の層をリング状に部分的に除去した部分
に形成した導電層を、半絶縁性の層及び電界集中緩和領
域の両方に電気接触させているので、ゲート−アノード
間に電圧をかけたとき、電位勾配を形成しない導電層の
範囲の分の電位が半絶縁性の層にかかるようになり、素
子領域の周辺のフィールド領域に導電層のない場合と比
べて半絶縁性の層にかかる電位勾配が強くなり、その分
半絶縁性の層による電界緩和効果が強くなり、半絶縁性
の層がこれと接する電界集中緩和領域及び基板との界面
にエネルギー準位や電荷を持たず界面を安定なものにす
ることと相俟って、耐圧をより向上させることができ
る。
面から半絶縁性の層をリング状に部分的に除去した部分
に形成した導電層を、半絶縁性の層及び電界集中緩和領
域の両方に電気接触させているので、ゲート−アノード
間に電圧をかけたとき、電位勾配を形成しない導電層の
範囲の分の電位が半絶縁性の層にかかるようになり、素
子領域の周辺のフィールド領域に導電層のない場合と比
べて半絶縁性の層にかかる電位勾配が強くなり、その分
半絶縁性の層による電界緩和効果が強くなり、半絶縁性
の層がこれと接する電界集中緩和領域及び基板との界面
にエネルギー準位や電荷を持たず界面を安定なものにす
ることと相俟って、耐圧をより向上させることができ
る。
【０００９】上記課題を達成するため本発明により成さ
れた請求項２に記載の埋込ゲート形静電誘導半導体素子
は、請求項１に記載の埋込ゲート形静電誘導半導体素子
おいて、前記半絶縁性の層が、表面に窒化膜を有する半
絶縁性多結晶シリコン膜からなることを特徴としてい
る。
れた請求項２に記載の埋込ゲート形静電誘導半導体素子
は、請求項１に記載の埋込ゲート形静電誘導半導体素子
おいて、前記半絶縁性の層が、表面に窒化膜を有する半
絶縁性多結晶シリコン膜からなることを特徴としてい
る。
【００１０】上記構成において、表面に窒化膜を有する
半絶縁性多結晶シリコン膜からなる半絶縁性の層は、熱
酸化膜と異なり高温電圧印加試験などの信頼性試験で劣
化することがなく、これと接する電界集中緩和領域及び
基板との界面にエネルギー準位や電荷を持たず界面を安
定なものにすることができ、耐圧特性を向上させて、高
信頼性を得ることができる。
半絶縁性多結晶シリコン膜からなる半絶縁性の層は、熱
酸化膜と異なり高温電圧印加試験などの信頼性試験で劣
化することがなく、これと接する電界集中緩和領域及び
基板との界面にエネルギー準位や電荷を持たず界面を安
定なものにすることができ、耐圧特性を向上させて、高
信頼性を得ることができる。
【００１１】上記課題を達成するため本発明により成さ
れた請求項３に記載の埋込ゲート形静電誘導半導体素子
は、請求項１又は２に記載の埋込ゲート形静電誘導半導
体素子おいて、前記導電層と前記ゲート電極が同一の導
電材料からなることを特徴としている。
れた請求項３に記載の埋込ゲート形静電誘導半導体素子
は、請求項１又は２に記載の埋込ゲート形静電誘導半導
体素子おいて、前記導電層と前記ゲート電極が同一の導
電材料からなることを特徴としている。
【００１２】上記構成において、導電層とゲート電極が
同一の導電材料からなるので、導電層はゲート電極を形
成する際に同時に形成することができるので、製造工程
を増やすことがない。
同一の導電材料からなるので、導電層はゲート電極を形
成する際に同時に形成することができるので、製造工程
を増やすことがない。
【００１３】上記課題を達成するため本発明により成さ
れた請求項４に記載の埋込ゲート形静電誘導半導体素子
は、請求項１〜３のいずれかに記載の埋込ゲート形静電
誘導半導体素子おいて、前記カソード領域の表面と前記
電界集中緩和領域の表面との段差が前記電界集中緩和領
域の表面と前記導電層の幅の差の半分に等しいか又はそ
れ以下であることを特徴としている。
れた請求項４に記載の埋込ゲート形静電誘導半導体素子
は、請求項１〜３のいずれかに記載の埋込ゲート形静電
誘導半導体素子おいて、前記カソード領域の表面と前記
電界集中緩和領域の表面との段差が前記電界集中緩和領
域の表面と前記導電層の幅の差の半分に等しいか又はそ
れ以下であることを特徴としている。
【００１４】上記構成において、カソード領域の表面と
電界集中緩和領域の表面との段差が電界集中緩和領域の
表面と導電層の幅の差の半分に等しいか又はそれ以下で
あるので、ゲート領域の一部及び電界集中緩和領域の表
面を露出させるためにカソード領域の周囲を環状に除去
させる際、マスク合わせ時のずれやレジストパターンの
ぼやけなどが生じても、導電層が電界集中緩和領域の表
面からはみ出すことがなく、耐圧特性及び信頼性の向上
をもたらす。
電界集中緩和領域の表面との段差が電界集中緩和領域の
表面と導電層の幅の差の半分に等しいか又はそれ以下で
あるので、ゲート領域の一部及び電界集中緩和領域の表
面を露出させるためにカソード領域の周囲を環状に除去
させる際、マスク合わせ時のずれやレジストパターンの
ぼやけなどが生じても、導電層が電界集中緩和領域の表
面からはみ出すことがなく、耐圧特性及び信頼性の向上
をもたらす。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明による埋込ゲート形
静電誘導半導体素子の一実施の形態を示すが、図５につ
いて上述した従来のものと同等の部分には同一の符号を
付してその詳細な説明を省略する。
に基づいて説明する。図１は本発明による埋込ゲート形
静電誘導半導体素子の一実施の形態を示すが、図５につ
いて上述した従来のものと同等の部分には同一の符号を
付してその詳細な説明を省略する。
【００１６】同図において、埋込ゲート形静電誘導半導
体素子は、アノード領域２と、カソード領域６と、前記
アノード領域２及び前記カソード領域６の間に埋め込ま
れたゲート領域４と、このゲート領域４の周囲に形成さ
れたＰ+ 型埋込層からなるリング状の電界集中緩和領域
としてのフィールド・リミッティング・リング（以下、
ＦＬＲと称する。）８と、カソード領域６の周囲が環状
に除去されて露出されたゲート領域４の一部４ａ及びＦ
ＬＲ８の表面に形成された半絶縁性の層としての、表面
に窒化膜（Ｓｉ3 Ｎ4 膜）を有する半絶縁性ポリシリコ
ン膜（ＳＩＰＯＳ膜，Semi-Insulating Polycrystalli
ne Silcon ）１２とを有する。
体素子は、アノード領域２と、カソード領域６と、前記
アノード領域２及び前記カソード領域６の間に埋め込ま
れたゲート領域４と、このゲート領域４の周囲に形成さ
れたＰ+ 型埋込層からなるリング状の電界集中緩和領域
としてのフィールド・リミッティング・リング（以下、
ＦＬＲと称する。）８と、カソード領域６の周囲が環状
に除去されて露出されたゲート領域４の一部４ａ及びＦ
ＬＲ８の表面に形成された半絶縁性の層としての、表面
に窒化膜（Ｓｉ3 Ｎ4 膜）を有する半絶縁性ポリシリコ
ン膜（ＳＩＰＯＳ膜，Semi-Insulating Polycrystalli
ne Silcon ）１２とを有する。
【００１７】露出されたゲート領域４の表面４ａの半絶
縁性の層１２が部分的に除去され、この部分にゲート電
極５が形成されている。ＦＬＲ８の表面からもＳＩＰＯ
Ｓ膜１２がリング状に部分的に除去され、このリング状
に除去された部分にはＳＩＰＯＳ膜１２及びＦＬＲ８の
両方に電気接触させて導電層２０が形成されている。こ
の導電層２０はゲート電極５と同一の導電材料からなっ
ている。なお、１はアノード電極、３は第２の導電型の
半導体領域からなるＮ- 型ベース領域、７は第２の導電
型の半導体領域からなるＮ+ 型カソード拡散領域６の表
面に形成されたカソード電極、１３はゲート電極５、カ
ソード電極７、ＳＩＰＯＳ膜１２、導電層２０の表面に
形成されたパッシベーション膜、１４はフィールド領域
の最外周に形成された同電位リングであり、この同電位
リング１４上にはアノード電極１と同電位にされる導電
層１４ａが設けられている。
縁性の層１２が部分的に除去され、この部分にゲート電
極５が形成されている。ＦＬＲ８の表面からもＳＩＰＯ
Ｓ膜１２がリング状に部分的に除去され、このリング状
に除去された部分にはＳＩＰＯＳ膜１２及びＦＬＲ８の
両方に電気接触させて導電層２０が形成されている。こ
の導電層２０はゲート電極５と同一の導電材料からなっ
ている。なお、１はアノード電極、３は第２の導電型の
半導体領域からなるＮ- 型ベース領域、７は第２の導電
型の半導体領域からなるＮ+ 型カソード拡散領域６の表
面に形成されたカソード電極、１３はゲート電極５、カ
ソード電極７、ＳＩＰＯＳ膜１２、導電層２０の表面に
形成されたパッシベーション膜、１４はフィールド領域
の最外周に形成された同電位リングであり、この同電位
リング１４上にはアノード電極１と同電位にされる導電
層１４ａが設けられている。
【００１８】ＳＩＰＯＳ膜１２をリング状に部分的に除
去したＦＬＲ８の表面の一部分に形成したリング状の導
電層２０は、ＳＩＰＯＳ膜１２及びＦＬＲ８の両方に電
気接触されているので、ゲート−アノード間に電圧をか
けたとき、電位勾配を形成しない導電層の範囲の分の電
位がＳＩＰＯＳ膜１２にかかるようになる。導電層２０
を設けることにより、図２（ａ）に示すフィールド領域
の同電位リング−ゲート間の電位分布は、図２（ｂ）に
実線で示すようなものとなる。この電位分布は、素子領
域の周辺のフィールド領域に導電層２０のない同図に点
線で示すような場合と比べ、ＳＩＰＯＳ膜１２にかかる
電位勾配が急になって、その分ＳＩＰＯＳ膜１２による
電界緩和効果が強くなる。このことによって、ＳＩＰＯ
Ｓ膜１２がこれと接するＦＬＲ８及びベース領域３を構
成する基板との界面にエネルギー準位や電荷を持たず界
面を安定なものにすることと相俟って、耐圧をより向上
させることができる。また、導電層２０にはＦＬＲ８の
拡散ばらつきを相殺してＦＬＲ８にかかる電界を均一に
する効果があるので、この点からも耐圧の歩留まりが向
上する。
去したＦＬＲ８の表面の一部分に形成したリング状の導
電層２０は、ＳＩＰＯＳ膜１２及びＦＬＲ８の両方に電
気接触されているので、ゲート−アノード間に電圧をか
けたとき、電位勾配を形成しない導電層の範囲の分の電
位がＳＩＰＯＳ膜１２にかかるようになる。導電層２０
を設けることにより、図２（ａ）に示すフィールド領域
の同電位リング−ゲート間の電位分布は、図２（ｂ）に
実線で示すようなものとなる。この電位分布は、素子領
域の周辺のフィールド領域に導電層２０のない同図に点
線で示すような場合と比べ、ＳＩＰＯＳ膜１２にかかる
電位勾配が急になって、その分ＳＩＰＯＳ膜１２による
電界緩和効果が強くなる。このことによって、ＳＩＰＯ
Ｓ膜１２がこれと接するＦＬＲ８及びベース領域３を構
成する基板との界面にエネルギー準位や電荷を持たず界
面を安定なものにすることと相俟って、耐圧をより向上
させることができる。また、導電層２０にはＦＬＲ８の
拡散ばらつきを相殺してＦＬＲ８にかかる電界を均一に
する効果があるので、この点からも耐圧の歩留まりが向
上する。
【００１９】次に、ベース領域（基板）の比抵抗が３０
０Ω・ｃｍ、ベース領域の厚さが６５０μｍ、フィール
ド領域の幅が６５０μｍであり、フィールド領域に５本
のＦＬＲが５０μｍ間隔で配置されている埋込ゲート形
静電誘導半導体素子について、導電層２０がある場合と
ない場合のゲート−アノード間耐圧を比較すると、図３
のグラフに示すようになる。図示グラフから分かるよう
に、導電層２０を付加した方のゲート−アノード間耐圧
が３５０ｖ上昇している。通常、３０００ｖ付近でＦＬ
Ｒを１本追加すると耐圧が３００〜４００ｖ上昇するの
で、導電層２０の追加は１本のＦＬＲの追加とほぼ同等
の耐圧向上をもたらす。なお、ＦＬＲを１本追加したと
き約１００μｍフィールド幅を増加するので、フィール
ド領域の寸法を増大することなく、より高い耐圧特性を
有する埋込ゲート形静電誘導半導体素子が得られること
になる。
０Ω・ｃｍ、ベース領域の厚さが６５０μｍ、フィール
ド領域の幅が６５０μｍであり、フィールド領域に５本
のＦＬＲが５０μｍ間隔で配置されている埋込ゲート形
静電誘導半導体素子について、導電層２０がある場合と
ない場合のゲート−アノード間耐圧を比較すると、図３
のグラフに示すようになる。図示グラフから分かるよう
に、導電層２０を付加した方のゲート−アノード間耐圧
が３５０ｖ上昇している。通常、３０００ｖ付近でＦＬ
Ｒを１本追加すると耐圧が３００〜４００ｖ上昇するの
で、導電層２０の追加は１本のＦＬＲの追加とほぼ同等
の耐圧向上をもたらす。なお、ＦＬＲを１本追加したと
き約１００μｍフィールド幅を増加するので、フィール
ド領域の寸法を増大することなく、より高い耐圧特性を
有する埋込ゲート形静電誘導半導体素子が得られること
になる。
【００２０】なお、導電層２０はゲート電極５と同一の
導電材料からなるので、ゲート電極５を形成する際に同
時に形成することができ、導電層２０を設けても製造工
程を増やすことがない。
導電材料からなるので、ゲート電極５を形成する際に同
時に形成することができ、導電層２０を設けても製造工
程を増やすことがない。
【００２１】また、カソード領域６の表面とＦＬＲ８の
表面との段差Ｘｅｔｃを、ＳＩＰＯＳ膜１２の表面と導
電層２０の幅の差Ｘａｌの半分に等しいか又はそれ以下
にしている。このようにすることにより、ゲート４領域
の一部４ａ及びＦＬＲ８の表面を露出させるためにカソ
ード領域６の周囲を環状に除去させる際に、マスク合わ
せ時のずれやレジストパターンのぼやけなどが生じて
も、導電層２０がＦＬＲ８の表面からはみ出すことがな
く、耐圧特性及び信頼性の向上をもたらす。
表面との段差Ｘｅｔｃを、ＳＩＰＯＳ膜１２の表面と導
電層２０の幅の差Ｘａｌの半分に等しいか又はそれ以下
にしている。このようにすることにより、ゲート４領域
の一部４ａ及びＦＬＲ８の表面を露出させるためにカソ
ード領域６の周囲を環状に除去させる際に、マスク合わ
せ時のずれやレジストパターンのぼやけなどが生じて
も、導電層２０がＦＬＲ８の表面からはみ出すことがな
く、耐圧特性及び信頼性の向上をもたらす。
【００２２】次に、図１の埋込ゲート形静電誘導半導体
素子の製造方法を、図４（ａ）乃至（ｄ）の製造工程を
示す断面図を参照して説明する。先ず、図４（ａ）に示
すように、第１の導電型の半導体基板であるＮ- 型の半
導体基板Ｂの一方の面に、その全面にわたって拡散を行
うことによって、Ｐ+ 型のアノード領域２を形成し、そ
の他方の面にＰ型ドーパントを選択拡散を行うことによ
って、後にＰ+ 型ゲート電極領域４とＰ+ 型のＦＬＲ８
を形成する第２の導電型の半導体領域Ｃを形成する。
素子の製造方法を、図４（ａ）乃至（ｄ）の製造工程を
示す断面図を参照して説明する。先ず、図４（ａ）に示
すように、第１の導電型の半導体基板であるＮ- 型の半
導体基板Ｂの一方の面に、その全面にわたって拡散を行
うことによって、Ｐ+ 型のアノード領域２を形成し、そ
の他方の面にＰ型ドーパントを選択拡散を行うことによ
って、後にＰ+ 型ゲート電極領域４とＰ+ 型のＦＬＲ８
を形成する第２の導電型の半導体領域Ｃを形成する。
【００２３】続いて、図４（ｂ）に示すように、第２の
導電型の拡散領域Ｃを形成した半導体基板面に、エピタ
キシャル成長によって単結晶シリコン層を成長させるこ
とにより、Ｎ- 型の半導体基板Ｂと同一導電型のエピタ
キシャル成長層Ｂａを形成する。このエピタキシャル成
長層Ｂａには、その後熱処理を行うことによって、拡散
領域Ｃ内のＰ型ドーパントをエピタキシャル成長層Ｂａ
内に逆拡散させ、拡散領域Ｃと連続する拡散領域Ｃ´を
形成する。次に、エピタキシャル成長層Ｂａの表面から
Ｎ型ドーパントを拡散してエピタキシャル成長層Ｂａ内
にＮ+ 型拡散層Ｂａ１を形成する。
導電型の拡散領域Ｃを形成した半導体基板面に、エピタ
キシャル成長によって単結晶シリコン層を成長させるこ
とにより、Ｎ- 型の半導体基板Ｂと同一導電型のエピタ
キシャル成長層Ｂａを形成する。このエピタキシャル成
長層Ｂａには、その後熱処理を行うことによって、拡散
領域Ｃ内のＰ型ドーパントをエピタキシャル成長層Ｂａ
内に逆拡散させ、拡散領域Ｃと連続する拡散領域Ｃ´を
形成する。次に、エピタキシャル成長層Ｂａの表面から
Ｎ型ドーパントを拡散してエピタキシャル成長層Ｂａ内
にＮ+ 型拡散層Ｂａ１を形成する。
【００２４】その後、図４（ｃ）に示すように、中央部
のカソード領域６と周辺部の同電位リング領域１４とを
残してカソード領域６の周囲を環状に選択的にエッチン
グすることによって、一部分４ａが露出したＰ+ 型ゲー
ト領域４とＦＬＲ８とを形成する。この状態で、その表
面の全体にＳＩＰＯＳ膜１２をＣＶＤ法によって被着
し、このＳＩＰＯＳ膜の表面に更に、ＣＶＤ法によって
Ｓｉ3 Ｎ4 膜（窒化膜）を堆積する。表面に窒化膜が堆
積されたＳＩＰＯＳ膜１２は、図示のように選択的にエ
ッチングを行うことによって、カソード領域６の表面、
ゲート領域４の一部分ａ及び同電位リング領域１４が露
出するように除去される。
のカソード領域６と周辺部の同電位リング領域１４とを
残してカソード領域６の周囲を環状に選択的にエッチン
グすることによって、一部分４ａが露出したＰ+ 型ゲー
ト領域４とＦＬＲ８とを形成する。この状態で、その表
面の全体にＳＩＰＯＳ膜１２をＣＶＤ法によって被着
し、このＳＩＰＯＳ膜の表面に更に、ＣＶＤ法によって
Ｓｉ3 Ｎ4 膜（窒化膜）を堆積する。表面に窒化膜が堆
積されたＳＩＰＯＳ膜１２は、図示のように選択的にエ
ッチングを行うことによって、カソード領域６の表面、
ゲート領域４の一部分ａ及び同電位リング領域１４が露
出するように除去される。
【００２５】その後、図４（ｄ）に示すように、アルミ
ニウム等の導電層を蒸着等により全面に被着した後、こ
の導電層をパターニングして除去することにより、カソ
ード領域６の表面にカソード電極７、Ｐ+ 型ゲート領域
４の一部分４ａの表面にゲート電極５、ＦＬＲ８の表面
に導電層２０、同電位リング領域１４に導電層１４ａを
それぞれ形成する。
ニウム等の導電層を蒸着等により全面に被着した後、こ
の導電層をパターニングして除去することにより、カソ
ード領域６の表面にカソード電極７、Ｐ+ 型ゲート領域
４の一部分４ａの表面にゲート電極５、ＦＬＲ８の表面
に導電層２０、同電位リング領域１４に導電層１４ａを
それぞれ形成する。
【００２６】最後に、アノード領域２の面にアルミニウ
ム等の導電層を蒸着等により被着して図示しないアノー
ド電極を形成し、外部接続を必要とするカソード電極７
及びゲート電極５を除き、全面にパッシベーション膜１
３を形成することにより、図１に示すＳＩサイリスタを
製造することができる。
ム等の導電層を蒸着等により被着して図示しないアノー
ド電極を形成し、外部接続を必要とするカソード電極７
及びゲート電極５を除き、全面にパッシベーション膜１
３を形成することにより、図１に示すＳＩサイリスタを
製造することができる。
【００２７】図３から明らかなように、本発明のＳＩサ
イリスタは耐圧が上昇し、例えば試験時間が４０００時
間を越えても耐圧不良が発生せず４０００時間以上の性
能を持つようになる。これは、従来例のＳＩサイリスタ
の場合、１００時間を越えた時点で急激に耐圧が劣化す
るものに比べ、顕著な特徴である。この特徴は、ＳＩＰ
ＯＳ膜を設けることによって安定した性能を得ることが
できることを示している。即ち、本発明の埋込ゲート形
半導体素子は、比較的深くエッチングし、ＦＬＲ構造を
露出させた表面に、半絶縁性のＳＩＰＯＳ膜を形成する
ことによって、界面における電荷の蓄積をなくす効果を
示している。
イリスタは耐圧が上昇し、例えば試験時間が４０００時
間を越えても耐圧不良が発生せず４０００時間以上の性
能を持つようになる。これは、従来例のＳＩサイリスタ
の場合、１００時間を越えた時点で急激に耐圧が劣化す
るものに比べ、顕著な特徴である。この特徴は、ＳＩＰ
ＯＳ膜を設けることによって安定した性能を得ることが
できることを示している。即ち、本発明の埋込ゲート形
半導体素子は、比較的深くエッチングし、ＦＬＲ構造を
露出させた表面に、半絶縁性のＳＩＰＯＳ膜を形成する
ことによって、界面における電荷の蓄積をなくす効果を
示している。
【００２８】本発明の埋込ゲート形静電誘導半導体素の
一実施の形態として、ＳＩサイリスタの場合を示した
が、静電誘導トランジスタ（ＳＩＴ）にも適応すること
ができる。静電誘導トランジスタの場合について、図１
のＳＩサイリスタの断面図を参照して説明すると、アノ
ード電極１をソース電極、Ｐ+ 型のアノード拡散領域２
をドレイン領域とし、ベース領域３をソース電極とドレ
イン領域に挟まれたＮ-型領域とし、埋込み形のゲート
領域４とその一部分４ａとを形成するとともに、７をソ
ース電極とする。ゲート領域４の一部分４ａの周囲には
ＦＬＲ８をＳＩサイリスタと同様に形成する。露出させ
たＦＬＲ８を窒化膜で覆われたＳＩＰＯＳ膜１２で覆う
ことによって、ＳＩサイリスタの場合と同様な耐圧特性
を得ることができる。勿論、上述した実施の形態とは全
て導電性を反転させた静電誘導半導体素子にも適応でき
ることは明らかである。また、ＳＩサイリスタ、ＳＩＴ
或いは光ＳＩサイリスタ等に限定するのみならず、エッ
チングによりゲート領域を露出させ、外部導出用の電極
を取り出すタイプの高耐圧素子に適応することができる
ことは言うまでもない。
一実施の形態として、ＳＩサイリスタの場合を示した
が、静電誘導トランジスタ（ＳＩＴ）にも適応すること
ができる。静電誘導トランジスタの場合について、図１
のＳＩサイリスタの断面図を参照して説明すると、アノ
ード電極１をソース電極、Ｐ+ 型のアノード拡散領域２
をドレイン領域とし、ベース領域３をソース電極とドレ
イン領域に挟まれたＮ-型領域とし、埋込み形のゲート
領域４とその一部分４ａとを形成するとともに、７をソ
ース電極とする。ゲート領域４の一部分４ａの周囲には
ＦＬＲ８をＳＩサイリスタと同様に形成する。露出させ
たＦＬＲ８を窒化膜で覆われたＳＩＰＯＳ膜１２で覆う
ことによって、ＳＩサイリスタの場合と同様な耐圧特性
を得ることができる。勿論、上述した実施の形態とは全
て導電性を反転させた静電誘導半導体素子にも適応でき
ることは明らかである。また、ＳＩサイリスタ、ＳＩＴ
或いは光ＳＩサイリスタ等に限定するのみならず、エッ
チングによりゲート領域を露出させ、外部導出用の電極
を取り出すタイプの高耐圧素子に適応することができる
ことは言うまでもない。
【００２９】
【発明の効果】上述のように本発明によれば、電界集中
緩和領域の表面から半絶縁性の層をリング状に部分的に
除去した部分に形成した導電層を、半絶縁性の層及び電
界集中緩和領域の両方に電気接触させているので、ゲー
ト−アノード間に電圧をかけたとき、電位勾配を形成し
ない導電層の範囲の分の電位が半絶縁性の層にかかるよ
うになり、素子領域の周辺のフィールド領域に導電層の
ない場合と比べて半絶縁性の層にかかる電位勾配が強く
なり、その分半絶縁性の層による電界緩和効果が強くな
り、半絶縁性の層がこれと接する電界集中緩和領域及び
基板との界面にエネルギー準位や電荷を持たず界面を安
定なものにすることと相俟って、耐圧をより向上させる
ことができる。よって、フィールド領域の寸法を増大す
ることなく、より高い耐圧特性を有する埋込ゲート形静
電誘導半導体素子を得ることができる。
緩和領域の表面から半絶縁性の層をリング状に部分的に
除去した部分に形成した導電層を、半絶縁性の層及び電
界集中緩和領域の両方に電気接触させているので、ゲー
ト−アノード間に電圧をかけたとき、電位勾配を形成し
ない導電層の範囲の分の電位が半絶縁性の層にかかるよ
うになり、素子領域の周辺のフィールド領域に導電層の
ない場合と比べて半絶縁性の層にかかる電位勾配が強く
なり、その分半絶縁性の層による電界緩和効果が強くな
り、半絶縁性の層がこれと接する電界集中緩和領域及び
基板との界面にエネルギー準位や電荷を持たず界面を安
定なものにすることと相俟って、耐圧をより向上させる
ことができる。よって、フィールド領域の寸法を増大す
ることなく、より高い耐圧特性を有する埋込ゲート形静
電誘導半導体素子を得ることができる。
【００３０】また、表面に窒化膜を有する半絶縁性多結
晶シリコン膜からなる半絶縁性の層は、熱酸化膜と異な
り高温電圧印加試験などの信頼性試験で劣化することが
なく、これと接する電界集中緩和領域及び基板との界面
にエネルギー準位や電荷を持たず界面を安定なものにす
ることができ、耐圧特性を向上させて、高信頼性を得る
ことができる。
晶シリコン膜からなる半絶縁性の層は、熱酸化膜と異な
り高温電圧印加試験などの信頼性試験で劣化することが
なく、これと接する電界集中緩和領域及び基板との界面
にエネルギー準位や電荷を持たず界面を安定なものにす
ることができ、耐圧特性を向上させて、高信頼性を得る
ことができる。
【００３１】更に、導電層とゲート電極が同一の導電材
料からなるので、導電層はゲート電極を形成する際に同
時に形成することができるので、製造工程を増やすこと
がない。
料からなるので、導電層はゲート電極を形成する際に同
時に形成することができるので、製造工程を増やすこと
がない。
【００３２】更にまた、カソード領域の表面と電界集中
緩和領域の表面との段差が電界集中緩和領域の表面と導
電層の幅の差の半分に等しいか又はそれ以下であるの
で、ゲート領域の一部及び電界集中緩和領域の表面を露
出させるためにカソード領域の周囲を環状に除去させる
際、マスク合わせ時のずれやレジストパターンのぼやけ
などが生じても、導電層が電界集中緩和領域の表面から
はみ出すことがなく、耐圧特性及び信頼性の向上をもた
らす。
緩和領域の表面との段差が電界集中緩和領域の表面と導
電層の幅の差の半分に等しいか又はそれ以下であるの
で、ゲート領域の一部及び電界集中緩和領域の表面を露
出させるためにカソード領域の周囲を環状に除去させる
際、マスク合わせ時のずれやレジストパターンのぼやけ
などが生じても、導電層が電界集中緩和領域の表面から
はみ出すことがなく、耐圧特性及び信頼性の向上をもた
らす。
【図面の簡単な説明】
【図１】本発明による埋込ゲート形静電誘導半導体素子
の一実施の形態を示す断面図である。
の一実施の形態を示す断面図である。
【図２】導電層の効果を説明するためのものであり、
（ａ）は埋込ゲート形静電誘導半導体素子の部分断面
図、（ｂ）は同電位リング領域とアノード領域間の電位
分布を示すグラフである。
（ａ）は埋込ゲート形静電誘導半導体素子の部分断面
図、（ｂ）は同電位リング領域とアノード領域間の電位
分布を示すグラフである。
【図３】本発明と従来の埋込ゲート形静電誘導半導体素
子のゲート−アノード間の耐圧特性を示す図である。
子のゲート−アノード間の耐圧特性を示す図である。
【図４】本発明による埋込ゲート形静電誘導半導体素子
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図５】従来の埋込ゲート形静電誘導半導体素子の一例
を示す断面図である。
を示す断面図である。
２ アノード領域 ４ ゲート領域 ４ａ 埋込ゲート領域の一部分 ５ ゲート電極 ６ カソード領域 ７ カソード電極 ８ 電界集中緩和領域（フィールド・リミッティング
・リング） １２ 半絶縁性の層（窒化膜が上層に形成されたＳＩＰ
ＯＳ膜） ２０ 導電層
・リング） １２ 半絶縁性の層（窒化膜が上層に形成されたＳＩＰ
ＯＳ膜） ２０ 導電層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 29/80
Claims (4)
- 【請求項１】 アノード領域と、カソード領域と、前記
アノード領域及び前記カソード領域の間に埋め込まれた
ゲート領域と、該ゲート領域の周囲に形成されたリング
状の電界集中緩和領域と、前記カソード領域の周囲が環
状に除去されて露出された前記ゲート領域の一部及び前
記電界集中緩和領域の表面に形成された半絶縁性の層と
を有し、前記露出されたゲート領域の表面から前記半絶
縁性の層を部分的に除去した部分にゲート電極を形成し
てなる埋込ゲート形静電誘導半導体素子において、 前記電界集中緩和領域の表面から前記半絶縁性の層をリ
ング状に部分的に除去した部分に導電層を形成し、該導
電層を前記半絶縁性の層及び前記電界集中緩和領域の両
方に電気接触させたことを特徴とする埋込ゲート形静電
誘導半導体素子。 - 【請求項２】 前記絶縁性の層が、表面に窒化膜を有す
る半絶縁性多結晶シリコン膜からなることを特徴とする
請求項１に記載の埋込ゲート形静電誘導半導体素子。 - 【請求項３】 前記導電層と前記ゲート電極が同一の導
電材料からなることを特徴とする請求項１又は２に記載
の埋込ゲート形静電誘導半導体素子。 - 【請求項４】 前記カソード領域の表面と前記電界集中
緩和領域の表面との段差が、前記電界集中緩和領域の表
面と前記導電層の幅の差の半分に等しいか又はそれ以下
であることを特徴とする請求項１〜３のいずれかに記載
の埋込ゲート形静電誘導半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04347497A JP3285131B2 (ja) | 1996-03-29 | 1997-02-27 | 埋込ゲート形静電誘導半導体素子 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-77197 | 1996-03-29 | ||
| JP7719796 | 1996-03-29 | ||
| JP04347497A JP3285131B2 (ja) | 1996-03-29 | 1997-02-27 | 埋込ゲート形静電誘導半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321275A JPH09321275A (ja) | 1997-12-12 |
| JP3285131B2 true JP3285131B2 (ja) | 2002-05-27 |
Family
ID=26383239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04347497A Expired - Fee Related JP3285131B2 (ja) | 1996-03-29 | 1997-02-27 | 埋込ゲート形静電誘導半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3285131B2 (ja) |
-
1997
- 1997-02-27 JP JP04347497A patent/JP3285131B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321275A (ja) | 1997-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020129 |
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| LAPS | Cancellation because of no payment of annual fees |