JP3778153B2 - 炭化珪素ショットキーダイオードおよびその製造方法 - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 130
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 129
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 105
- 229920005591 polysilicon Polymers 0.000 claims description 105
- 239000000758 substrate Substances 0.000 claims description 40
- 239000013078 crystal Substances 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 12
- 239000012298 atmosphere Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 238000003763 carbonization Methods 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 230000005684 electric field Effects 0.000 description 17
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- 229910052719 titanium Inorganic materials 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002772 conduction electron Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/872—Schottky diodes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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Description
【発明の属する技術分野】
本発明は、炭化珪素ショットキーダイオードおよびその製造方法に関する。
【0002】
【従来の技術】
【特許文献】
特開平5―136015号公報
上記特許文献に記載された従来の炭化珪素(SiC)ショットキーダイオードにおいては、n−型炭化珪素エピタキシャル層とアノード電極とのショットキー接合界面の周囲に、p+型層を形成し、n−型炭化珪素エピタキシャル層とp+型層とによるpn接合を設け、逆方向電圧印加時にショットキー接合界面に、pn接合部から空乏層を伸ばして、ショットキー接合界面の電界強度を緩和させ、逆方向電圧印加時の漏れ電流を低減するような構造になっている。
【0003】
【発明が解決しようとする課題】
しかしながら、前記のようなショットキーダイオードは、一応、逆方向電圧印加時のショットキー接合界面からの漏れ電流は低減させることができる。しかし、炭化珪素ショットキーダイオードの場合、p+型層を形成する方法は、イオン注入が唯一の手法である。
したがって、イオン注入により格子欠陥が発生し、特にpn接合部に格子欠陥が集中するために、逆方向電圧印加時にpn接合界面から漏れ電流が発生してしまう。
この格子欠陥を減少させるためには、高温(1500℃〜)の熱処理が必要である。しかし、この熱処理によってn−型炭化珪素エピタキシャル層の表面が荒れる(凹凸が発生する)ので、良好なショットキー接合が形成できない。このため、逆方向電圧印加時にショットキー接合界面から漏れ電流が発生してしまう。
本発明は、上記の問題に鑑みたものであり、その目的は、イオン注入を用いることなく、逆方向電圧印加時の漏れ電流を低減することができる炭化珪素ショットキーダイオードおよびその製造方法を提供することにある。
【0004】
【課題を解決するための手段】
上記課題を解決するため、本発明は、炭化珪素基板上に設けた炭化珪素エピタキシャル層と、エピタキシャル層上に設けたショットキー金属アノード電極と、基板の裏面に設けたカソード電極とを有し、エピタキシャル層上の、1箇所、あるいは複数箇所にポリシリコン層を設け、露出されたエピタキシャル層とポリシリコン層上にわたってアノード電極を配置したことを特徴とする。
【0005】
【発明の効果】
本発明によれば、逆方向電圧印加時にショットキー接合界面にポリシリコン/炭化珪素ヘテロ接合部から空乏層を伸ばして、ショットキー接合界面の電界強度を緩和させ、逆方向電圧印加時の漏れ電流を低減することができる。
【0006】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
実施の形態1
以下、本発明の実施の形態1について図面を用いて説明する。
図1は、本実施の形態1の炭化珪素ショットキーダイオードの断面図である。
1はn+型炭化珪素単結晶基板、2はn+型炭化珪素単結晶基板1の上面に設けたn−型炭化珪素エピタキシャル層、3はn−型炭化珪素エピタキシャル層2の上面に所定の間隔をおいて設けたポリシリコン層、4は露出されたn−型炭化珪素エピタキシャル層2とポリシリコン層3の上面にわたって設けたショットキー金属からなるアノード電極、5はn+型炭化珪素単結晶基板の裏面に設けたカソード電極である。
本実施の形態1の炭化珪素ショットキーダイオードでは、n+型炭化珪素単結晶基板1の上面に、基板1よりも不純物濃度が低いn−型炭化珪素エピタキシャル層2が積層されている。その上面に、所定の間隔をおいてポリシリコン層3が形成されている。露出したn−型エピ層2とポリシリコン層3の上面にはショットキー電極4が形成されている。n+型炭化珪素単結晶基板1の裏面にはカソード電極5が形成されている。
【0007】
すなわち、本実施の形態1は、n+型炭化珪素単結晶基板1の上面に設けたn−型炭化珪素エピタキシャル層2と、n−型炭化珪素エピタキシャル層2の上面に設けたショットキー金属からなるアノード電極(ショットキー電極)4と、n+型炭化珪素単結晶基板1に接するように形成されたカソード電極5とを有する炭化珪素ショットキーダイオードにおいて、n−型炭化珪素エピタキシャル層2の上面の、1箇所、あるいは複数箇所にポリシリコン層3を設け、露出されたn−型炭化珪素エピタキシャル層2とポリシリコン層3の上面にわたってアノード電極4を配置したものである。
この構成により、n−型炭化珪素エピタキシャル層2とアノード電極4とのショットキー接合界面の周囲に、ポリシリコン/炭化珪素ヘテロ接合(ポリシリコン層3からなる電界緩和層(電界シールド層))を設け、逆方向電圧印加時にショットキー接合界面にポリシリコン/炭化珪素ヘテロ接合部から空乏層を伸ばして、ショットキー接合界面の電界強度を緩和させ、逆方向電圧印加時の漏れ電流を低減することができる。従来の構造と異なり、イオン注入を用いずに作製可能なので、前記のイオン注入に起因する格子欠陥の発生および熱処理によるエピタキシャル層表面の荒れの問題は発生しない。
なお、n−型炭化珪素エピタキシャル層2の上面の、1箇所、あるいは複数箇所にポリシリコン層3を設けるのは、逆方向電圧印加時に、ポリシリコン層3/n−型炭化珪素エピタキシャル層2との接合部から空乏層を伸ばして、n−型炭化珪素エピタキシャル層2とアノード電極4とのショットキー接合界面の電界強度を緩和させ、漏れ電流を効果的に低減するためである。
また、ポリシリコン層3の仕事関数が、アノード電極4を構成するショットキー金属の仕事関数に比べ大きい。
この構成により、固有の仕事関数を持つ従来の金属と異なり、ポリシリコン層の場合、不純物濃度を変えることで任意に仕事関数を変えることができる、すなわち、バリアハイトを制御できるという利点がある。よって、ポリシリコンの仕事関数をショットキー金属の仕事関数より大きくしておけば、ポリシリコン層から空乏層を伸ばして、ショットキー接合界面の電界強度を緩和させることができる。
図2は、図1の要部(1個のポリシリコン層3とその上に形成されたアノード電極4)の拡大図である。
【0008】
図2に示すように、アノード電極4の最外周部は、ポリシリコン層3上で終端されている。
逆方向電圧印加時に最も電界が集中し易い箇所は、アノード電極の周辺部である。このため、この領域がショットキー金属の場合、バリアハイトが低下し、漏れ電流が発生する。この構成によれば、アノード電極の周辺をポリシリコン層上で終端することで、アノード電極周辺における電界集中を緩和することができる。
【0009】
次に、この炭化珪素ショットキーダイオードの製造工程について、図3(a)〜(e)を用いて説明する。
まず、図3(a)に示すように、n+型炭化珪素単結晶基板1の上面に、基板1よりも不純物濃度が低いn−型炭化珪素エピタキシャル層2を、例えば厚さ10μmエピタキシャル成長させる。
次に、図3(b)に示すように、n−型炭化珪素エピタキシャル層2上に、LP―CVD法によりポリシリコン層3を堆積した後に、POCl3雰囲気中にて700℃、20分の熱処理を行い、ポリシリコン層3中に燐を拡散させる。その後、窒素雰囲気中で1000℃、1分間の熱処理を行い、ポリシリコン層3/n−型炭化珪素エピタキシャル層2の界面の構造を緻密にする。
次に、フォトリソグラフィとエッチングによりポリシリコン層3をパターニングし、図3(c)に示すような、所定の間隔を有するポリシリコン層3を形成する。
次に、図3(d)に示すように、露出したn−型炭化珪素エピタキシャル層2上とポリシリコン層3上に、ショットキーからなるアノード電極4として、チタン膜をスパッタ法により成膜する。
次に、図3(e)に示すように、アノード電極4の周囲がポリシリコン層3で終端されるように、フォトリソグラフィとエッチングによりチタン膜をパターニングする。その後、n+型炭化珪素単結晶基板1の裏面にスパッタ法により、チタン膜、アルミニウム膜の順に成膜してカソード電極5を形成し、炭化珪素ショットキーダイオードを完成させる。
【0010】
すなわち、本実施の形態1におけるこの製造方法は、n+型炭化珪素単結晶基板1の上面にn−型炭化珪素エピタキシャル層2を形成する工程と、n−型炭化珪素エピタキシャル層2の上面の、1箇所、あるいは複数箇所に不純物をドーピングしたポリシリコン層3を形成する工程と、露出されたn−型炭化珪素エピタキシャル層2とポリシリコン層3の上面にわたってショットキー金属からなるアノード電極4を形成する工程と、n+型炭化珪素単結晶基板1に接するようにカソード電極5を形成する工程とを有する。
このようにして製造した炭化珪素ショットキーダイオードは、逆方向電圧印加時にショットキー接合界面に設けられたポリシリコン/炭化珪素ヘテロ接合部から空乏層を伸ばして、ショットキー接合界面の電界強度を緩和することができ、逆方向電圧印加時の漏れ電流を低減することができる。また、電界が最も集中し易いアノード電極4の周辺も、ポリシリコン層3で終端されているため、ショットキー電極のバリアハイト低下を抑制できる。
また、この製造方法は、不純物をドーピングしたポリシリコン層3を形成する工程が、ポリシリコン層3を堆積する工程を含んでなり、ポリシリコン層3を堆積する工程と、ショットキー金属からなるアノード電極4を形成する工程との間に、1300℃以下の熱処理を行う工程(前記の窒素雰囲気中で1000℃、1分間の熱処理)を有する。
このように、ポリシリコン層を堆積した後で、かつ、ショットキー電極の形成前に、1300℃以下の温度で熱処理を行うと、ポリシリコン/炭化珪素エピタキシャル層界面構造が緻密になり、より良好なヘテロ接合を形成することができる。また、ショットキー電極形成前に熱処理を行うので、金属と炭化珪素の反応(シリサイド化、カーバイド化)が生じるのを防止できる。
【0011】
実施の形態2
以下、本発明の実施の形態2について図面を用いて説明する。
【0012】
図4は、本実施の形態2の炭化珪素ショットキーダイオードの断面図である。
n+型炭化珪素単結晶基板1の上面に、基板1よりも不純物濃度が低いn−型炭化珪素エピタキシャル層2が積層されている。その上面に、所定の間隔をおいてトレンチ6が形成されている。トレンチ6の内部には、ポリシリコン層3が形成されている。露出したn−型炭化珪素エピタキシャル層2とポリシリコン層3の上面には、ショットキー金属からなるアノード電極4が形成されている。n+型炭化珪素単結晶基板1の裏面には、カソード電極5が形成されている。
【0013】
すなわち、本実施の形態2は、n+型炭化珪素単結晶基板1の上面に設けたn−型炭化珪素エピタキシャル層2と、n−型炭化珪素エピタキシャル層2の上面に設けたショットキー金属からなるアノード電極4と、n+型炭化珪素単結晶基板1に接するように形成されたカソード電極5とを有する炭化珪素ショットキーダイオードにおいて、n−型炭化珪素エピタキシャル層2の上面の、1箇所、あるいは複数箇所にトレンチ6を設け、トレンチ6の内部にポリシリコン層3を設け、露出されたn−型炭化珪素エピタキシャル層2とポリシリコン層3の上面にわたってアノード電極4を配置したものである。
このように、所定の間隔をおいてエピタキシャル層にトレンチ6を形成し、トレンチ6の内部にポリシリコン層3からなる電界緩和層を形成するため、n−型炭化珪素エピタキシャル層に電界緩和層が埋め込まれた状態になる。したがって、オフ性が向上し、逆方向電圧印加時の漏れ電流をさらに低減することができる。
【0014】
次に、この炭化珪素ショットキーダイオードの製造工程について、図5(a)〜(g)を用いて説明する。
まず、図5(a)に示すように、n+型炭化珪素単結晶基板1の上面に、基板1よりも不純物濃度が低いn−型炭化珪素エピタキシャル層2を、例えば厚さ10μmエピタキシャル成長させる。
次に、図5(b)に示すように、n−型炭化珪素エピタキシャル層2上に、CVD法により酸化膜7を堆積する。その後、酸化膜7をフォトレジストとエッチングによりパターニングし、マスク材を形成する。
次に、この酸化膜7をマスク材として、n−型炭化珪素エピタキシャル層2をエッチングし、図5(c)に示すように、所定の間隔をおいたトレンチ6を少なくとも2箇所に形成する。
【0015】
次に、図5(d)に示すように、n−型炭化珪素エピタキシャル層2上、およびトレンチ6の領域全面に、LP―CVD法によりポリシリコン層3を堆積する。その後、POCl3雰囲気中にて、700℃、20分の熱処理を行い、ポリシリコン層3中に燐を拡散させる。その後、窒素雰囲気中で、1000℃、1分間の熱処理を行い、ポリシリコン層3/n−型炭化珪素エピタキシャル層2の界面の構造を緻密にする。
【0016】
次に、フォトリソグラフィとエッチングによりポリシリコン層3をパターニングし、図5(e)に示すような、所定の間隔をおいて形成されたトレンチ6の内部にポリシリコン層3の一部が充填された構造を形成する。
【0017】
次に、図5(f)に示すように、露出したn−型炭化珪素エピタキシャル層2上とポリシリコン層3上に、ショットキー金属からなるアノード電極4としてチタン膜をスパッタ法により成膜する。
【0018】
次に、図5(g)に示すように、アノード電極4の周囲が、ポリシリコン層3で終端されるように、フォトリソグラフィとエッチングによりチタン膜をパターニングする。その後、n+型炭化珪素単結晶基板1の裏面に、スパッタ法により、チタン膜、アルミニウム膜の順に成膜してカソード電極5を形成し、炭化珪素ショットキーダイオードを完成させる。
【0019】
すなわち、本実施の形態2におけるこの製造方法は、n+型炭化珪素単結晶基板1の上面にn−型炭化珪素エピタキシャル層2を形成する工程と、n−型炭化珪素エピタキシャル層2の上面の、1箇所、あるいは複数箇所にトレンチ6を形成する工程と、トレンチ6の内部に不純物をドーピングしたポリシリコン層3を形成する工程と、露出されたn−型炭化珪素エピタキシャル層2とポリシリコン層3の上面にわたってショットキー金属からなるアノード電極4を形成する工程と、n+型炭化珪素単結晶基板1に接するようにカソード電極5を形成する工程とを有する。
このようにして製造した炭化珪素ショットキーダイオードは、所定の間隔をおいてn−型炭化珪素エピタキシャル層2にトレンチ6を形成し、そのトレンチ6内部にポリシリコン層3を形成しているので、n−型炭化珪素エピタキシャル層2に電界緩和層が埋め込まれた状態になり、逆方向電圧印加時のオフ性が向上し、漏れ電流をさらに低減することができる。
実施の形態3
以下、本発明の実施の形態3について図面を用いて説明する。
図6は、本実施の形態3の炭化珪素ショットキーダイオードの断面図である。
n+型炭化珪素基板1の上面に、基板1よりも不純物濃度が低いn−型炭化珪素エピタキシャル層2が積層されている。その上面に所定の間隔をおいてポリシリコン層3が形成されている。ポリシリコン層3の表面は酸化膜8で覆われている。ショットキー金属からなるアノード電極4が、露出したn−型炭化珪素エピタキシャル層2とは接するように、かつ、ポリシリコン層3とは酸化膜8を介して絶縁されるように形成されている。n+型炭化珪素基板1の裏面には、カソード電極5が形成されている。すなわち、n−型炭化珪素エピタキシャル層2の上面に、1箇所、あるいは複数箇所設けられたポリシリコン層3の少なくとも1箇所以上が、絶縁膜である例えば酸化膜8を介してアノード電極4と絶縁されている。
【0020】
図6に示した構造では、アノード電極4とポリシリコン層3は、全て酸化膜8によって絶縁されているが、図7に示すように一部のポリシリコン層3上に酸化膜8が形成され、この一部のポリシリコン層3とアノード電極4とが絶縁されていてもよい。
【0021】
この構成では、所定の間隔をおいてポリシリコン層3が配置されているため、逆方向電圧印加時には、アノード電極4とn−型炭化珪素エピタキシャル層2とのショットキー接合界面の電界強度を緩和させ、漏れ電流を効果的に低減できることに加えて、アノード電極4とポリシリコン層3は酸化膜8等の絶縁膜を介して絶縁されているため、アノード電極4とポリシリコン層3との間で漏れ電流を防止することができ、逆方向電圧印加時の漏れ電流を、より低減することができる。すなわち、オフ性がより向上する。
【0022】
また、逆方向電圧印加時には、ポリシリコン/炭化珪素ヘテロ接合界面のポリシリコン層3側に蓄積された伝導電子が電界をシールドするため、ポリシリコン層3側には電界がほとんど及ばない。すなわち、逆方向電圧のほとんどが、ポリシリコン/炭化珪素ヘテロ接合界面とカソード電極5との間にかかることになる。そのため、逆方向電圧印加時にも、酸化膜8等の絶縁膜の絶縁破壊が生じない。したがって、ポリシリコン層3とアノード電極4との間は絶縁が保持された状態になる。この状態において、ポリシリコン層3の電位はアノード電極4の電位とほぼ同電位に固定されているため、アノード電極4とポリシリコン層3を酸化膜8等の絶縁膜で絶縁した状態にしても、絶縁していない場合と同様の逆方向耐圧を得ることができる。
【0023】
次に、本実施の形態3の図6に示した炭化珪素ショットキーダイオードの製造工程について、図8(a)〜(d)および図9(e)、(f)を用いて説明する。
【0024】
まず、図8(a)に示すように、n+型炭化珪素基板1の上面に、基板1よりも濃度が低い不純物濃度を有するn−型炭化珪素エピタキシャル層2を厚さ例えば10μmエピタキシャル成長させる。
【0025】
次に、図8(b)に示すように、n−型エピタキシャル層2上に、LP―CVD法によりポリシリコン層3を堆積した後に、POCl3雰囲気中にて700℃、20分の熱処理を行い、ポリシリコン層3中に燐を拡散させる。その後、窒素雰囲気中で1000℃、1分間の熱処理を行い、ポリシリコン層3/n−型エピタキシャル層2界面の構造を緻密にする。
【0026】
次に、フォトリソグラフィとエッチングを用いて、ポリシリコン層3をパターンニングし、図8(c)に示すような、所定の間隔を有するポリシリコン層3を形成する。
【0027】
次に、水蒸気分圧1.0の酸化雰囲気中にて熱酸化を行い、図8(d)に示すように、ポリシリコン層3の表面に酸化膜8を形成する。この際、露出した炭化珪素エピタキシャル層2は酸化されずに、ポリシリコン層3のみが酸化されるため、自己整合的にポリシリコン層3の表面のみに酸化膜を形成することができる。
【0028】
次に、図9(e)に示すように、露出したn−型炭化珪素エピタキシャル層2とは接するように、且つポリシリコン層3とは酸化膜6を介して絶縁されるように、ショットキー金属としてスパッタ法によりチタン、アルミニウムの順に成膜して、アノード電極4を形成する。
【0029】
次に、図9(f)に示すように、アノード電極4の周囲がポリシリコン層3で終端されるように、フォトリソグラフィとエッチングにより、チタン、アルミニウムからなるアノード電極4をパターニングする。その後、n+型炭化珪素基板1の裏面にスパッタ法により、チタン、アルミニウムの順に成膜してカソード電極5を形成し、炭化珪素ショットキーダイオードを完成させる。
このように本実施の形態の製造方法は、不純物をドーピングしたポリシリコン層3を形成する工程と、アノード電極4を形成する工程との間に、エピタキシャル層2の上面に1箇所、あるいは複数箇所設けられたポリシリコン層3の少なくとも1箇所以上に、アノード電極4と絶縁する絶縁膜、例えば酸化膜8を形成する工程を有する。
【0030】
このようにして製造した炭化珪素ショットキーダイオードは、逆方向耐圧印加時にアノード電極の外周部におけるショットキー接合界面のバリアハイト低下による漏れ電流を低減できる効果に加えて、ポリシリコン層3とアノード電極4が絶縁されているため、アノード電極4とポリシリコン層3との間で漏れ電流を防止することができ、逆方向電圧印加時のオフ性をより向上することができる。上記のような絶縁膜、例えば酸化膜8を形成する工程を有する製造方法によれば、上記のような効果を有する炭化珪素ショットキーダイオードを製造することができる。
【0031】
また、アノード電極4とポリシリコン層3を絶縁する絶縁膜として、水蒸気分圧1.0の酸化雰囲気中でポリシリコン層3を熱酸化することにより形成した酸化膜8を用いると、露出したn−型炭化珪素エピタキシャル層2は酸化されずに、ポリシリコン層3のみが酸化されるため、自己整合的にポリシリコン層3の表面のみに酸化膜8を形成することができる。よって、プロセスを簡略化できる。
【0032】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図1】本発明の実施の形態1の炭化珪素ショットキーダイオードの断面図
【図2】図1の要部拡大断面図
【図3】本発明の実施の形態1の炭化珪素ショットキーダイオードの製造方法を示す工程断面図
【図4】本発明の実施の形態2の炭化珪素ショットキーダイオードの断面図
【図5】本発明の実施の形態2の炭化珪素ショットキーダイオードの製造方法を示す工程断面図
【図6】本発明の実施の形態3の炭化珪素ショットキーダイオードの断面図
【図7】本発明の実施の形態3の別の構成の炭化珪素ショットキーダイオードの断面図
【図8】本発明の実施の形態3の炭化珪素ショットキーダイオードの製造方法を示す工程断面図
【図9】本発明の実施の形態3の炭化珪素ショットキーダイオードの製造方法を示す工程断面図
【符号の説明】
1…n+型炭化珪素基板、2…n−型炭化珪素エピタキシャル層、3…ポリシリコン層、4…ショットキー電極、5…カソード電極、6…トレンチ、7…酸化膜、8…酸化膜
Claims (10)
- 炭化珪素単結晶基板の上面に設けた炭化珪素エピタキシャル層と、前記エピタキシャル層の上面に設けたショットキー金属からなるアノード電極と、前記基板に接するように形成されたカソード電極とを有する炭化珪素ショットキーダイオードにおいて、
前記エピタキシャル層の上面の、1箇所、あるいは複数箇所にポリシリコン層を設け、露出された前記エピタキシャル層と前記ポリシリコン層の上面にわたって前記アノード電極を配置したことを特徴とする炭化珪素ショットキーダイオード。 - 炭化珪素単結晶基板の上面に設けた炭化珪素エピタキシャル層と、前記エピタキシャル層の上面に設けたショットキー金属からなるアノード電極と、前記基板に接するように形成されたカソード電極とを有する炭化珪素ショットキーダイオードにおいて、
前記エピタキシャル層の上面の、1箇所、あるいは複数箇所にトレンチを設け、前記トレンチの内部にポリシリコン層を設け、露出された前記エピタキシャル層と前記ポリシリコン層の上面にわたって前記アノード電極を配置したことを特徴とする炭化珪素ショットキーダイオード。 - 前記ポリシリコン層の仕事関数が、前記ショットキー金属の仕事関数に比べ大きいことを特徴とする請求項1または2記載の炭化珪素ショットキーダイオード。
- 前記アノード電極の最外周部が、前記ポリシリコン層上で終端されていることを特徴とする請求項1または2記載の炭化珪素ショットキーダイオード。
- 炭化珪素単結晶基板の上面に炭化珪素エピタキシャル層を形成する工程と、前記エピタキシャル層の上面の、1箇所、あるいは複数箇所に不純物をドーピングしたポリシリコン層を形成する工程と、露出された前記エピタキシャル層と前記ポリシリコン層の上面にわたってショットキー金属からなるアノード電極を形成する工程と、前記基板に接するようにカソード電極を形成する工程とを有することを特徴とする炭化珪素ショットキーダイオードの製造方法。
- 炭化珪素単結晶基板の上面に炭化珪素エピタキシャル層を形成する工程と、前記エピタキシャル層の上面の、1箇所、あるいは複数箇所にトレンチを形成する工程と、前記トレンチ内部に不純物をドーピングしたポリシリコン層を形成する工程と、露出された前記エピタキシャル層と前記ポリシリコン層の上面にわたってショットキー金属からなるアノード電極を形成する工程と、前記基板に接するようにカソード電極を形成する工程とを有することを特徴とする炭化珪素ショットキーダイオードの製造方法。
- 前記不純物をドーピングしたポリシリコン層を形成する工程が、前記ポリシリコン層を堆積する工程を含んでなり、
前記ポリシリコン層を堆積する工程と、前記ショットキー金属からなるアノード電極を形成する工程との間に、1300℃以下の熱処理を行う工程を有することを特徴とする請求項5または6記載の炭化珪素ショットキーダイオードの製造方法。 - 前記エピタキシャル層の上面に、1箇所、あるいは複数箇所設けられた前記ポリシリコン層の少なくとも1箇所以上が、絶縁膜を介してアノード電極と絶縁されていることを特徴とする請求項1乃至4のいずれかに記載の炭化珪素ショットキーダイオード。
- 前記不純物をドーピングしたポリシリコン層を形成する工程と、前記アノード電極を形成する工程との間に、前記エピタキシャル層の上面に1箇所、あるいは複数箇所設けられた前記ポリシリコン層の少なくとも1箇所以上に、前記アノード電極と絶縁する絶縁膜を形成する工程を有することを特徴とする請求項5乃至7のいずれかに記載の炭化珪素ショットキーダイオードの製造方法。
- 前記絶縁膜として、水蒸気分圧1.0の酸化雰囲気中で前記ポリシリコン層を熱酸化することにより形成した酸化膜を用いることを特徴とする請求項9記載の炭化珪素ショットキーダイオードの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002288500A JP3778153B2 (ja) | 2002-02-19 | 2002-10-01 | 炭化珪素ショットキーダイオードおよびその製造方法 |
US10/368,016 US7183575B2 (en) | 2002-02-19 | 2003-02-19 | High reverse voltage silicon carbide diode and method of manufacturing the same high reverse voltage silicon carbide diode |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002-41667 | 2002-02-19 | ||
JP2002041667 | 2002-02-19 | ||
JP2002288500A JP3778153B2 (ja) | 2002-02-19 | 2002-10-01 | 炭化珪素ショットキーダイオードおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003318389A JP2003318389A (ja) | 2003-11-07 |
JP3778153B2 true JP3778153B2 (ja) | 2006-05-24 |
Family
ID=29551691
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002288500A Expired - Lifetime JP3778153B2 (ja) | 2002-02-19 | 2002-10-01 | 炭化珪素ショットキーダイオードおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3778153B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5011681B2 (ja) | 2004-12-02 | 2012-08-29 | 日産自動車株式会社 | 半導体装置 |
US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
JP5810522B2 (ja) * | 2010-12-14 | 2015-11-11 | 日産自動車株式会社 | 異種材料接合型ダイオード及びその製造方法 |
EP2754182B1 (en) | 2011-09-09 | 2020-08-19 | Cree, Inc. | Method of fabricating a heterojunction jbs diode with non-implanted barrier regions |
US8680587B2 (en) | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
US20150179826A1 (en) * | 2013-12-23 | 2015-06-25 | Samsung Electro-Mechanics Co., Ltd. | Diode device and method of manufacturing the same |
JP7279587B2 (ja) * | 2018-09-25 | 2023-05-23 | 豊田合成株式会社 | 半導体装置の製造方法 |
-
2002
- 2002-10-01 JP JP2002288500A patent/JP3778153B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2003318389A (ja) | 2003-11-07 |
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