JPS623576B2 - - Google Patents
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- JPS623576B2 JPS623576B2 JP54103695A JP10369579A JPS623576B2 JP S623576 B2 JPS623576 B2 JP S623576B2 JP 54103695 A JP54103695 A JP 54103695A JP 10369579 A JP10369579 A JP 10369579A JP S623576 B2 JPS623576 B2 JP S623576B2
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- Japan
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- film
- insulating film
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- diffusion layer
- semiconductor substrate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、詳しくは半導体基
体上に被覆する絶縁膜を改善した半導体装置に係
る。
体上に被覆する絶縁膜を改善した半導体装置に係
る。
一般に高耐圧用の半導体装置、例えばバイポー
ラ・トランジスタにおいて、その素子の高耐圧特
性を決定する第一義的要因はコレクタを形成する
エピタキシヤル層の厚さ、比抵抗、及び拡散深さ
であるが、その特性を維持するためには、半導体
基体のエピタキシヤル層上に最終的に形成される
絶縁膜の種類、厚さ、絶縁膜の層構造、不純物の
ブロツキング性、絶縁膜の形成法等が重大な要因
となつている。
ラ・トランジスタにおいて、その素子の高耐圧特
性を決定する第一義的要因はコレクタを形成する
エピタキシヤル層の厚さ、比抵抗、及び拡散深さ
であるが、その特性を維持するためには、半導体
基体のエピタキシヤル層上に最終的に形成される
絶縁膜の種類、厚さ、絶縁膜の層構造、不純物の
ブロツキング性、絶縁膜の形成法等が重大な要因
となつている。
ところで、従来、半導体装置における素子の高
耐圧性を維持する手段としては、半導体基板（エ
ピタキシヤル層）上の絶縁膜を厚くし、絶縁膜に
かかる電界強度を小さくしたり、チヤンネル発生
防止のための分離拡散層を設けたり、清浄な絶縁
膜の形成に注意を払い、最終的に不純物ブロツキ
ング効果の大きい絶縁膜を被着する等の方法が行
なわれている。しかしながら、絶縁膜の厚さを厚
くすると、半導体装置の製造において配線の段切
れや絶縁膜中の不純物ゲツター効果の減少等の問
題を生じる。チヤンネル発生防止のための分離拡
散層を形成すると、チツプ面積が大きくなり集積
度の低下を招く。また、不純物ブロツキング能の
大きな絶縁膜を被着すると、絶縁膜中及び半導体
基体表面（特にエピタキシヤル層）への不純物の
拡散を防止できるものの、かかる絶縁膜は大きな
荷電をもつため、半導体基体に被着した場合、拡
散層上で反転層を形成し易くなり、リーク電流の
増加、耐圧劣化を生じ、ひいては寄生素子を作動
させ、半導体装置を破壊させる問題があつた。
耐圧性を維持する手段としては、半導体基板（エ
ピタキシヤル層）上の絶縁膜を厚くし、絶縁膜に
かかる電界強度を小さくしたり、チヤンネル発生
防止のための分離拡散層を設けたり、清浄な絶縁
膜の形成に注意を払い、最終的に不純物ブロツキ
ング効果の大きい絶縁膜を被着する等の方法が行
なわれている。しかしながら、絶縁膜の厚さを厚
くすると、半導体装置の製造において配線の段切
れや絶縁膜中の不純物ゲツター効果の減少等の問
題を生じる。チヤンネル発生防止のための分離拡
散層を形成すると、チツプ面積が大きくなり集積
度の低下を招く。また、不純物ブロツキング能の
大きな絶縁膜を被着すると、絶縁膜中及び半導体
基体表面（特にエピタキシヤル層）への不純物の
拡散を防止できるものの、かかる絶縁膜は大きな
荷電をもつため、半導体基体に被着した場合、拡
散層上で反転層を形成し易くなり、リーク電流の
増加、耐圧劣化を生じ、ひいては寄生素子を作動
させ、半導体装置を破壊させる問題があつた。
このようなことから、本発明者は上記不純物ブ
ロツキング能の大きな絶縁膜を被着した場合の拡
散層上での反転層形成原因等について種々検討し
た結果、絶縁膜はその膜中及び膜界面に固有の電
荷を多かれ少なかれ生じるが、特に不純物ブロツ
キング能の大きな絶縁膜は固有電荷量が大きいこ
と、絶縁膜の個有電荷は正と負があり、この絶縁
膜に対応する拡散層の導電型との組合せに依存す
ることにより生じることを究明した。
ロツキング能の大きな絶縁膜を被着した場合の拡
散層上での反転層形成原因等について種々検討し
た結果、絶縁膜はその膜中及び膜界面に固有の電
荷を多かれ少なかれ生じるが、特に不純物ブロツ
キング能の大きな絶縁膜は固有電荷量が大きいこ
と、絶縁膜の個有電荷は正と負があり、この絶縁
膜に対応する拡散層の導電型との組合せに依存す
ることにより生じることを究明した。
しかして、本発明者は上記知見に基づき鋭意研
究した結果、半導体基体のｐ型の拡散層上に負電
荷をもつブロツキング性の優れたアルミナ膜を、
ｎ型の拡散層上に正電荷をもつブロツキング性の
優れた窒化シリコン膜を被着することによつて、
ブロツキング性の優れた絶縁膜の被着による各拡
散層上での反転層の形成を防止して、リーク電流
の増加や耐圧劣化を招くことなく、該絶縁膜によ
り閾値電圧を高めて耐圧特性を向上できる高信頼
性の半導体装置を見い出した。この場合、半導体
基体のｐ型の拡散層上に正電荷をもつブロツキン
グ性の優れた絶縁膜を、ｎ型の拡散層上に負電荷
をもつブロツキング性の優れた絶縁膜を被着する
と、拡散層上で反転層が形成され、リーク電流の
増加や耐圧劣化を防止を期待できなくなる。
究した結果、半導体基体のｐ型の拡散層上に負電
荷をもつブロツキング性の優れたアルミナ膜を、
ｎ型の拡散層上に正電荷をもつブロツキング性の
優れた窒化シリコン膜を被着することによつて、
ブロツキング性の優れた絶縁膜の被着による各拡
散層上での反転層の形成を防止して、リーク電流
の増加や耐圧劣化を招くことなく、該絶縁膜によ
り閾値電圧を高めて耐圧特性を向上できる高信頼
性の半導体装置を見い出した。この場合、半導体
基体のｐ型の拡散層上に正電荷をもつブロツキン
グ性の優れた絶縁膜を、ｎ型の拡散層上に負電荷
をもつブロツキング性の優れた絶縁膜を被着する
と、拡散層上で反転層が形成され、リーク電流の
増加や耐圧劣化を防止を期待できなくなる。
即ち、本発明は半導体基体の主面上にｐ型及び
ｎ型の拡散層が表出した半導体装置において、前
記半導体基体のｐ型拡散層上に−１×1011／cm2以
上の負電荷で＋４×1011／cm2以下の正電荷をもつ
絶縁膜を介して−１×1011／cm2以下の負電荷をも
つアルミナ膜を被覆し、かつｎ型拡散層上に前記
絶縁膜を介して＋１×1011／cm2以上の正電荷をも
つ窒化シリコン膜を被覆したことを特徴とする半
導体装置である。
ｎ型の拡散層が表出した半導体装置において、前
記半導体基体のｐ型拡散層上に−１×1011／cm2以
上の負電荷で＋４×1011／cm2以下の正電荷をもつ
絶縁膜を介して−１×1011／cm2以下の負電荷をも
つアルミナ膜を被覆し、かつｎ型拡散層上に前記
絶縁膜を介して＋１×1011／cm2以上の正電荷をも
つ窒化シリコン膜を被覆したことを特徴とする半
導体装置である。
本発明で用いる低電荷の絶縁膜はその電荷が−
１×1011／cm2以上で＋４×1011／cm2以下であるも
のであり、具体的にはシリコン酸化膜（SiO2）、
リン添加ガラス膜（PSG）、砒素添加ガラス膜
（AsSG）、ボロン添加ガラス膜（BSG）等を挙げ
ることができる。この絶縁膜は上記SiO2等から
選ばれる一層で構成したもよく、或いは二層以上
で構成してもよい。
１×1011／cm2以上で＋４×1011／cm2以下であるも
のであり、具体的にはシリコン酸化膜（SiO2）、
リン添加ガラス膜（PSG）、砒素添加ガラス膜
（AsSG）、ボロン添加ガラス膜（BSG）等を挙げ
ることができる。この絶縁膜は上記SiO2等から
選ばれる一層で構成したもよく、或いは二層以上
で構成してもよい。
上記負電荷をもつアルミナ膜は、ｐ型拡散層の
閾値電圧を高め耐圧性を向上させる作用をなす。
こうしたアルミナ膜の厚さは、800〜2000Å程度
にすることが望ましい。
閾値電圧を高め耐圧性を向上させる作用をなす。
こうしたアルミナ膜の厚さは、800〜2000Å程度
にすることが望ましい。
上記正電荷をもつ窒化シリコン膜は、ｎ型拡散
層の閾値電圧を高めて耐圧性を向上させる作用を
なす。こうした窒化シリコン膜の厚さは、800〜
2000Å程度にすることが望ましい。
層の閾値電圧を高めて耐圧性を向上させる作用を
なす。こうした窒化シリコン膜の厚さは、800〜
2000Å程度にすることが望ましい。
次に、本発明をバイポーラ・トランジスタに適
用した例について第１図〜第６図の製造工程を参
照して説明する。
用した例について第１図〜第６図の製造工程を参
照して説明する。
実施例
〔〕 まず、第１図に示すようにｐ型半導体基
板１にn+埋込層２を形成し、その基板１上に
ｎ型のエピタキシヤル層３を成長させた後、熱
酸化処理を施して熱酸化膜４を形成し、ひきつ
づき該熱酸化膜４の一部を開口しボロンをイオ
ン注入してチヤンネルカツト領域５を形成し
た。
板１にn+埋込層２を形成し、その基板１上に
ｎ型のエピタキシヤル層３を成長させた後、熱
酸化処理を施して熱酸化膜４を形成し、ひきつ
づき該熱酸化膜４の一部を開口しボロンをイオ
ン注入してチヤンネルカツト領域５を形成し
た。
〔〕 次いで、熱酸化膜４を全て除去した後、
再度シリコン酸化膜６を形成し、該酸化膜６の
ベース領域形成予定部に開口を設けてエピタキ
シヤル層３を露出させ、該シリコン酸化膜６全
面にボロン添加ガラス層７（BSG膜）をCVD
法により蒸着した後、還元性雰囲気中にて約
1200℃に加熱し、BSG膜７からボロン拡散を行
なつてｐ型拡散層であるベース領域８を形成し
た（第２図図示）。その後、BSG層７のエミツ
タ領域形成予定部及びBSG層７とシリンコ酸化
膜５のコレクタ領域形成予定部に開口を設けて
エピタキシヤル層を該出させ、BSG層７上にリ
ン添加ガラス膜９（PSG膜）、窒化シリコン膜
１０を順次CVD法により被着した後、酸化性
雰囲気中にて1200℃に加熱してPSG膜９からリ
ン拡散を行なつてｎ型拡散層であるミツタ領域
１１及びコレクタ領域１２を形成して半導体基
体１３を製造した（第３図図示）。
再度シリコン酸化膜６を形成し、該酸化膜６の
ベース領域形成予定部に開口を設けてエピタキ
シヤル層３を露出させ、該シリコン酸化膜６全
面にボロン添加ガラス層７（BSG膜）をCVD
法により蒸着した後、還元性雰囲気中にて約
1200℃に加熱し、BSG膜７からボロン拡散を行
なつてｐ型拡散層であるベース領域８を形成し
た（第２図図示）。その後、BSG層７のエミツ
タ領域形成予定部及びBSG層７とシリンコ酸化
膜５のコレクタ領域形成予定部に開口を設けて
エピタキシヤル層を該出させ、BSG層７上にリ
ン添加ガラス膜９（PSG膜）、窒化シリコン膜
１０を順次CVD法により被着した後、酸化性
雰囲気中にて1200℃に加熱してPSG膜９からリ
ン拡散を行なつてｎ型拡散層であるミツタ領域
１１及びコレクタ領域１２を形成して半導体基
体１３を製造した（第３図図示）。
〔〕 次いで、半導体基体１３のｎ型領域上に
対応する窒化シリコン膜１０部分に通常の光蝕
刻法によりフオトレジスト膜を残存させ、該フ
オトレジスト膜をマスクとしてCF4＋O2ガスを
用いたプラズマエツチング法により露出した窒
化シリコン膜１０を選択的に除去してｎ型領域
上にPSG膜９、もしくはシリコン酸化膜６、
BSG膜７及びPSG膜９を介して正電荷をもつ窒
化シリコン膜１０を被覆した（第４図図示）。
なお、エミツタ領域１１及びコレクタ領域１２
に対応する窒化シリコン膜１０にはコンタクト
ホールを開口した。次いで、フオトレジスト膜
を除去し、さらにCVD法により厚さ1000Åの
アルミナ膜（Al2O3）を蒸着した後、該Al2O3膜
を選択エツチングして半導体基体１３のｐ領域
に対応する部分にAl2O3膜を１４を被覆した
（第５図図示）。その後、窒化シリコン膜１０の
コンタクトホールから露出するPSG膜９を除去
すると共にAl2O3膜１４にコンタクトホールを
開口し、さらにその下のPSG膜９、シリコン酸
化膜６を除去した後、アルミニウム膜を被着
し、パターニングしてベース領域８、エミツタ
領域１１及びコレクタ領域１２と接続した電極
１５，１６，１７を形成してバイポーラ・トラ
ンジスタを造つた。
対応する窒化シリコン膜１０部分に通常の光蝕
刻法によりフオトレジスト膜を残存させ、該フ
オトレジスト膜をマスクとしてCF4＋O2ガスを
用いたプラズマエツチング法により露出した窒
化シリコン膜１０を選択的に除去してｎ型領域
上にPSG膜９、もしくはシリコン酸化膜６、
BSG膜７及びPSG膜９を介して正電荷をもつ窒
化シリコン膜１０を被覆した（第４図図示）。
なお、エミツタ領域１１及びコレクタ領域１２
に対応する窒化シリコン膜１０にはコンタクト
ホールを開口した。次いで、フオトレジスト膜
を除去し、さらにCVD法により厚さ1000Åの
アルミナ膜（Al2O3）を蒸着した後、該Al2O3膜
を選択エツチングして半導体基体１３のｐ領域
に対応する部分にAl2O3膜を１４を被覆した
（第５図図示）。その後、窒化シリコン膜１０の
コンタクトホールから露出するPSG膜９を除去
すると共にAl2O3膜１４にコンタクトホールを
開口し、さらにその下のPSG膜９、シリコン酸
化膜６を除去した後、アルミニウム膜を被着
し、パターニングしてベース領域８、エミツタ
領域１１及びコレクタ領域１２と接続した電極
１５，１６，１７を形成してバイポーラ・トラ
ンジスタを造つた。
得られたバイポーラ・トランジスタを動作した
ところ、ベース、エミツタ及びコレクタ領域上で
の反転層の形成が認められずリーク電流の増加や
耐圧劣化を招くことなく十分な耐圧特性を有する
ことがわかつた。また、このトランジタはブロツ
キング性が優れ、この点からの耐圧特性の向上化
が認められた。
ところ、ベース、エミツタ及びコレクタ領域上で
の反転層の形成が認められずリーク電流の増加や
耐圧劣化を招くことなく十分な耐圧特性を有する
ことがわかつた。また、このトランジタはブロツ
キング性が優れ、この点からの耐圧特性の向上化
が認められた。
以上詳述した如く、本発明によればｐ型、ｎ型
の拡散層上での反転層の形成を防止してリーク電
流の増加や耐圧劣化に伴なう寄生素子の作動、破
壊を生じず、耐圧特性が著しく優れた高信頼性の
半導体装置を提供できるものである。
の拡散層上での反転層の形成を防止してリーク電
流の増加や耐圧劣化に伴なう寄生素子の作動、破
壊を生じず、耐圧特性が著しく優れた高信頼性の
半導体装置を提供できるものである。
第１図〜第６図は本発明の実施例におけるバイ
ポーラ・トランジスタの製造工程を示す断面図で
ある。 ３……エピタキシヤル層、６……シリコン酸化
膜、７……ボロン添加ガラス膜、８……ベース領
域、９……リン添加ガラス膜、１０……窒化シリ
コン膜、１１……エミツタ領域、１２……コレク
タ領域、１３……半導体基体、１４……アルミナ
膜、１５，１６，１７……電極。
ポーラ・トランジスタの製造工程を示す断面図で
ある。 ３……エピタキシヤル層、６……シリコン酸化
膜、７……ボロン添加ガラス膜、８……ベース領
域、９……リン添加ガラス膜、１０……窒化シリ
コン膜、１１……エミツタ領域、１２……コレク
タ領域、１３……半導体基体、１４……アルミナ
膜、１５，１６，１７……電極。
Claims (1)
- １ 半導体基体の主面上にｐ型及びｎ型の拡散層
が表出した半導体装置において、前記半導体基体
のｐ型拡散層上に−１×1011／cm2以上の電荷で＋
４×1011／cm2以下の正電荷をもつ絶縁膜を介して
−１×1011／cm2以下の負電荷をもつアルミナ膜を
被覆し、かつｎ型拡散層上に前記絶縁膜を介して
＋１×1011／cm2以上の正電荷をもつ窒化シリコン
膜を被覆したことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10369579A JPS5627935A (en) | 1979-08-15 | 1979-08-15 | Semiconductor device |
| DE19803030862 DE3030862A1 (de) | 1979-08-15 | 1980-08-14 | Halbleitervorrichtung mit einer mehrschichtigen isolationsstruktur |
| US06/528,473 US4542400A (en) | 1979-08-15 | 1983-09-01 | Semiconductor device with multi-layered structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10369579A JPS5627935A (en) | 1979-08-15 | 1979-08-15 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5627935A JPS5627935A (en) | 1981-03-18 |
| JPS623576B2 true JPS623576B2 (ja) | 1987-01-26 |
Family
ID=14360906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10369579A Granted JPS5627935A (en) | 1979-08-15 | 1979-08-15 | Semiconductor device |
Country Status (3)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6439388A (en) * | 1987-08-04 | 1989-02-09 | Tokyo Gas Co Ltd | Method for preventing electrolytic corrosion of buried pipe by multiple electric potential control |
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Family Cites Families (12)
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1983
- 1983-09-01 US US06/528,473 patent/US4542400A/en not_active Expired - Lifetime
Patent Citations (1)
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|---|---|---|---|---|
| JPS4852478A (ja) * | 1971-11-04 | 1973-07-23 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3030862A1 (de) | 1981-02-26 |
| US4542400A (en) | 1985-09-17 |
| JPS5627935A (en) | 1981-03-18 |
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