JPS5932172A - シヨツトキ−障壁ｍｏｓデバイスからなる集積回路及びその製造方法 - Google Patents

シヨツトキ−障壁ｍｏｓデバイスからなる集積回路及びその製造方法

Info

Publication number
JPS5932172A
JPS5932172A JP58133026A JP13302683A JPS5932172A JP S5932172 A JPS5932172 A JP S5932172A JP 58133026 A JP58133026 A JP 58133026A JP 13302683 A JP13302683 A JP 13302683A JP S5932172 A JPS5932172 A JP S5932172A
Authority
JP
Japan
Prior art keywords
region
channel
electrode
source
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58133026A
Other languages
English (en)
Inventor
コンラツド　ジヨゼ　コエネイク
マーチン　ポール　レプセルター
ウイリアム　トーマス　リンチ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
Western Electric Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Electric Co Inc filed Critical Western Electric Co Inc
Publication of JPS5932172A publication Critical patent/JPS5932172A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28537—Deposition of Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明＆、ｌ屡Ｊ′−積回路構造、よｆ）置体的（（は
ショットキー障壁（ＳＩ３１ソース及びトレインを含む
金属−酸化物一半専体（Ｍｏｓ＋集積回路トランジスタ
デバイス占そのようなデバイスの製作方法に係る。。
１１Ｍ　ＯＳ　“という表現ｔ↓導電体−絶縁体−゛１
′−導体構造を有（７、導電体に印加された電圧により
、半導体中の導電性を制１１１１するだめのデバイスを
さすのに半導体技術で−・般的に用いられる１、導電体
というの（づ、厳密には必ずしも金属である必要はなく
、絶縁体に、必ずしも酸化物である必要はない。
通常のｐ−チャネル又はｎ−チャネルエンハンスメント
モードＭＯ８Ｉ−ランジスタデバイスのソース及びドレ
インに、ｓＢ接触を用いると、歩留り及び製作−１−の
利点を生じる。
また、同じ基板チップ中に相補金属−酸化物一半悸体＋
ＣＭＯ８）ｔ−ランジスタを用いた標亭的な集積回路中
に、そのような接触を導入すると、著（７くイ１利であ
る。エム・ピー°レプセルタ（Ｍ、Ｐ−Ｌｅｐｓｅｌｔ
ｅｒｌに承認された、米国特許第４．３００．１．５２
号に述べられているように、ＣＭＯＳ１′７’を進中の
ＭＯＳデバイス相補対の少くとも一つに、ＳＢソース及
びドレイン接触を含むと、■意のデバイス充てん密度に
おいても、ラッチアップを起さない価値のある構成がで
きる。
しかシフ、実際−１−重要々ある種の低電圧短チャネル
ＭＯ８及びＣＭＯＳデバ・イスの場合、ＳＢ−ＭＯＳ及
びＳ　ｒｌ−ＣＭＯＳ構造の動作特性を、これまで提案
されたように更に改善することは、有利であることが最
近決定した。
特にそのようなデバイスの電流源機能及び漏れＱ’！ｊ
　Ｍの改善は望ましいことを明らかにした。
従って、デバイスのこれらの特性を改善するために、か
なりの努力が最近払われてきた。
本発明の目的は、それらデバイスの電流源７１１件を改
善し、一方それらに木質的な寄生バイポーラトランジス
タ機能（ＭＯＳデバイス）及びラッチアップ（ＣＭＯＳ
デバ、イス）の影響を受すないようにすることにある。
本発明に従うと、複数のショットキー障壁Ｍ　ＯＳデバ
イスから成り、該デバイスのそれぞＪＩが−・伝導形の
半導体領域中に形成され、空間的ｅこ分離されたショッ
トキー障壁ソース及びドレイン電極から成り、ソース及
びドレイン間のチャネル領域中に相対する伝導形のチャ
ネルを、電気的に誘起する手段、該相対する伝導形を生
成する傾向のある不純物をドープされた電極及び′ｌ′
導体領域間の界面の領域に含み、ドーピングは十分低濃
度で、電極から半導体領域中−・の少数キャリヤの注入
を本質的に増加させない上うなもので、該ドープ領域は
電極−チャネルショットキー障壁高さを下るため、チャ
ネル領域に隣接して横方向に延びる部分を含む。
該ドープ領域は電極及び半導体領域間の漏れ電流を減す
ため、電極及び半導体領域間の他の部分を含むのが好ま
しい。
本発明のいくつかの実施例について、添旧した図面を参
照しながら述べる。
当業者には周知の型のＳＢ−ＭＯ８ｐ−チャネルデバイ
スの一部が、第１図に示されている。−例として、デバ
イスは標準的な比す狡的Ｊワい電界用酸化物領域１１及
び１２、ドープされた多結晶シリコン領域１３、多結晶
シリコン領域１３及び領域１３の側壁上に形成された追
加された酸化物部分１５及び１６下の比較的薄いゲート
酸化物層１４を有するｎ形シリコン基板から成る。
たとえば、白金シリサイドから成るシリサイド層１７が
、第１図において多結晶シリコン領域１３−ｌ−に示さ
れている。それとともに、領域１３及び層１γは当業者
には周知のように、低抵抗ゲート電極で構成すると有利
である。加えて、白金シリサイド層１８及び１９Ｖ」１
、図示された構造において、たとえばエム・ピー・レブ
セルタ（Ｍ、Ｐ、Ｌｅｐｓｅｌｔｅｒ）及びニス°エム
・シー（Ｓ−Ｍ、Ｓｙ、ｅ）によるゝゝ５Ｂ−ＩＧＦＥ
Ｔ・ソース及びトレイン電極にショットキー障壁接触を
用いた絶縁ゲート電界効果トランジスタ“、プロシーデ
ィング・オブ・ザ・アイイ・−イーイー、（Ｐｈｏｃｅ
ｅｄｉｎｇ８ｏｆ　ｔｈｅ　ＩＥＥＥ）１　’：）　６
８年８月、１．４．００−１４　（１２頁に述べられ１
いるように、それぞれソース及びドレイン電極として働
く。
更に、ｐ形基板又は４１戸中に形成されｌ−同様の構成
の相補ｎチャネル１１／（造と組合された第１図に示さ
れた型の構造は、引用したレブセルタ（Ｌｅｐｓｅｌｔ
ｅｒ）の特許に述べられているように、ラッチアップの
ないＣＭＯＳデバイスを実現する基本となる。従って、
ここでの議論を通じて、ここで述べる構造及び技術１ｄ
ｐ−チャネル又はｎチャネル形のいずれかのＳＲ−ＭＯ
Ｓデバイス又は同じチップ基板中にｐ−チャネル及び！
］−チャネル部分の両方を含むＳ　Ｂ　−ＣＭＯＳデバ
イスの両方に適用できることを理解すべきである。
第１図に部分的に表された種類の周知のｓｎトランジス
タし’：、４Ｓ利な特性を示す。しかし、特（・て低電
圧動作の場合、そのようなデバイス、特に類チャネル型
、のそれらもまた、デバイスの応用を制限するある種の
特性を示ｉ　ｏこれらの制約される特性には、電流源と
しての効率の低下及びある種の場合のドレイン電極から
基板への好ましくない高漏れ電流が含まれる。
第１図の構成に訃ける電流源の効率低下は、少くとも二
つの主要因を制御することにより決る。第１に、多結晶
シリコンゲート領域１３及び面が相対する白金シリサイ
ド層１８及び１９の直下に形成された電気的に誘起され
たｐ−チャネル間には、必然的に物理的な分離個所又Ｕ
：間隙が存在する。第２に、ｐ−チャネル及び層１８及
び１９間に、０．２５電子ボルトのショットキー障壁高
さが存在する。これらの安置の組合された効果は、その
ようなデバイスのソースがチャネル中に電流を注入する
能力を本質的に制約する。
更に、図示されたデバイスの基板１０へのドレイン電極
１９（第１図）からの漏れは、比較的高くなりうる。た
とえば、ＳＢデバイスのドレイン−基板漏れ電流は、典
型的な場合標準的な拡散又は注入ソース及びドレイン領
域をイアするＭＯＳデバイスのそれの約１００倍である
。
ここで述べるデバイスにおいて、ＳＢトランジスタデバ
イスの′電流源能力が増す。加えて、デバイスのドレイ
ン−基板漏れ特性は改善され、一方基板への少数キャリ
ヤ注入に対するエミツタガンメル数は、比較的低く保た
れる。その結果、寄生バイポーラトランジスタ機能（Ｍ
ＯＳデバイスの場合）及びラッチアップ（ＣＭＯＳデバ
イスの場合）に対するデバイスの本質的な抵抗力が増す
。
以下で詳細に述べる本発明に従って作られたｐ−チャネ
ルＳ　Ｂデバイスにおいて、低濃度ドーピング−］ｌ　
イ４ｉｉ注入プロセスに耘；き、アクセプタのＭい高濃
度層が、シリサイド−チャネル領域中の白金シリサイド
層１８及び１９の側面に隣接して導入される。このドー
ピングによりｐ−チャネルとシリサイド層１８及び１９
間の電位障壁が下り、それによりキャリヤが障壁を通っ
てトンネルするようになる。
このようにｐ−チャネル及び層１８及び１９間のショッ
トキー障壁高さが実効的に下り、（たとえばゲート電圧
が印加されない場合で、約０．２１電子ボルト）一方チ
ャネル及びこれらの層の相対する側面間の物理的分離に
も橋渡しができる。同時に、低濃度アクセブタド−ピン
グ（」、シリサイド層とｎ基板１０間のショットキー障
壁高さを１げるかあるいは基板１０とｐ−ｎ接合を形成
する効果があり、それにより基板へのｔｌ：、人に対す
るエミツタカンメル数を木質的に上げることなく、基板
への漏れが減る３、カンメル数の議論については、ニス
°エム・シー（Ｓ、Ｍ、　５ｚｅｌ　、半導体デバイス
の物理、（ジエイ・ウィリー（Ｊ、Ｗｙｌｉｅ１１９８
１１、第２版１４０及び１４５頁を参照のこと〇 ソース−チャネル領域におけるショットキ・−障壁高さ
が下ることは、チャネル中への電流注入を増すための実
効的な基礎である。そのようなデバイスのゲート電極に
電圧を印加した時、障壁高さは更に減少する１、たとえ
ば、ソース−チャネル領域中で得られる障壁ｔよ、わず
か約００５電子ボルトである。
以下で述べる別のｐ−チャネルＳＢデバイスにおいて、
シリサイド層１８及び１９を囲む領域の低濃度ドーピン
グは、二段階注入プロセスで行われる。その場合、すぐ
土の節で述べた利点が実現され、同時に以−トで規定す
るいわゆる直列抵抗又は重畳抵抗が減少する。
−例のｎ−チャネルＳＢデバイスにおいても、先に述べ
た改善が二段階プロセスで得られる３、このプロセス及
びそれにより得られたデバイスについて、以下で詳細に
述べる。
第２図は製作の初期の段階における本発明ｅこ従って製
作されるｐ−チャネルデバイスを示す。具体例として、
図示された構造はｎ形シリコン基板２０．２５（１オン
グストロームの厚さのゲート酸化物層２１．３５００オ
ングストロームの厚さの電界用酸化物層２２及び２３．
３５０　（１オングストロームの厚さのドープされた多
結晶シリコン領域２４及び１０．０（’＋（１オングス
トロームの厚さのレジスト層２５から成る。
分離された低濃度ドープ−ｐ領域が、第３図に示される
ように、次に基板２０中に形成される。矢印２６で表さ
れた入射イオンは、比較的薄い酸化物層２１が表面を被
覆する限り、基板２０中に浸透する。これら注入領域の
外郭が、破線２７で示されている。
たとえば、ニフツ化ホウ素の形のホウ素が、ｌ３１７方
センナメートル当り約３Ｘ１０′１ホウ素原子の比較的
低ドーズで、第３図の構造に向けられる。通常のソース
及びドレイン注入ｔ、［、典型的な場合、この値の１０
０倍又はそれより高い入射ドーズにより行われる。
注入ドーパントのピーク濃度が基板２０中で酸化物層２
１及び基板２０間の界面付近に位［ｆ（（するよう設計
される。これを達成する一つの方法は、単に酸化物層２
１の厚さを測定し、次にピーク濃度が所望の位置、に来
るよう、イオン注入エネルギーを選択する。従って、た
とえば２５０オングストロームの厚さの酸化物層２１（
第３図）の場合、ニフツ化ホウ素の約３０．００（ｌ電
子ボルトの入射イオンエネルギーは、注入領域のピーク
濃度を指定さｈだ界面又はその（ｔ　、Ｔｓに置く上で
有効である。
具体的なデバイス構造において、この濃度し１１立方セ
ンチメートル当り約１．５　Ｘ　ｌ　Ｏ”ホウ素原子で
、界面の約１００オングストローム内にあり、界面から
垂直及び横方向に濃度が減少しながら延びるガウス分布
をもつ。そのようなピーク濃度を界面又はそのイ：１近
に置くことの重要さについては、以下で強調する。
ある種の場合、注入すべき領域１−の酸化物層２１（第
３図）の厚さは、注入が所望の分布を持つために、実際
には十分均一でなくてもよい。そのような場合、エツチ
ングにより層２１を除去し、次に別に再酸化工程におい
て新しい一定厚の層を形成するのが有利゛Ｃある。新し
い層を通しての注入は、基板２０「１１に所望の分布を
生じる。
次の製作プロセスにおいて、レジスト層２５（第３図）
が除去され、次に二酸化シリコン層２８（第４図）が図
示された構造の全表面」−に堆積さｉＬる。たとえば、
層２８が標準的な化学気相堆積（ＣＶＤ　）で形成され
、約５００オングストロームの厚さの最小ノ♀をイアす
る・第４図において、破線２９は酸ｆ）；物層２８がつ
け加えられる前の酸化物層２１の広さと、電界用酸化物
領域２２及び２３の広へをメＪ”＜−ｆ。
あるいｔよ、第１図の場合のように、より薄い酸化物層
２８が必要で、シリサイド層１８及び１９及びチャネル
領域間に最小間隔が作られる々らば、ＣＶＤ酸化物堆積
］二程は酸化物層２１（第：３図）の酸素ヅ（スパッタ
リングで買きかえることができる。そのような別の−に
程でｔよ、ゲルマン・オツフエンレクンクスシュリフト
（Ｇｅｒｍａｎ　Ｏｆｆｅｎｌｐｑｕｎｇｓｓｃｈｒｉ
ｆｔｌｌ）ｅ−Ａ　−３２４５２７６に詳細に発表され
たように、（１０（ｌオングストロームものｌ　Ｎｉい
酸化物層で図示された構造を、信頼性よ〈被瀉−ノーる
ことができる。
第４図の構造し」１、次にたとえば９０　（１℃の窒素
雰囲気中で約１０分間といった熱処理を受ける。これは
先に述べた注入領域を７二−ルし、酸化物層２８の密度
を−１，げ、基板２０から不純物なゲッタする働きがあ
る。
あるいは、ある種の面Ｊ高温シリサ・イド（たとえばコ
バルトジシリサイド）の場合、製作プロセスの後の工程
で熱処理を行うのが有利である。その場合、不純物のゲ
ッタリングはより効率的に行われる。
続いて、第４図の酸化物層２８がたとえば約６８マイク
ロメータの圧力、エッチされる表面におけるパワー密度
が１平方センチメートル当り約Ｏ１６ワツト、Ｙノロ　
０　（ｌボルトの電圧でＣＨＦ　ｙプラズマ中における
反応性スパッタ（イオン）エツチング工程で非等方的に
エッチさＪする。エツチングは層２８及び酸化物層２１
を注入領域−１この領域のシリコン基板表面全体から除
去するために行われる。
得られる構造が第５図Ｑて示されている。酸化物層２８
の残った部分（第４図）は、多結晶シリコン領域２４の
側９　、、ｌ−に層３０を含む。
これらの誘電体層３０は続いて形成されるシリ４ノイド
部分及び領域２４間の絶縁体として働く、７層３０がな
いと、ゲート領域２４はシリサイド部分により、電気的
に基板２０と短絡［る。
次に、基板２０の露出された表面領域の浄化が行われる
。これは／ことえば通常のアルゴン逆スバツタ工程で行
わｉ主、第６図に示されるように、矢印３１は入射アル
ゴンイオンを示す。たとえば、露出さｔまた表面領域の
垂直方向に約１５０オングストロームの部分が除去され
る。加えて、同様の域が電界酸化物領域２２及び２３、
側壁酸化物層３０の最寸〕部表面、多結晶シリコン領域
２４０表１ｎｉから除、ノそされる。破線３２はスパッ
タリング前のこれら領域の表面の位置を示す。
次に、（第７図中の矢Ｆ１１３３で表される）白金を構
造」にスパッタ堆積させる。たとえば、白金の１６０オ
ングストロームの厚さの層３４がそれにより形成される
。続いて、堆（′ｉｌｆされた層はたとえば５パーセン
トの酸素を有するアルゴン中６２５℃で約６分間：ノン
タされる。シリコン基板２０及び多結晶領域２４に直接
重畳する層３４の部分は、それにより白金シリサイドに
変る。すると、王水による湿式エツチングｔ、ｉ：　、
　　白金シリサイドに変換し７た部分を除いた層３４の
全体を除去するのに効果的である。製作工程のこの時点
において、構造は第８図に示されるようになる。。
第８図において、白金シリサイド部分３５及び３５　＆
−ｊ：、低抵抗Ｓ低抵抗Ｓ及ソースイン電極を構成する
。白金シリサイド部分３７は多結晶シリコン、領域２４
とともに、有利な低抵抗ゲート電（夕を構成する。
白金シリサイドでできた電極３５及び３６（第８図）は
、全体が比較的低濃度ドープの注入領域中に、それぞれ
埋め込まれる。しか１７、これらの比り嗅的低濃度ドー
プ領域は、ゲート酸化物層２１「のｐ−チャネル領域に
面した各シリサイド層極の側面に直接接しまた比較的高
濃度のドーパントをそれぞれ含む。特にアクセプタドー
パントの高濃度は、シリサイド電極の谷側的に接するよ
うに設泪される。
その結果、シリサイド−チャネルショットキーＶ、（：
ｒ、壁ｔ、１１、ゲートに重なる注入ティル領域と直列
になったはるかに低いシリサイド−注入ショットキー障
壁で置きかえられる。この重畳領域は直列抵抗の成分と
なり、いわゆるゝｉト畳抵１丸“となる。
更←こ、シリサイドソース及びドレイン電極３５及び３
６直下の領域（第８図）中のアク・ごブタドーパントは
、こｔｌら電極及び基板２０間のショットキー隔壁高さ
を」−１げるのに効果的−Ｃある。これは電極一基板領
域内の空乏層幅より小さい電体一基板界面からの距前内
で、十分高濃度アクセプタ原子が得られれば成り／ヒつ
。あるい（弓５、ドーパントにより作られるｐ−領域は
、ｎ−基板とｐ−ｎ接合を形成でき・る。いずれの場合
も、デバイス動作中基板への漏才１電流が、それ（でよ
りアンドープＳＢ′ｉ［＋、（ｉｋの漏れＶこ比べ、木
質的に減少する。しかし、同時にＣれら低濃度ドープ領
域から基板−２の少数キャリヤの注入に対するエミツタ
カンメル数ｄ：、木質的に土層しない。
製１′「工程の次の工程が第９図により示されており、
この図に１．先に述べた構造に重畳する酸化物層３８及
びスピン−オンレジスト層３９を示す。たとえば、酸化
物層３８妹（６０Ｉ）℃以−「の）比較的低温ＣＶＤ工
程で形成される。たとえば、層３８はレジスト層３９と
同様、約１ミクロンの厚さである。
続１・）て、エイ・シー・アダムズ（ΔＣΔｄａｍｑ　
１によるゝゝブラスマ平坦化″ソリッド・ステート・テ
クノロジー（Ｓｏｌｉｄ　５ｔａｔｅ　Ｔｅｃｈｎｏｌ
ｏｇｙ）第２４巻、１７Ｂ−１８１頁、１９８１年４月
で述べられているイ坦化法に従い、第９図の層３９及び
層３８の一部が、反応性スパッタエツチング工程で除去
される。得られた構造は第１０図に示されてあり、薄く
な°つた酸化物層３８から成り、平坦な最」−表面を有
すると有利である。
第１０図の酸化物層３８中に電極窓°を規定するた−め
に、当業者には周知の標準的な工程が更に用いられる。
第１１図（ｌ・７示されるように、パターン形成された
レジスト層３９が非等力性エッチング工程中マスクとし
て用いられ、その場合ソース電極３５に対して中心に配
置されるように、層３８中に窓が形成される。次に、通
常のアルゴン逆スパッタ下杵で電極３５の露出した表面
部分を浄化した後、その後アルミナ金属部形成工程のた
め、構造の最１・表面全体に、有利な三層中間金属部が
形成される。
たとえば、第１１図に示された三層金属部によ、底部か
ら４１部へ、窒什１チタンの２００オングストローム厚
の層４０、チタンの２４１００オングストローム厚の層
４１及び窒化チタンの２０（）オンクストローム厚のも
う一つの層４２から成る。次に、レジスト層３９上のこ
の金属部の一部及びレジスト層それ自身が、標準的なリ
フトオフ工程で除去される。もらろん、シリサイド及び
その次のアルミニウム間の障壁層を形成するために、他
の方法を用いてもよい。
続いて、構造の最上部表面−にに１ミクロン厚のアルミ
ニウム層が堆積され、次に第１２図Ｖこ示されるように
、通常の方法でパターン形成される。パターン形成され
たアルミニウム層４３は三層金属部を通して、ソース電
極３５＼の電気的接続を作る。図示されてないが同様の
接続が、集積回路デバイスに含捷れる他のソース電極、
及びドレイン及′びゲート電極へもそれにＪ−り作られ
る。
ある種の用途でｔ二ｔ、　−＋−で述べた型のｐ−チャ
ネルデバイスは、ソース−チャネル領域中に好ましくな
い高重畳抵抗を示す。この抵抗はドーパント濃度分布の
一部が尾を引くことに起因することを確認した。この抵
抗はソース−チャネル重畳領域中の分布の尾をより急峻
に落すことにより、減少させられることを見出した。特
に、先と同様、ピークは各シリサイドソース電極の側面
及びｐ−チャネル領域間の界面又はその付近にて、界面
からチャネルに向って距離が増すとともに、ドーパント
濃度が前の場合より急峻に落ちるように膜用される。
より具体的には、−例であるｐ−チャネルデバイスの直
列抵抗は、入射°？クセブタイオンのエネルギーを減す
ことにより下げてもよい。従って、上で述べたのと同じ
入射ドーズであるが、わずかｆＪ　５．０００電子ボル
トのエネルギーを用いるため、注入用酸化物を用いなけ
れば、約６分の１に直列抵抗を下ることが実際にでき、
一方ソースーチャネル領域中のショットキー障壁高さは
著しく下がる。それにより形成される比較的浅いドープ
領域が、第１３図中で破線４４により示されている。
たとえば、シリサイド−チャネル界面の約１５（）オン
グストローム内のアクセプタ濃度Ｕ１、この場合、１立
方センチメートル当り約２、５　Ｘ　１．０　”アクセ
プタ原子である。
上に述べた例のように、第１３図の構造に続いて形成さ
れるシリサイド電極は、実際に浅いドープ領域を貫いて
延び、ｎ基板に接してもよい。も［２そのようないわゆ
るパンチスルーが起ると、シリサイド電極下の低濃度ド
ープｐ領域を有するという先に述べた価値のある利点は
、もちろん失われる。
従って、第２のアクセプタ注入工程を行うことにより、
ｐ〜チャネルデバイス製作の先に述べたプロセスを修正
するのが有利である。
この第２の工程において、注入のパラメータは基板中へ
の漏肛電流を最小にするように最適化され、一方基板へ
の少数キャリヤ注入のエミツタガンメル数は低く保たれ
る。
第１４図に示されるように、ソース及びドレイン領域中
の基板２０の表面のスパッタ浄化により、表面に本質的
に刻み目が形成できる。これらの刻み目それ自身又はシ
ンタ中シリサイドのその後の形成とともに、第１の領域
の輪郭４４下まで延びてもよい。
従って、（側壁酸化物部分３０の形成後）第１４図の構
造中に第２の注入が行われる。
たとえば、この注入は１平方センチメートル当り１０１
３ホウ素原子の比較的低１ドーズ及び６０．００（ｌ電
子ボルトのエネルギーにおける二、フッ化ホウ素の注入
である。この第２の注入領域の輪郭は、第１４図中の破
線４５で示されている。たとえば、この領域内の平均の
アクセプタ濃度は、１立方センチメートル当り約１．５
Ｘ１０′８アクセプタ原子である。
第１４図に示された第２の注入領域ｔよ、シリサイド電
極がその後形成された時、パンチスルーが起らないよう
に十分深い。これは第１５図に示されており、その場合
ドープされた領域はシリサイド電極３５及び３６下に示
されている。
ｎ−チャネル型の有利なＳｎ−ＭＯ３Ｉ−ランジスタデ
バイスが、やはり二段階ｉ′１゛入工程全工程プロセス
に従い製作される。そのように作られたデバイスは、多
くの点で述べたデバイスと同様で、先に述べた製作技術
と同じ多くの技術が適用される。
そのような二段階工程を用いて作られたデバイスの具体
例として、第１６図は部分的に製作されたｎ−チャネル
デバイスを示す。デバイスはその上に電界用１ν化物領
域５２！及び５３を有するｐ形シリコン基板５０、側壁
酸化物部分５５及び５６を有するドープ多結晶シリコン
領域５４及びゲート酸化物層５７から成る。
第１６図中の破線５９は、基板５０の最初の表向部分を
示す。最初のイオン注入工程が行われ、それらの表面部
分は線５９で規定されるようになる。
最初のイオン注入工程において、ひ素のようなドナ不純
物は、第１６図の構造の初期の状態（酸化物部分５５及
び５６を含ま戊いもの）へ、Ｉ平方センチメートル当り
約１０１４ひ素原子のドーズ■、約１０，０００電子ポ
／Ｌトのエネルギーで向けられる。それぞれが表面部分
５９の直下及び側面Ｖこ比較的高濃度のドーパントを有
する浅い（約３　（１０オンクストロームの深さ）　７
１−大領域が、それにより得られる。（第１のイオン住
人領域の垂直及び横１５向の大きさ社、第１６図中で破
線６０に」、り表されている。）たとえば、この高濃度
※よ表面５９の約１００オングストローム内において、
ＩＸン二カセンチメートル当り約２．５Ｘ１０ＩＱひ素
原子であり、比１１ｆｆ的高い０８５電子ボルトのショ
ットキー障壁ヲートげる効果をもつ。そうでなけｇば、
それ１佳後に形成されるシリサイド電極及び多結晶シリ
コン領域５４下のｎ−チャネル領域間に存在する。
先に述べた最初のイオン注入後、酸化物側壁５５及び５
６がたとえ１ｑｒ−１：で述べた方式で形成される。次
に、シリコン表面部分５９は標準的な反応性スパツタエ
ッチング工程′コ′、約（ｉ　００オングストローム又
はそｇ以上の深さ捷で、非等方的にエッチされる。製作
−［−程のこの時点で、そのようにエッチされた表面部
分は、第１６図に示さＪするように、基板５０の主表面
下で〈汀む。
−１で述べたエツチングＩ程の後、第１の注入領域の側
壁のみが、第１６図の基板中に残る。第１６図の構造中
のチャネル領域に隣接した側部は、それぞれ参照数字６
１により示されている。これらの残った側部６１ｔ」、
最初の注入によるショットキー障壁低下部分である。こ
れら（１１１部中の不純物濃度及び分布ｔよ、チャネル
中への電流注入を最適化するよ・ン調整され、一方屯畳
抵抗を最小にする。
続いて、第２のイオン注入工程で、低濃度トープドナ領
域６２が第１６図の構造中に形成される。これらの領域
６２は描かれたデバイスの低漏れ電流特性を最適化する
よう形成される。たとえば、第２の注入は１平方センチ
メートル当り約５　Ｘ　１０　＋２ひ素原子の入射ドー
ズから成り、エネルギーは所望のシリサイドの厚さに依
存する。これにより比較的深くかつ軽い注入が行われ、
それは完成したデバイスにおいて、その後形成されるシ
リサイド電極を囲み、それにより電極から基板５０への
漏れ電流を著しく制限する効果がある。
たとえば、これらの注入は電極下に著しく低い漏れ電流
のｐ−ｎ接合を形成するよう調整さ７する。同時に、注
入（１基板中への少数キャリヤ７Ｖ人のエミツタガンメ
ル数を比較的低く保つよう設８１される。
次に、標準的なアニーリンク工程の後、白金シリサイド
電極はたとえば上で述べた方式により、ここで述べた構
造中に形成される。
ソース及びドレイン電極６４　、：及び６５がそれぞれ
第１７図に示されている。たとえば、これら電極のそれ
ぞれの１７さしは、多結晶シリコン領域５４土のシリサ
イド部分６６の厚さとともしこ、約１０００オングスト
ロームである。
続いて、第１７図中に示されたｎ−チャネル構造のソー
ス、ドレイン及びゲート電極への電気的接続が作られる
。これはたとえば、第９図及び第１２図の説明に関連し
て−にで述べたプロセスを全体として同じプロセスを続
けることにより行われる。
本発明の視点を離れることなく、当業者には土で述べた
実施例に多ぐの修正及び変形を考えることができる。た
とえば、」−で述べた二段階注入プロセスにおいて、同
じドーパント形であるが必ずしも同じ物質である必要は
ない物質が、各工程で注入される。更に、白金シリサイ
ド以外のシリサイドを用いてもよい。たとえば、もしｎ
−チャネルデバイスにおいてコバルトジシリサイドを用
いたとすると、二段階プロセスの第１の注入に用いら扛
るドーズは、白金シリサイドを含むデバイスに対し用い
られるそれに比べ実際（典型的な場合、約２分の１に）
減少する。これはコバルト・ジシリサイＦ−ｎ−チャネ
ル障壁は白金シリサイドの０８５電子ボルトとは異り、
０、６８　？４子ボルトであるためである。加えて、コ
バルト・ジシリサイドを用いる場合、シリコン基板のソ
ース及びドレイン部分が（第１６図に示されるように）
非等方的にエッチされた後、コバルト・シシリサイドが
形成され、同時に第１の注入部分がアニールされる。続
いて、コバルト・シシリサイドを貫き、コバルト・シシ
リサイドに全部埋め込寸れるＩ−分高いエネルキーで、
第２の注入が行われる。
第２の注入部分のアニーリングは、全体への誘電体（第
９図中の層３８）を堆積させた後行われる３、こｉ’Ｌ
により、この最後の加熱処理のゲッタリンク効果を改善
する３３また、コバルト・シシリサイドは白金シリサイ
ドより高い温度に耐える特性を有するため、（誘電体の
高温高密度化により達成される）有利な不活性化特性金
有する全体に形成する誘電体を、デバイス中に含めるた
めに選択することができる。
有利な効果 ｔ［ｙ　＊ｒ品求の範囲に述べられたデバイスにおいて
、横方向に延びるドープ頭載は、電極及びチャネル間の
ショットキー障壁高さを減じ、従ってデバイスの電流源
特性を改善する。
【図面の簡単な説明】
第１図は周知のＳＢ−ＭＯＳデバイスの一部の断面図、 第２ないし１２図は一段階注入工程を含む製作工程の各
種段階において、本発明に従い作られるｐ−チャネルＳ
Ｂ−ＭＯＳデバイスの断面図、 第１３ないし１５図は二段階注入工程を含む製作工程の
各種段階において、本発明に従い作られるｐ−チャネル
ＳＲ−ＭＯＳデバイスの断面図、 第１６ないし１７図は、や（」、り二段階注入工程を含
む方法において、・本発明に従い部分的に製作されたｎ
−チャネルＳＢ−ＭＯＳデバイスの断面図である。 〔主要部分の符号の説明〕 ２０．５０・・半導体領域 ３５．３６．６４．６５・・電極 ２４．３７・・・誘起手段 ２７．４４．４５．６１．６２・・・不純物をドープし
た領域 ４１．６１・・横方向に延びる部分 用　願　人：ウェスターン　エレクトリックカムパニー
、インコーポレーテツド

Claims (1)

  1. 【特許請求の範囲】 １、　各々が一伝導形の半導体領域（例えば２０．５０
    ）中に形成されると共に空間的に分離されたショットキ
    ー障壁のソース及びドレイン電極（例えば３５，３６．
    ６４゜６５１とソース及びドレイン間のチャネル領域中
    に相対する伝導形のチャネルを電気的に誘起する手段（
    例えば２４．３７１とから成るショットキー障壁Ｍ　Ｏ
    ！”、　　デバイス多数から成る集積回路構造物におい
    て、電極（例えば３５．３６．６４，６５１及び半導体
    領域（例えば２０−５０１間の界面に、該Ｍ１対する伝
    導形を誘起する傾向のある不純物をドープした領域（例
    えｄ：２７．４４．４５．６１．６２）が含寸れ−その
    ドーピングｔ」、（−分ａ（濃度で電極から半導体領域
    への少数キャリヤ注入を本質的に増さないようなもので
    、該ドープ領域は、チャネ刀・領域に隣接して横力向に
    延びる部分（例えば４４．６１１を含み、電極−チャネ
    ルショットキー障壁高さを下げることを特徴とする集積
    回路構造物。 ２、　　＃Ｌｆｌ・請求の範囲第１項に記載された構造
    物において、 該ドープ領域は電極（例えば３５．３６゜６４．６５）
    及び半導体領域（例えば２０．５０）間に他の部分（例
    えば４５，６２）を含み、電極及び半導体領域間の漏れ
    電流を下げることを特徴とする集積回路構造物。 ３、＠々が、ショットキー障壁のソ・−ス及びドレイン
    電極（例えば３５．３６，６４゜６５Ｊと、半導体中の
    該ソース及びドレイン間のチャネル領域中に電気的にチ
    ャネルを誘起するためのゲート電極（例えば２４゜３７
    ．５４．６６１とから成るショットキー障壁ＭＯ３デバ
    イス多数から成る集積回路構造物７）製作方法において
    為 各デバイスの該ソース電極のすぐ近くで、。 ソース１（ｉ極（例えば３５〕からチャネル領域へ横方
    向に延びる領域（例えば４４．６１）にドーピングをし
    、ソース電極及びチャネル領域間のショットキー障壁高
    さを減少さ、１７−　、領域へのドーピングしｌ各該電
    極を埋め込み、基体中への少数キャリヤ注入のエミツタ
    ガンメル数を本質的に上げることなく、基体への漏ｔｒ
    電流を減少するために行うことを特徴とする方法。 ／Ｉ　特許、ｔｉ’＋求の帥ｋ　ｔＪＩｌ　；第３項に
    記載された方法・ｅこおいて、 該（）仁方向に延びた領域及び埋め込まれた領域のドー
    ピングは、一段階イオン注入工程で行われることを特徴
    とする方法。 ５　特許請求の範囲第４項に記載きれた方法において、 半導体基体はｎ形シリコンで、該ソース及びドレイン主
    棒は白金シリサイドでＭ・られ、一段階工程で導入され
    るドーパントはホウ素で、該横力向に延びた領域中のホ
    ウ素濃度は、該ソース電極及び該横力向Ｃζ延びた領域
    間の約１００オングストロームの界面において、１立方
    センチメートル肖り約２．５　Ｘ　１０　”ホウ素原子
    で、埋め込み領域中の５Ｆ均ホウ素濃度は１立方センチ
    メートル当り約１．５×１０．８ホウ素原子であり、シ
    リ勺・イド下に約０１ミクロン延びることを特徴とする
    方法。 ６　特許請求の範囲第３項に記載された方法において、 該イ黄力向に延びた領域及び埋め込み領域のドーピング
    ｔｉｔ　、二段階イオン注入工程でｉｔ次′？イわれる
    ことを特徴とする方法。 ７、　　’ｈ’ｒ　Ｉｒ品求の範囲第６項に記載された
    方法において。 該基体（例えば２０）は１１形シリコンで、該ソース及
    びドレイン電極（例えば３６）は白金シリサイドで作ら
    れ、該二段階工程の各段階で導入されるドーパントはホ
    ウ素で、該二段階工程の第一段階においては、１立方セ
    ンチメ・−トル当り約２．５　Ｘ　１０１８原子のホウ
    素濃度が、該横方向に延ひる領域（例えば４４）内で、
    それぞれ続いて形成されるソース電極及びソース電極−
    チャネル領域間の界面の約１５０オングストローム以内
    に作られることを特徴とする方法。 ８、　特許請求の範囲第７項に記載された方法に！？い
    て、 該第１の工程に続いて、誘電体側壁（例、えば３０）が
    該横力向に延びだ領域に重畳するように該ゲート電極（
    例えば２４ン十に形成さＪ（１、次に該埋め込み領域の
    それぞれに、１立カセンチメートル当り約 １、５　Ｘ　１０＋ｓ原子のホウ素濃度を形成するよう
    に、該コニ段階上程の第２段階が１−ｉわれることを特
    命とする方法。 ９　特許請求の範囲第６頃に記載された方法において、 該半導体基体（例えば５０　）　ｉ、ｊ　ｐ形シリコン
    で、該ソース及び該ドレイン電極（例えば６５）は白金
    シリサイドで作られ、該二段階工程の各段階で導入され
    るドーパントはひ素であることを特徴とする方法。 １０、　７時１７「請求の範囲第９項に記載さｉｔだ方
    法において、 該二段階工程の第一段階において、浅い注入領域が該横
    方向に延びる領域（例えＬ１１６１）のそれぞれにおい
    て、それぞれ続いて形成されるソース電極及びソース電
    極−チャネル領域間の約１００オングストローム内で、
    １立方センチメートル当り約 ２、５　×１０　ＩＱひ素濃度を有するように形成され
    ることを特徴とする方法。 １１、特許請求の範囲第１０項に記載された方法におい
    て、 該第１段階に続いて、誘電体側壁（例えば５６）が該横
    方向に延びた領域（例えば６１）に重畳するように、該
    ゲート電極（例えば５４）［−に形成され、該基体の表
    面部分は、該誘電体側壁（例えば５６）によりマスクさ
    れた部分を除いて、該浅い注入領域の全てを除去するよ
    うにエッチされ、次に該二段階工程の第２段階が、該埋
    め込み領域（例えば６２）のそれぞれの中で１人ン二方
    センナメートル当り約１．５　Ｘ　１０　”原イの平均
    ひ素濃度が達成されるように行われる仁とを特徴と−「
    る方法。
JP58133026A 1982-07-23 1983-07-22 シヨツトキ−障壁ｍｏｓデバイスからなる集積回路及びその製造方法 Pending JPS5932172A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/401,142 US4485550A (en) 1982-07-23 1982-07-23 Fabrication of schottky-barrier MOS FETs
US401,142 1982-07-23

Publications (1)

Publication Number Publication Date
JPS5932172A true JPS5932172A (ja) 1984-02-21

Family

ID=23586485

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58133026A Pending JPS5932172A (ja) 1982-07-23 1983-07-22 シヨツトキ−障壁ｍｏｓデバイスからなる集積回路及びその製造方法

Country Status (6)

Country Link
US (1) US4485550A (ja)
JP (1) JPS5932172A (ja)
CA (1) CA1215476A (ja)
DE (1) DE3326534A1 (ja)
FR (1) FR2530867B1 (ja)
GB (1) GB2124428B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62122170A (ja) * 1985-11-21 1987-06-03 Nec Corp Ｍｉｓトランジスタ及びその製造方法
US7358550B2 (en) 2004-03-26 2008-04-15 Kabushiki Kaisha Toshiba Field effect transistor
JP2011519152A (ja) * 2008-04-11 2011-06-30 サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク（セエヌエールエス） 相補型ｐ、及びｎＭＯＳＦＥＴトランジスタの製造方法、このトランジスタを包含する電子デバイス、及び少なくとも１つのこのデバイスを包含するプロセッサ
JP5328775B2 (ja) * 2008-04-21 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6063926A (ja) * 1983-08-31 1985-04-12 Fujitsu Ltd 半導体装置の製造方法
JPS6072272A (ja) * 1983-09-28 1985-04-24 Toshiba Corp 半導体装置の製造方法
US4679303A (en) * 1983-09-30 1987-07-14 Hughes Aircraft Company Method of fabricating high density MOSFETs with field aligned channel stops
US4587710A (en) * 1984-06-15 1986-05-13 Gould Inc. Method of fabricating a Schottky barrier field effect transistor
US4641417A (en) * 1984-06-25 1987-02-10 Texas Instruments Incorporated Process for making molybdenum gate and titanium silicide contacted MOS transistors in VLSI semiconductor devices
US5098854A (en) * 1984-07-09 1992-03-24 National Semiconductor Corporation Process for forming self-aligned silicide base contact for bipolar transistor
JPS62500061A (ja) * 1984-08-24 1987-01-08 アメリカン テレフオン アンド テレグラフ カムパニ− ショットキ−層電極を持つｍｏｓトランジスタ
US4728998A (en) * 1984-09-06 1988-03-01 Fairchild Semiconductor Corporation CMOS circuit having a reduced tendency to latch
JPH0697693B2 (ja) * 1984-12-05 1994-11-30 株式会社東芝 Ｍｏｓ型ｆｅｔのゲート構造の製造方法
US4635347A (en) * 1985-03-29 1987-01-13 Advanced Micro Devices, Inc. Method of fabricating titanium silicide gate electrodes and interconnections
US4632713A (en) * 1985-07-31 1986-12-30 Texas Instruments Incorporated Process of making Schottky barrier devices formed by diffusion before contacting
US4974046A (en) * 1986-07-02 1990-11-27 National Seimconductor Corporation Bipolar transistor with polysilicon stringer base contact
US5063168A (en) * 1986-07-02 1991-11-05 National Semiconductor Corporation Process for making bipolar transistor with polysilicon stringer base contact
US4732865A (en) * 1986-10-03 1988-03-22 Tektronix, Inc. Self-aligned internal mobile ion getter for multi-layer metallization on integrated circuits
DE58901063D1 (de) * 1988-03-10 1992-05-07 Asea Brown Boveri Mos-gesteuerter thyristor (mct).
JPH027571A (ja) * 1988-06-27 1990-01-11 Nissan Motor Co Ltd 半導体装置
US4920399A (en) * 1988-09-12 1990-04-24 Linear Integrated Systems, Inc. Conductance-modulated integrated transistor structure
US5338698A (en) * 1992-12-18 1994-08-16 International Business Machines Corporation Method of fabricating an ultra-short channel field effect transistor
US20040004262A1 (en) * 1994-05-31 2004-01-08 Welch James D. Semiconductor devices in compensated semiconductor
US6624493B1 (en) 1994-05-31 2003-09-23 James D. Welch Biasing, operation and parasitic current limitation in single device equivalent to CMOS, and other semiconductor systems
US5760449A (en) * 1994-05-31 1998-06-02 Welch; James D. Regenerative switching CMOS system
US6268636B1 (en) 1994-05-31 2001-07-31 James D. Welch Operation and biasing for single device equivalent to CMOS
US6091128A (en) * 1994-05-31 2000-07-18 Welch; James D. Semiconductor systems utilizing materials that form rectifying junctions in both N and P-type doping regions, whether metallurgically or field induced, and methods of use
US5663584A (en) * 1994-05-31 1997-09-02 Welch; James D. Schottky barrier MOSFET systems and fabrication thereof
JP3093620B2 (ja) * 1995-10-19 2000-10-03 日本電気株式会社 半導体装置の製造方法
US5889331A (en) * 1996-12-31 1999-03-30 Intel Corporation Silicide for achieving low sheet resistance on poly-Si and low Si consumption in source/drain
US6683362B1 (en) 1999-08-24 2004-01-27 Kenneth K. O Metal-semiconductor diode clamped complementary field effect transistor integrated circuits
US20030235936A1 (en) * 1999-12-16 2003-12-25 Snyder John P. Schottky barrier CMOS device and method
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
JP3833903B2 (ja) * 2000-07-11 2006-10-18 株式会社東芝 半導体装置の製造方法
US6544888B2 (en) * 2001-06-28 2003-04-08 Promos Technologies, Inc. Advanced contact integration scheme for deep-sub-150 nm devices
US20060079059A1 (en) * 2001-08-10 2006-04-13 Snyder John P Transistor having high dielectric constant gate insulating layer and source and drain forming schottky contact with substrate
JP2004538650A (ja) * 2001-08-10 2004-12-24 スピネカ セミコンダクター， インコーポレイテッド 基板とのショットキーコンタクトを形成する高誘電率ゲート絶縁層、ソースおよびドレインを有するトランジスタ
US6974737B2 (en) * 2002-05-16 2005-12-13 Spinnaker Semiconductor, Inc. Schottky barrier CMOS fabrication method
US7084423B2 (en) * 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US6833556B2 (en) * 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US7902029B2 (en) * 2002-08-12 2011-03-08 Acorn Technologies, Inc. Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor
US7176483B2 (en) * 2002-08-12 2007-02-13 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US20050104152A1 (en) * 2003-09-19 2005-05-19 Snyder John P. Schottky barrier integrated circuit
JP2005209782A (ja) * 2004-01-21 2005-08-04 Toshiba Corp 半導体装置
US20070001223A1 (en) * 2005-07-01 2007-01-04 Boyd Diane C Ultrathin-body schottky contact MOSFET
US7250666B2 (en) * 2005-11-15 2007-07-31 International Business Machines Corporation Schottky barrier diode and method of forming a Schottky barrier diode
US7709924B2 (en) * 2007-07-16 2010-05-04 International Business Machines Corporation Semiconductor diode structures
US9748356B2 (en) 2012-09-25 2017-08-29 Stmicroelectronics, Inc. Threshold adjustment for quantum dot array devices with metal source and drain
US9601630B2 (en) 2012-09-25 2017-03-21 Stmicroelectronics, Inc. Transistors incorporating metal quantum dots into doped source and drain regions
US10002938B2 (en) 2013-08-20 2018-06-19 Stmicroelectronics, Inc. Atomic layer deposition of selected molecular clusters
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
WO2018094205A1 (en) 2016-11-18 2018-05-24 Acorn Technologies, Inc. Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51120674A (en) * 1975-04-16 1976-10-22 Hitachi Ltd Semiconductor device
JPS5515263A (en) * 1978-07-19 1980-02-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Mos type semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3804681A (en) * 1967-04-18 1974-04-16 Ibm Method for making a schottky-barrier field effect transistor
US3590471A (en) * 1969-02-04 1971-07-06 Bell Telephone Labor Inc Fabrication of insulated gate field-effect transistors involving ion implantation
US3708360A (en) * 1970-06-09 1973-01-02 Texas Instruments Inc Self-aligned gate field effect transistor with schottky barrier drain and source
US3742317A (en) * 1970-09-02 1973-06-26 Instr Inc Schottky barrier diode
US3889359A (en) * 1973-12-10 1975-06-17 Bell Telephone Labor Inc Ohmic contacts to silicon
US3964084A (en) * 1974-06-12 1976-06-15 Bell Telephone Laboratories, Incorporated Schottky barrier diode contacts
NL7510903A (nl) * 1975-09-17 1977-03-21 Philips Nv Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze.
US4114256A (en) * 1977-06-24 1978-09-19 Bell Telephone Laboratories, Incorporated Reliable metal-to-junction contacts in large-scale-integrated devices
US4300152A (en) * 1980-04-07 1981-11-10 Bell Telephone Laboratories, Incorporated Complementary field-effect transistor integrated circuit device
FR2481005A1 (fr) * 1980-04-17 1981-10-23 Western Electric Co Procede de fabrication de transistors a effet de champ a canal court
US4330931A (en) * 1981-02-03 1982-05-25 Intel Corporation Process for forming metal plated regions and lines in MOS circuits
US4432132A (en) * 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51120674A (en) * 1975-04-16 1976-10-22 Hitachi Ltd Semiconductor device
JPS5515263A (en) * 1978-07-19 1980-02-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Mos type semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62122170A (ja) * 1985-11-21 1987-06-03 Nec Corp Ｍｉｓトランジスタ及びその製造方法
US7358550B2 (en) 2004-03-26 2008-04-15 Kabushiki Kaisha Toshiba Field effect transistor
CN100446271C (zh) * 2004-03-26 2008-12-24 株式会社东芝 场效应晶体管
US7479674B2 (en) 2004-03-26 2009-01-20 Kabushiki Kaisha Toshiba Field effect transistor
JP2011519152A (ja) * 2008-04-11 2011-06-30 サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク（セエヌエールエス） 相補型ｐ、及びｎＭＯＳＦＥＴトランジスタの製造方法、このトランジスタを包含する電子デバイス、及び少なくとも１つのこのデバイスを包含するプロセッサ
JP5328775B2 (ja) * 2008-04-21 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
GB2124428B (en) 1986-03-05
US4485550A (en) 1984-12-04
CA1215476A (en) 1986-12-16
DE3326534C2 (ja) 1993-03-04
DE3326534A1 (de) 1984-01-26
GB2124428A (en) 1984-02-15
FR2530867A1 (fr) 1984-01-27
GB8319569D0 (en) 1983-08-24
FR2530867B1 (fr) 1988-12-09

Similar Documents

Publication Publication Date Title
JPS5932172A (ja) シヨツトキ−障壁ｍｏｓデバイスからなる集積回路及びその製造方法
US4384301A (en) High performance submicron metal-oxide-semiconductor field effect transistor device structure
US5182234A (en) Profile tailored trench etch using a SF6 -O2 etching composition wherein both isotropic and anisotropic etching is achieved by varying the amount of oxygen
JPH0624226B2 (ja) スタック形ｃｍｏｓ装置の製造方法
JPH081957B2 (ja) 半導体装置の製造方法
JPH04225529A (ja) 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法
JPH05218081A (ja) 浅い半導体接合の形成方法
US4665414A (en) Schottky-barrier MOS devices
JP2807114B2 (ja) シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法
JPS61259575A (ja) 電界効果トランジスタとその製造方法
US4517731A (en) Double polysilicon process for fabricating CMOS integrated circuits
US4553314A (en) Method for making a semiconductor device
JPH04260335A (ja) 電界効果トランジスタの製造方法
RU1830156C (ru) Способ изготовлени полупроводниковых приборов
EP0225426B1 (en) A method of fabricating a mos transistor on a substrate
JP3425079B2 (ja) 半導体装置の製造方法
JPH0666327B2 (ja) Ｍｏｓ型半導体装置およびその製造方法
JP3186298B2 (ja) Ｍｏｓ型半導体素子の製造方法
JPS6126264A (ja) 半導体装置の製造方法
JP2838315B2 (ja) 半導体装置及びその製造方法
JPH0616559B2 (ja) 半導体装置の製造方法
JPH05335564A (ja) 半導体装置の製造方法
KR0135040B1 (ko) Mosfet 제조방법
JPS6230374A (ja) 半導体装置
JPH08204189A (ja) 半導体装置の製造方法