JPS6347337B2 - - Google Patents
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- JPS6347337B2 JPS6347337B2 JP58067176A JP6717683A JPS6347337B2 JP S6347337 B2 JPS6347337 B2 JP S6347337B2 JP 58067176 A JP58067176 A JP 58067176A JP 6717683 A JP6717683 A JP 6717683A JP S6347337 B2 JPS6347337 B2 JP S6347337B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/763—Polycrystalline semiconductor regions
Description
【発明の詳細な説明】
〔本発明の技術分野〕
本発明は、単結晶シリコンの領域を相互に分離
させるための完全な誘電体分離構造体及びその様
な構造体の形成方法に係る。
させるための完全な誘電体分離構造体及びその様
な構造体の形成方法に係る。
モノリシツク集積回路技術に於ては、集積回路
構造体に於て、種々の能動及び受動素子を相互に
分離させることが通常必要とされる。それらの素
子は、逆バイアスのPN接合、部分的誘電体分離
及び完全な誘電体分離によつて分離されている。
用いられている誘電体材料は、２酸化シリコン、
ガラス等である。それらの能動素子及び回路は、
完全な誘電体分離によつて分離されることが好ま
しい。しかしながらその様な構造体を形成するこ
とは極めて難しい。
構造体に於て、種々の能動及び受動素子を相互に
分離させることが通常必要とされる。それらの素
子は、逆バイアスのPN接合、部分的誘電体分離
及び完全な誘電体分離によつて分離されている。
用いられている誘電体材料は、２酸化シリコン、
ガラス等である。それらの能動素子及び回路は、
完全な誘電体分離によつて分離されることが好ま
しい。しかしながらその様な構造体を形成するこ
とは極めて難しい。
完全な誘電体分離の１つの形が、米国特許第
3419956号及び第3575740号の明細書に開示されて
いる。この形の誘電体分離を形成する方法は、モ
ノリシツク・シリコン半導体ウエハ中にチヤネル
格子を形成することを含む。次に、２酸化シリコ
ン又は他の誘電体材料の層が、ウエハの表面上に
形成される。それから、多結晶シリコンが、上記
２酸化シリコン又は他の誘電体材料の層上に、相
当な厚さに成長される。それから、モノリシツ
ク・シリコンが、２酸化シリコン又は他の誘電体
材料である上記チヤネル格子に達する迄、食刻又
は粗研摩されて除かれる。残された単結晶シリコ
ン・ウエハの部分が、誘電体材料の格子により相
互に分離される。それから、半導体素子及び回路
が、分離された単結晶シリコン領域中に形成され
得る。
3419956号及び第3575740号の明細書に開示されて
いる。この形の誘電体分離を形成する方法は、モ
ノリシツク・シリコン半導体ウエハ中にチヤネル
格子を形成することを含む。次に、２酸化シリコ
ン又は他の誘電体材料の層が、ウエハの表面上に
形成される。それから、多結晶シリコンが、上記
２酸化シリコン又は他の誘電体材料の層上に、相
当な厚さに成長される。それから、モノリシツ
ク・シリコンが、２酸化シリコン又は他の誘電体
材料である上記チヤネル格子に達する迄、食刻又
は粗研摩されて除かれる。残された単結晶シリコ
ン・ウエハの部分が、誘電体材料の格子により相
互に分離される。それから、半導体素子及び回路
が、分離された単結晶シリコン領域中に形成され
得る。
米国特許第3966577号の明細書は、前述の米国
特許明細書に於ける技術の変形である、エピタキ
シヤル・ウエハ上に集積回路を形成するために特
に適している。誘電体分離された半導体領域の形
成方法について記載している。２酸化シリコン層
がウエハの裏側に成長され、その２酸化シリコン
層上に多結晶シリコン層が付着される。エピタキ
シヤル・シリコン層内の能動的半導体領域の周囲
に複数の溝を限定する酸化アルミニウム・マスク
が形成される。それらの溝は、スパツタリング食
刻方法により形成される。上記能動的半導体領域
を誘電体分離するために、２酸化シリコンが、ス
パツタリング食刻方法により露出された上記各溝
内に熱成長され、それから半導体素子が上記各能
動的半導体領域に形成され得る。
特許明細書に於ける技術の変形である、エピタキ
シヤル・ウエハ上に集積回路を形成するために特
に適している。誘電体分離された半導体領域の形
成方法について記載している。２酸化シリコン層
がウエハの裏側に成長され、その２酸化シリコン
層上に多結晶シリコン層が付着される。エピタキ
シヤル・シリコン層内の能動的半導体領域の周囲
に複数の溝を限定する酸化アルミニウム・マスク
が形成される。それらの溝は、スパツタリング食
刻方法により形成される。上記能動的半導体領域
を誘電体分離するために、２酸化シリコンが、ス
パツタリング食刻方法により露出された上記各溝
内に熱成長され、それから半導体素子が上記各能
動的半導体領域に形成され得る。
米国特許第4104090号の明細書は、完全な誘電
体分離を形成するためのもう１つの方法について
記載している。この方法は、半導体素子の一方の
側に誘電体分離を形成するために、陽極酸化され
た多孔性シリコンの技術を用いている。初めに用
いられるシリコン・ウエハは、典型的には、P+
型層を上面に有するＰ型のシリコンである。Ｐ型
又はＮ型の層が、エピタキシヤル成長等により、
上記P+型層上に付着される。シリコン・ウエハ
の表面が酸化され、通常のリソグラフイを用いて
適当な開孔が形成される。それらの開孔は、上記
エピキシヤル・シリコン層中に於て上記P+型層
に達する迄食刻されるべき領域を限定するため
に、上記２酸化シリコン層中に形成される。少く
とも上記P+型領域に達する迄、反応性イオン食
刻が行われる。それから、上記P+型層全体に多
孔性シリコンを形成するために該P+型層を優先
的に食刻する陽極酸化技術が上記構造体に施され
る。次に、上記構造体は、上記多孔性シリコンが
２酸化シリコンに充分に酸化される迄、熱酸化雰
囲気中に配置される。Ｐ型又はＮ型単結晶シリコ
ンの表面領域を相互に分離するために、表面のシ
リコン層中の開孔が２酸化シリコン又は同様な絶
縁体で充填される。
体分離を形成するためのもう１つの方法について
記載している。この方法は、半導体素子の一方の
側に誘電体分離を形成するために、陽極酸化され
た多孔性シリコンの技術を用いている。初めに用
いられるシリコン・ウエハは、典型的には、P+
型層を上面に有するＰ型のシリコンである。Ｐ型
又はＮ型の層が、エピタキシヤル成長等により、
上記P+型層上に付着される。シリコン・ウエハ
の表面が酸化され、通常のリソグラフイを用いて
適当な開孔が形成される。それらの開孔は、上記
エピキシヤル・シリコン層中に於て上記P+型層
に達する迄食刻されるべき領域を限定するため
に、上記２酸化シリコン層中に形成される。少く
とも上記P+型領域に達する迄、反応性イオン食
刻が行われる。それから、上記P+型層全体に多
孔性シリコンを形成するために該P+型層を優先
的に食刻する陽極酸化技術が上記構造体に施され
る。次に、上記構造体は、上記多孔性シリコンが
２酸化シリコンに充分に酸化される迄、熱酸化雰
囲気中に配置される。Ｐ型又はＮ型単結晶シリコ
ンの表面領域を相互に分離するために、表面のシ
リコン層中の開孔が２酸化シリコン又は同様な絶
縁体で充填される。
米国特許第4104086号の明細書は、誘電体材料
で充填された溝又は凹所を用いた、部分的誘電体
分離の形成方法について記載している。その発明
の好実施例に於ては、最終的にバイポーラ素子の
ためのサブコレクタ領域になるN+型領域を経て
それらの溝又は凹所を反応性イオン食刻する必要
があつた。これは、或る種の反応性イオン食刻条
件の下で上記N+型領域の上方の単結晶シリコン
材料の部分をアンダーカツトさせるという問題を
生じた。これは、その発明に於ては望ましくない
問題とされたが、米国特許第4196440号の明細書
に於ては、そのN+型層中のアンダーカツトが利
点であることが見出されて、横方向のPNP又は
NPN素子のための部分的分離として用いられて
いる。
で充填された溝又は凹所を用いた、部分的誘電体
分離の形成方法について記載している。その発明
の好実施例に於ては、最終的にバイポーラ素子の
ためのサブコレクタ領域になるN+型領域を経て
それらの溝又は凹所を反応性イオン食刻する必要
があつた。これは、或る種の反応性イオン食刻条
件の下で上記N+型領域の上方の単結晶シリコン
材料の部分をアンダーカツトさせるという問題を
生じた。これは、その発明に於ては望ましくない
問題とされたが、米国特許第4196440号の明細書
に於ては、そのN+型層中のアンダーカツトが利
点であることが見出されて、横方向のPNP又は
NPN素子のための部分的分離として用いられて
いる。
本発明は、単結晶シリコンの領域を相互に分離
させるための完全な誘電体分離構造体及びその様
な構造体の形成方法を提供する。その構造体は、
埋設酸化物分離領域と、単結晶シリコンの領域の
ための完全な誘電体分離を形成するために後に酸
化されて充填される、対の平行な異方性食刻され
た溝との組合せを用いている。その異方性食刻に
よつて、単結晶シリコン領域の下のN+型理込領
域が食刻され、次に上記単結晶シリコン領域の下
に残された上記N+型領域を酸化しそしてその様
な対の溝の間の単結晶シリコン領域を完全に分離
するために、上記溝構造体が熱酸化される。
させるための完全な誘電体分離構造体及びその様
な構造体の形成方法を提供する。その構造体は、
埋設酸化物分離領域と、単結晶シリコンの領域の
ための完全な誘電体分離を形成するために後に酸
化されて充填される、対の平行な異方性食刻され
た溝との組合せを用いている。その異方性食刻に
よつて、単結晶シリコン領域の下のN+型理込領
域が食刻され、次に上記単結晶シリコン領域の下
に残された上記N+型領域を酸化しそしてその様
な対の溝の間の単結晶シリコン領域を完全に分離
するために、上記溝構造体が熱酸化される。
その結果得られた構造体は、他の半導体素子か
ら完全に分離されている半導体素子を有する集積
回路を形成するために更に処理され得る。その集
積回路構造体は、基板、上記基板上のエピタキシ
ヤル領域、及び上記基板と上記エピタキシヤル領
域との界面に於けるN+型埋込領域を有する、半
導体シリコン基体を含む。上記各エピタキシヤル
領域は、上記シリコン基体の表面から上記シリコ
ン基体中に延びる埋設酸化物分離領域と、上記埋
設酸化物分離領域の間に於て上記シリコン基体の
表面から上記シリコン基体中に延びる絶縁体で充
填された溝と、上記誘電体で充填された溝及び上
記埋設酸化物分離領域の間に於ける上記N+型埋
込領域の酸化された部分とによつて、他のエピタ
キシヤル領域から完全に分離されている。半導体
素子が少くとも或るエピタキシヤル領域に配置さ
れており、そして集積回路構造体を形成するため
にそれらの素子に接点を設けて、他のその様な領
域に於ける他の素子にそれらの素子を接続させる
ための手段が設けられている。この構造体は、バ
イポーラ型半導体素子又はMOS・FET素子に特
に有用である。
ら完全に分離されている半導体素子を有する集積
回路を形成するために更に処理され得る。その集
積回路構造体は、基板、上記基板上のエピタキシ
ヤル領域、及び上記基板と上記エピタキシヤル領
域との界面に於けるN+型埋込領域を有する、半
導体シリコン基体を含む。上記各エピタキシヤル
領域は、上記シリコン基体の表面から上記シリコ
ン基体中に延びる埋設酸化物分離領域と、上記埋
設酸化物分離領域の間に於て上記シリコン基体の
表面から上記シリコン基体中に延びる絶縁体で充
填された溝と、上記誘電体で充填された溝及び上
記埋設酸化物分離領域の間に於ける上記N+型埋
込領域の酸化された部分とによつて、他のエピタ
キシヤル領域から完全に分離されている。半導体
素子が少くとも或るエピタキシヤル領域に配置さ
れており、そして集積回路構造体を形成するため
にそれらの素子に接点を設けて、他のその様な領
域に於ける他の素子にそれらの素子を接続させる
ための手段が設けられている。この構造体は、バ
イポーラ型半導体素子又はMOS・FET素子に特
に有用である。
モノリシツク・シリコン基体中に完全に誘電体
分離された集積回路を形成する本発明の方法に於
ては、単結晶シリコン基体の主表面に於て、埋設
された酸化物の誘電体材料より成る対の平行な帯
状領域によつて他の単結晶シリコン領域から誘電
体分離されている単結晶シリコン領域を有してい
る単結晶シリコン基体が設けられる。上記シリコ
ン基体は、該基体の主表面から離れて上記誘電体
材料の帯状領域の下方に於て少くとも実質的に上
記基体全体に亘つて上記主表面に平行に延びてい
る、N+型埋込領域を有する。平行な溝が、上記
誘電体材料の帯状領域の間の上記単結晶シリコン
領域内にそして上記N+型埋込領域を経て、異方
性食刻される。異方性食刻方法の食刻速度は、
N+型埋込領域の一部が除去されそしてその除去
された部分の上方の単結晶シリコンが残される様
に、N+型埋込領域を優先的に食刻する様に調整
される。上記溝の間の間隔は、各溝からのN+型
埋込領域の優先的食刻が相互に他の溝に接近する
様に選択される。それらの溝の露出されたシリコ
ン表面が、上記溝の間の上記N+型埋込領域が２
酸化シリコンに完全に酸化される迄、熱酸化され
る。それから、他のシリコン領域から離隔されて
いる完全に誘電体分離されたシリコン領域を形成
するために、上記溝が誘電体材料で充填される。
半導体素子がそえらの完全に誘電体分離されたシ
リコン領域中に形成され、そして集積回路構造体
を形成するために上記シリコン領域に於ける上記
半導体素子の各部分に接点が設けられて、それら
の各部分が他のその様な領域に於ける同様な素子
に接続される。
分離された集積回路を形成する本発明の方法に於
ては、単結晶シリコン基体の主表面に於て、埋設
された酸化物の誘電体材料より成る対の平行な帯
状領域によつて他の単結晶シリコン領域から誘電
体分離されている単結晶シリコン領域を有してい
る単結晶シリコン基体が設けられる。上記シリコ
ン基体は、該基体の主表面から離れて上記誘電体
材料の帯状領域の下方に於て少くとも実質的に上
記基体全体に亘つて上記主表面に平行に延びてい
る、N+型埋込領域を有する。平行な溝が、上記
誘電体材料の帯状領域の間の上記単結晶シリコン
領域内にそして上記N+型埋込領域を経て、異方
性食刻される。異方性食刻方法の食刻速度は、
N+型埋込領域の一部が除去されそしてその除去
された部分の上方の単結晶シリコンが残される様
に、N+型埋込領域を優先的に食刻する様に調整
される。上記溝の間の間隔は、各溝からのN+型
埋込領域の優先的食刻が相互に他の溝に接近する
様に選択される。それらの溝の露出されたシリコ
ン表面が、上記溝の間の上記N+型埋込領域が２
酸化シリコンに完全に酸化される迄、熱酸化され
る。それから、他のシリコン領域から離隔されて
いる完全に誘電体分離されたシリコン領域を形成
するために、上記溝が誘電体材料で充填される。
半導体素子がそえらの完全に誘電体分離されたシ
リコン領域中に形成され、そして集積回路構造体
を形成するために上記シリコン領域に於ける上記
半導体素子の各部分に接点が設けられて、それら
の各部分が他のその様な領域に於ける同様な素子
に接続される。
第１図は、本発明の第１実施例による集積回路
構造体を拡大して示す上面図であり、第２図は第
１図の線２−２に於ける縦断面図である。半導体
基板１０は、好ましくは単結晶シリコンより成
り、例えばP-型単結晶シリコン材料である。P-
型基板１０は、N+型埋込領域１２を有している。
次に、Ｎ型エピタキシヤル層１４が上記基板上に
成長される。これらの方法は、例えばバイポーラ
型NPNトランジスタの形成に於ける標準的な方
法である。上記基板は、典型的には、10乃至20
Ω／cm程度の抵抗を有する、結晶方向＜100＞の
シリコンである。N+型埋込領域の拡散は、典型
的には、約1020原子／cm2の表面濃度を有する砒素
を用いて形成される。層１４を形成するためのエ
ピタキシヤル成長方法は、四塩化珪素／水素又は
シラン／水素の混合物を約1000乃至1150℃の温度
で用いる如き、従来の技術によつて行われ得る。
そのエピタキシヤル成長中にN+型埋込領域中の
ドパントが該エピタキシヤル層中に移動して、
N+型埋込領域１２が完成される。高密度集積回
路のためのエピタキシヤル層の厚さは、１乃至
3μ程度である。
構造体を拡大して示す上面図であり、第２図は第
１図の線２−２に於ける縦断面図である。半導体
基板１０は、好ましくは単結晶シリコンより成
り、例えばP-型単結晶シリコン材料である。P-
型基板１０は、N+型埋込領域１２を有している。
次に、Ｎ型エピタキシヤル層１４が上記基板上に
成長される。これらの方法は、例えばバイポーラ
型NPNトランジスタの形成に於ける標準的な方
法である。上記基板は、典型的には、10乃至20
Ω／cm程度の抵抗を有する、結晶方向＜100＞の
シリコンである。N+型埋込領域の拡散は、典型
的には、約1020原子／cm2の表面濃度を有する砒素
を用いて形成される。層１４を形成するためのエ
ピタキシヤル成長方法は、四塩化珪素／水素又は
シラン／水素の混合物を約1000乃至1150℃の温度
で用いる如き、従来の技術によつて行われ得る。
そのエピタキシヤル成長中にN+型埋込領域中の
ドパントが該エピタキシヤル層中に移動して、
N+型埋込領域１２が完成される。高密度集積回
路のためのエピタキシヤル層の厚さは、１乃至
3μ程度である。
次の一連の工程に於て、埋設酸化物分離領域１
８又は代替的分離構造体が形成される。埋設酸化
物分離領域１８を形成するために、種々の方法が
用いられ得る。この分離を達成するための１つの
方法は、日本特許第842031号又は米国特許第
3648125号の明細書に記載されている。それらの
特許明細書に於て、埋設酸化物分離を形成するた
めの方法が詳細に記載されている。簡単に云え
ば、その方法は、Ｎ型エピタキシヤル層を形成し
た後に、そのエピタキシヤル表面を、厚さ約
200nｍの２酸化シリコンが形成される様に、水
蒸気を含む又は含まない酸素の周囲雰囲気中に於
て約1000℃の温度で熱酸化することを含む。上記
２酸化シリコン層上に、厚さ約150nｍの窒化シ
リコンが化学的気相付着（CVD）により付着さ
れる。所望の埋設酸化物分離領域が、従来のリソ
グラフイ及び食刻技術を用いて限定される。それ
から、上記構造体が、先にシリコン食刻工程を施
されて又は施されることなく、熱酸化されて、所
望の厚さの埋設酸化物分離領域１８が形成され
る。先に食刻工程が施された場合には、酸化工程
後に、より平坦な構造体が得られる。
８又は代替的分離構造体が形成される。埋設酸化
物分離領域１８を形成するために、種々の方法が
用いられ得る。この分離を達成するための１つの
方法は、日本特許第842031号又は米国特許第
3648125号の明細書に記載されている。それらの
特許明細書に於て、埋設酸化物分離を形成するた
めの方法が詳細に記載されている。簡単に云え
ば、その方法は、Ｎ型エピタキシヤル層を形成し
た後に、そのエピタキシヤル表面を、厚さ約
200nｍの２酸化シリコンが形成される様に、水
蒸気を含む又は含まない酸素の周囲雰囲気中に於
て約1000℃の温度で熱酸化することを含む。上記
２酸化シリコン層上に、厚さ約150nｍの窒化シ
リコンが化学的気相付着（CVD）により付着さ
れる。所望の埋設酸化物分離領域が、従来のリソ
グラフイ及び食刻技術を用いて限定される。それ
から、上記構造体が、先にシリコン食刻工程を施
されて又は施されることなく、熱酸化されて、所
望の厚さの埋設酸化物分離領域１８が形成され
る。先に食刻工程が施された場合には、酸化工程
後に、より平坦な構造体が得られる。
次に一連の工程に於て、溝２０が形成される。
埋設酸化物分離領域１８が形成された後に、窒化
シリコン層及び２酸化シリコン層がシリコン基体
の主表面から剥離される。エピタキシヤル層１４
が、厚さ約200nｍの２酸化シリコン層２１を形
成するために、熱酸化される。次に、熱成長され
た２酸化シリコン層２１上に、50乃至100nｍの
CVD窒化シリコン層２３が付着される。それか
ら、厚さ約0.5μのCVD2酸化シリコン層２２が、
上記のCVD窒化シリコン層２３上に付着される。
四弗化炭素／水素等を用いてエピタキシヤル層に
達する迄反応性イオン食刻することにより上記２
酸化シリコン層及び窒化シリコン層中に溝の領域
を限定するために、標準的なリソグラフイ及び食
刻が用いられる。それから、すべてのレジストが
表面から除かれる。２酸化シリコン層２２をマス
クとして用いて、上記構造体がシリコンを食刻す
るための反応性イオン食刻雰囲気に曝される。
埋設酸化物分離領域１８が形成された後に、窒化
シリコン層及び２酸化シリコン層がシリコン基体
の主表面から剥離される。エピタキシヤル層１４
が、厚さ約200nｍの２酸化シリコン層２１を形
成するために、熱酸化される。次に、熱成長され
た２酸化シリコン層２１上に、50乃至100nｍの
CVD窒化シリコン層２３が付着される。それか
ら、厚さ約0.5μのCVD2酸化シリコン層２２が、
上記のCVD窒化シリコン層２３上に付着される。
四弗化炭素／水素等を用いてエピタキシヤル層に
達する迄反応性イオン食刻することにより上記２
酸化シリコン層及び窒化シリコン層中に溝の領域
を限定するために、標準的なリソグラフイ及び食
刻が用いられる。それから、すべてのレジストが
表面から除かれる。２酸化シリコン層２２をマス
クとして用いて、上記構造体がシリコンを食刻す
るための反応性イオン食刻雰囲気に曝される。
溝は、単一工程又は２工程の方法に於て形成さ
れ得る。２工程の方法が第２図に示されている。
その２工程の方法に於ては、初めの食刻がN+型
埋込領域１２のすぐ上迄行われる。その第１の溝
食刻工程の後に、上記構造体が熱酸化雰囲気にさ
らされて、２酸化シリコン層２４を形成するため
に溝が酸化される。層２４の厚さは約100nｍで
ある。窒化シリコン層２６が従来のCVDにより
付着される。窒化シリコン層２６の厚さは約50乃
至100nｍである。密な領域の周囲に側壁を形成
するために２酸化シリコン及び窒化シリコンを除
去するために、CF4＜H2又はCHF3のガスの雰囲
気を用いた反応性イオン食刻が用いられる。その
結果、２酸化シリコン層２４及び窒化シリコン層
２６より成る拡散障壁が溝の側壁上に残される。
この拡散障壁は、素子領域を後の酸化から保護す
る。シリコンの溝２０の反応性イオン食刻に於け
る第２の工程が、更に続けてN+型埋込領域１２
を経て施される。２酸化シリコン層及び窒化シリ
コン層のマスクは、この反応性イオン食刻中に全
部消費されるべきではない。N+型埋込領域１２
は、この工程に於て、第２図に示されている如く
横方向にアンダーカツトされる。
れ得る。２工程の方法が第２図に示されている。
その２工程の方法に於ては、初めの食刻がN+型
埋込領域１２のすぐ上迄行われる。その第１の溝
食刻工程の後に、上記構造体が熱酸化雰囲気にさ
らされて、２酸化シリコン層２４を形成するため
に溝が酸化される。層２４の厚さは約100nｍで
ある。窒化シリコン層２６が従来のCVDにより
付着される。窒化シリコン層２６の厚さは約50乃
至100nｍである。密な領域の周囲に側壁を形成
するために２酸化シリコン及び窒化シリコンを除
去するために、CF4＜H2又はCHF3のガスの雰囲
気を用いた反応性イオン食刻が用いられる。その
結果、２酸化シリコン層２４及び窒化シリコン層
２６より成る拡散障壁が溝の側壁上に残される。
この拡散障壁は、素子領域を後の酸化から保護す
る。シリコンの溝２０の反応性イオン食刻に於け
る第２の工程が、更に続けてN+型埋込領域１２
を経て施される。２酸化シリコン層及び窒化シリ
コン層のマスクは、この反応性イオン食刻中に全
部消費されるべきではない。N+型埋込領域１２
は、この工程に於て、第２図に示されている如く
横方向にアンダーカツトされる。
シリコンの溝を食刻すると同時にN+型埋込領
域１２を優先的に横方向にアンダーカツトさせる
ために効果的な幾つかのガスが用いられ得る。そ
れらのガスは、例えば、CCl2F2、Cl2／Ar及び
CBrF3である。しかしながら、次に示す３つの点
を含む幾つかの理由により、好ましい反応性イオ
ン食刻ガスはCCl2F2である。即ち、CCl2F2ガス
は、(1)他のガスよりも低い圧力及び多い流量で、
より横方向にN+型領域１２を食刻し、この特徴
は、反応性イオン食刻方法中に再付着された反応
生成物の遮蔽効果による、粗いシリコン表面であ
る謂ゆる“黒いシリコン”を除くので、重要であ
り；(2)Cl2／Arの場合の如く、反応性イオン食刻
されている壁上に付着物を生じず、従つて真空ポ
ンプに悪影響を与えずに食刻装置のより速いポン
プ・ダウンを可能にし；(3)著しい２酸化シリコン
のアンダーカツトを生じない。反応性イオン食刻
のための動作条件を次に示す。
域１２を優先的に横方向にアンダーカツトさせる
ために効果的な幾つかのガスが用いられ得る。そ
れらのガスは、例えば、CCl2F2、Cl2／Ar及び
CBrF3である。しかしながら、次に示す３つの点
を含む幾つかの理由により、好ましい反応性イオ
ン食刻ガスはCCl2F2である。即ち、CCl2F2ガス
は、(1)他のガスよりも低い圧力及び多い流量で、
より横方向にN+型領域１２を食刻し、この特徴
は、反応性イオン食刻方法中に再付着された反応
生成物の遮蔽効果による、粗いシリコン表面であ
る謂ゆる“黒いシリコン”を除くので、重要であ
り；(2)Cl2／Arの場合の如く、反応性イオン食刻
されている壁上に付着物を生じず、従つて真空ポ
ンプに悪影響を与えずに食刻装置のより速いポン
プ・ダウンを可能にし；(3)著しい２酸化シリコン
のアンダーカツトを生じない。反応性イオン食刻
のための動作条件を次に示す。
動作条件の範囲は、約75乃至100ｍTorrの圧
力、0.15乃至0.3W／cm2の電力密度、及び20乃至
25SCCMの流量である。上記条件は、溶融シリカ
の製品プレートに関して用いられる。N+型埋込
領域の横方向の食刻を最大限にするために、製品
プレート上に多過ぎる露出されたシリコン・ウエ
ハを配置しないことが重要である。
力、0.15乃至0.3W／cm2の電力密度、及び20乃至
25SCCMの流量である。上記条件は、溶融シリカ
の製品プレートに関して用いられる。N+型埋込
領域の横方向の食刻を最大限にするために、製品
プレート上に多過ぎる露出されたシリコン・ウエ
ハを配置しないことが重要である。
上記構造体は、この第２の反応性イオン食刻工
程中に露出されたシリコン中に更に砒素を拡散さ
れて、溝２０の形成が完了する。その砒素は、
N+型埋込領域１２のアンダーカツト領域及びエ
ピタキシヤル層中に拡散して、後の酸化工程後に
最終的にN+型サブコレクタ３０を形成する。予
定されているベース及びエミツタ領域は、層２４
及び２６より成る拡散障壁によつて、その拡散か
ら保護される。
程中に露出されたシリコン中に更に砒素を拡散さ
れて、溝２０の形成が完了する。その砒素は、
N+型埋込領域１２のアンダーカツト領域及びエ
ピタキシヤル層中に拡散して、後の酸化工程後に
最終的にN+型サブコレクタ３０を形成する。予
定されているベース及びエミツタ領域は、層２４
及び２６より成る拡散障壁によつて、その拡散か
ら保護される。
前述の単一工程で溝を形成する方法は、N+型
サブコレクタ３０が必要とされない、FET及び
同様な素子を形成するために用いられる。従つ
て、この単一工程で溝を形成する方法に於ては、
保護層２４及び２６並びにアンダーカツト領域中
への拡散が不要である。従つて、保護層２４及び
２６並びにその後の方法が除かれることにより、
溝の反応性イオン食刻が１工程で完了する。
サブコレクタ３０が必要とされない、FET及び
同様な素子を形成するために用いられる。従つ
て、この単一工程で溝を形成する方法に於ては、
保護層２４及び２６並びにアンダーカツト領域中
への拡散が不要である。従つて、保護層２４及び
２６並びにその後の方法が除かれることにより、
溝の反応性イオン食刻が１工程で完了する。
続いて、溝２０のうち少なくとも上記単結晶シ
リコン領域１４を貫通する部分において、露出さ
れたシリコン表面に、該シリコン表面の酸化を防
止するための保護層（例えば窒化シリコン層）を
設ける。
リコン領域１４を貫通する部分において、露出さ
れたシリコン表面に、該シリコン表面の酸化を防
止するための保護層（例えば窒化シリコン層）を
設ける。
続いて、溝２０内の保護層で覆われずになお露
出されているシリコンが、水蒸気を含む又は含ま
ない酸素の熱酸化雰囲気中で再酸化される。酸化
方法中にシリコンに生じる応力を最小限にするた
めに、上記再酸化には約1100℃の熱酸化温度が用
いられる。この酸化は又、第３図に示されている
如く、下部分離領域３２の形成とともに、素子の
完全な誘電体分離を完成させる。又、砒素のサブ
コレクタ３０の拡散を最小限にするために、高圧
による酸化も用いられ得る。上部の窒化シリコン
層及び溝２０の側壁上の窒化シリコン層は、第３
図に示されている如く、素子領域の酸化を妨ぐ。
出されているシリコンが、水蒸気を含む又は含ま
ない酸素の熱酸化雰囲気中で再酸化される。酸化
方法中にシリコンに生じる応力を最小限にするた
めに、上記再酸化には約1100℃の熱酸化温度が用
いられる。この酸化は又、第３図に示されている
如く、下部分離領域３２の形成とともに、素子の
完全な誘電体分離を完成させる。又、砒素のサブ
コレクタ３０の拡散を最小限にするために、高圧
による酸化も用いられ得る。上部の窒化シリコン
層及び溝２０の側壁上の窒化シリコン層は、第３
図に示されている如く、素子領域の酸化を妨ぐ。
第４図に示されている如く、次の一連の工程に
於て、溝２０が電気的絶縁材で充填される。初め
に、溝の表面を更に表面安定化するために、厚さ
約50乃至100nｍのCVD窒化シリコン層３４が全
面に付着される。それから、溝が、次に示す従来
のCVD方法を用いて、多結晶シリコン３６で完
全に充填される。即ち、多結晶シリコンは390ｍ
Torrの低圧で付着され、CVDは90SCCMの流量
及び625℃の付着温度で行われ、多結晶シリコン
の平坦化が、反応性イオン食刻装置に於てCl2／
Arの雰囲気又はヘリウム・ガス中のSF6／Cl2中
で、素子領域上の窒化シリコン層３４の表面に達
する迄、多結晶シリコンを食刻することによつて
行われる。
於て、溝２０が電気的絶縁材で充填される。初め
に、溝の表面を更に表面安定化するために、厚さ
約50乃至100nｍのCVD窒化シリコン層３４が全
面に付着される。それから、溝が、次に示す従来
のCVD方法を用いて、多結晶シリコン３６で完
全に充填される。即ち、多結晶シリコンは390ｍ
Torrの低圧で付着され、CVDは90SCCMの流量
及び625℃の付着温度で行われ、多結晶シリコン
の平坦化が、反応性イオン食刻装置に於てCl2／
Arの雰囲気又はヘリウム・ガス中のSF6／Cl2中
で、素子領域上の窒化シリコン層３４の表面に達
する迄、多結晶シリコンを食刻することによつて
行われる。
素子領域上の２酸化シリコン層２２に達する
迄、多結晶シリコンが平坦化された後、湿式食刻
とともにフオトレジスト遮蔽マスクを用いて、素
子領域上の２酸化シリコン層が除去される。２酸
化シリコン層２２を食刻する前に、残されている
窒化シリコン層３４をすべて除去するために、窒
化シリコン層２６の表面迄、窒化シリコンを食刻
することが必要とされる場合もある。２酸化シリ
コン層４０が、多結晶シリコン上に、該多結晶シ
リコンを適当な酸化雰囲気中に於て1050℃の温度
で熱酸化することにより、0.25乃至0.4μの厚さに
形成される。上記一連の工程の結果が第４図に示
されている。多結晶シリコンを、埋設酸化物分離
領域１８の上方迄完全に酸化することが重要であ
る。この酸化は、多結晶シリコンと第１金属ラン
ドとの間の短絡を防ぐために行われる。
迄、多結晶シリコンが平坦化された後、湿式食刻
とともにフオトレジスト遮蔽マスクを用いて、素
子領域上の２酸化シリコン層が除去される。２酸
化シリコン層２２を食刻する前に、残されている
窒化シリコン層３４をすべて除去するために、窒
化シリコン層２６の表面迄、窒化シリコンを食刻
することが必要とされる場合もある。２酸化シリ
コン層４０が、多結晶シリコン上に、該多結晶シ
リコンを適当な酸化雰囲気中に於て1050℃の温度
で熱酸化することにより、0.25乃至0.4μの厚さに
形成される。上記一連の工程の結果が第４図に示
されている。多結晶シリコンを、埋設酸化物分離
領域１８の上方迄完全に酸化することが重要であ
る。この酸化は、多結晶シリコンと第１金属ラン
ドとの間の短絡を防ぐために行われる。
代替的には、溝がCVD2酸化シリコンで充填さ
れることも出来るが、その場合には、SiO2の平
坦化に於ける終了時点として、多結晶シリコンの
緩衝層を用いることが好ましい。そのCVD多結
晶シリコンは、溝の食刻の前に、初めに被膜が重
ねられている間に付着されるべきである。２酸化
シリコンが平坦化された後に、多結晶シリコンの
緩衝層が湿式の化学的食刻により除かれ得る。こ
の時点で、完全な誘電体分離が完成される。それ
から、素子領域中にベース領域、エミツタ領域、
及びコレクタ導通領域を形成するために、従来の
技術が用いられ得る。次に示す工程に於ては、
NPNトランジスタが形成される。PNPトランジ
スタ、シヨツトキ障壁ダイオード、抵抗、及び
FETの如き、他の素子を形成するために、同様
な従来の技術が用いられ得る。
れることも出来るが、その場合には、SiO2の平
坦化に於ける終了時点として、多結晶シリコンの
緩衝層を用いることが好ましい。そのCVD多結
晶シリコンは、溝の食刻の前に、初めに被膜が重
ねられている間に付着されるべきである。２酸化
シリコンが平坦化された後に、多結晶シリコンの
緩衝層が湿式の化学的食刻により除かれ得る。こ
の時点で、完全な誘電体分離が完成される。それ
から、素子領域中にベース領域、エミツタ領域、
及びコレクタ導通領域を形成するために、従来の
技術が用いられ得る。次に示す工程に於ては、
NPNトランジスタが形成される。PNPトランジ
スタ、シヨツトキ障壁ダイオード、抵抗、及び
FETの如き、他の素子を形成するために、同様
な従来の技術が用いられ得る。
第５図、第６図及び第７図は、集積回路に於け
る１つの半導体素子の各部分に電気接点を有して
いる、完成された半導体集積回路を示している。
第５図は上記構造体の上面図であり、第６図及び
第７図は各々第５図の線６−６及び７−７に於け
る縦断面図であり、バイポーラ素子に於ける実施
例の基本構造を示している。
る１つの半導体素子の各部分に電気接点を有して
いる、完成された半導体集積回路を示している。
第５図は上記構造体の上面図であり、第６図及び
第７図は各々第５図の線６−６及び７−７に於け
る縦断面図であり、バイポーラ素子に於ける実施
例の基本構造を示している。
リソグラフイ及び食刻技術を用いて、表面の絶
縁層が、Ｐ型ベース領域４２を形成するための拡
散又はイオン注入マスクに形成される。ベース領
域４２を形成するために、硼素又は他の適当なド
パントが、上記マスク中の開孔を経て拡散又はイ
オン注入される。イオン注入が用いられる場合に
は、従来の如く、イオン注入された領域に於ける
欠陥が減少される様に高濃度の不純物イオンを捕
捉するために、スクリーン２酸化シリコン層（図
示せず）が用いられる。
縁層が、Ｐ型ベース領域４２を形成するための拡
散又はイオン注入マスクに形成される。ベース領
域４２を形成するために、硼素又は他の適当なド
パントが、上記マスク中の開孔を経て拡散又はイ
オン注入される。イオン注入が用いられる場合に
は、従来の如く、イオン注入された領域に於ける
欠陥が減少される様に高濃度の不純物イオンを捕
捉するために、スクリーン２酸化シリコン層（図
示せず）が用いられる。
表面が熱酸化により再酸化され、エミツタ領域
及びコレクタ導通領域のための所望の開孔が通常
のリソグラフイ及び食刻技術によつて形成され
る。次に、エミツタ領域４４及びコレクタ導通領
域４６が、従来の拡散又はイオン注入技術によつ
て形成され得る。
及びコレクタ導通領域のための所望の開孔が通常
のリソグラフイ及び食刻技術によつて形成され
る。次に、エミツタ領域４４及びコレクタ導通領
域４６が、従来の拡散又はイオン注入技術によつ
て形成され得る。
単結晶シリコン層中のNPNバイポーラ素子の
各領域に電気接点を形成するために、適当な領域
に開孔が形成された後に、適当なオーム接点金属
が他の手段により構造体の上面に蒸着又は付着さ
れる。典型的な金属接点はアルミニウム又はアル
ミニウム／銅である。しかしながら、白金、パラ
ジウム及び同種のものの如き、当技術分野に於て
周知の他の材料も用いられ得る。その場合には、
白金、パラジウム及び同種のものが、珪化白金又
は珪化パラジウムを形成してオーム接点を形成す
る様に加熱され、それからアルミニウム又はアル
ミニウム／銅の導体金属がその上に形成される。
半導体構造体の表面上に所望の導体路を形成する
ために、リソグラフイ及び食刻技術が用いられ
る。それらの導体は、所望の集積回路を形成する
ために、他の半導体素子に接続される。エミツタ
導体４８、ベース導体５０及びコレクタ導体５２
が第５図、第６図及び第７図に示されている。
各領域に電気接点を形成するために、適当な領域
に開孔が形成された後に、適当なオーム接点金属
が他の手段により構造体の上面に蒸着又は付着さ
れる。典型的な金属接点はアルミニウム又はアル
ミニウム／銅である。しかしながら、白金、パラ
ジウム及び同種のものの如き、当技術分野に於て
周知の他の材料も用いられ得る。その場合には、
白金、パラジウム及び同種のものが、珪化白金又
は珪化パラジウムを形成してオーム接点を形成す
る様に加熱され、それからアルミニウム又はアル
ミニウム／銅の導体金属がその上に形成される。
半導体構造体の表面上に所望の導体路を形成する
ために、リソグラフイ及び食刻技術が用いられ
る。それらの導体は、所望の集積回路を形成する
ために、他の半導体素子に接続される。エミツタ
導体４８、ベース導体５０及びコレクタ導体５２
が第５図、第６図及び第７図に示されている。
第８図は、MOSFET構造体に於ける本発明の
第２実施例を示している。この構造体は、所望の
半導体素子の形成迄は、第１図乃至第７図に於け
る実施例の場合と同様にして形成される。Ｐ型チ
ヤネルFET素子に於ては、N-型エピタキシヤル
層が用いられ、Ｎ型チヤネルFET素子に於ては、
P-型エピタキシヤル層が用いられる。バイポー
ラ及びFET素子の実施例を示す図に於て、同一
の参照番号は実質的に同一の構造体を示してい
る。ソース領域６０及びドレイン領域６２が従来
の拡散又はイオン注入技術によつて形成される。
第８図に於ては、燐又は砒素の如き適当なドパン
トを用いることにより形成されたN+型のソース
領域６０及びドレイン領域６２を有する、Ｎ型チ
ヤネル素子が示されている。厚さ約15乃至20nｍ
の２酸化シリコンの如き適当なゲート誘電体領域
６４がチヤネル領域上に形成される。ソース接点
６６、ドレイン接点６８及びゲート電極７０を形
成するために、金属化領域が第１実施例の場合と
同様にして形成される。以上に於て簡単に述べた
FETの形成方法だけでなく、自己整合技術を用
いた他の型のMOSFETの形成にも、本発明が用
いられ得ることは明らかである。いずれの場合に
も、基板１０が適当な電位に電気的に接続される
ことが望ましい。
第２実施例を示している。この構造体は、所望の
半導体素子の形成迄は、第１図乃至第７図に於け
る実施例の場合と同様にして形成される。Ｐ型チ
ヤネルFET素子に於ては、N-型エピタキシヤル
層が用いられ、Ｎ型チヤネルFET素子に於ては、
P-型エピタキシヤル層が用いられる。バイポー
ラ及びFET素子の実施例を示す図に於て、同一
の参照番号は実質的に同一の構造体を示してい
る。ソース領域６０及びドレイン領域６２が従来
の拡散又はイオン注入技術によつて形成される。
第８図に於ては、燐又は砒素の如き適当なドパン
トを用いることにより形成されたN+型のソース
領域６０及びドレイン領域６２を有する、Ｎ型チ
ヤネル素子が示されている。厚さ約15乃至20nｍ
の２酸化シリコンの如き適当なゲート誘電体領域
６４がチヤネル領域上に形成される。ソース接点
６６、ドレイン接点６８及びゲート電極７０を形
成するために、金属化領域が第１実施例の場合と
同様にして形成される。以上に於て簡単に述べた
FETの形成方法だけでなく、自己整合技術を用
いた他の型のMOSFETの形成にも、本発明が用
いられ得ることは明らかである。いずれの場合に
も、基板１０が適当な電位に電気的に接続される
ことが望ましい。
例
この例に於ては、厚さ1.5μのエピタキシヤル領
域及び基板と上記エピタキシヤル層との界面に於
けるN+型埋込領域を有しているシリコン・ウエ
ハが基板として用いられた。表面が熱酸化され
て、厚さ80nｍの２酸化シリコンが形成され、そ
れから約1.0μのCVD2酸化シリコンが形成され
た。リソグラフイ及び食刻技術を用いて、ウエハ
に於て溝が必要とされる２酸化シリコン層の領域
に、開孔が形成された。次に、CCl2F2／酸素の
ガスを含む反応性イオン食刻雰囲気中で、溝が
4.0μの深さに食刻された。露出されたシリコンが
500nｍの厚さに熱酸化された。
域及び基板と上記エピタキシヤル層との界面に於
けるN+型埋込領域を有しているシリコン・ウエ
ハが基板として用いられた。表面が熱酸化され
て、厚さ80nｍの２酸化シリコンが形成され、そ
れから約1.0μのCVD2酸化シリコンが形成され
た。リソグラフイ及び食刻技術を用いて、ウエハ
に於て溝が必要とされる２酸化シリコン層の領域
に、開孔が形成された。次に、CCl2F2／酸素の
ガスを含む反応性イオン食刻雰囲気中で、溝が
4.0μの深さに食刻された。露出されたシリコンが
500nｍの厚さに熱酸化された。
条件として、16SCCMのCCl2F2および4SCCM
のO2に於けるCCl2F2／O2のガス雰囲気、
0.33W／cm2である375Wの電力、75ｍTorrの圧
力、及び溶融シリカの製品プレートが用いられ
た。熱酸化雰囲気は、1050℃の酸素であつた。次
に、溝が厚さ4.0μのCVD多結晶シリコンで充填
され、それからCl2／Arの反応性イオン食刻方法
により２酸化シリコンの表面迄食刻された。その
方法のための条件は、625℃のSiH4中に於て、
90SCCM及び390ｍTorrであつた。その食刻は、
２極型反応性イオン食刻装置又は反応性スパツタ
リング装置中に於て、Cl2／Arの雰囲気中で、
40W（0.16W／cm2）、10ｍTorrの圧力、及び
20SCCMの流量で、７％のCl2を用いて行われた。
99％の硝酸及び１％の弗化水素酸中に於けるシリ
コンの食刻中に多結晶シリコンが食刻されること
を防ぐために、該多結晶シリコンの上面に薄い窒
化シリコン層が付着された。走査型電子顕微鏡写
真に於て、充填された溝の中央に空隙が観察され
たが、それらはCCl2F2／O2による食刻中のN+型
埋込領域のアンダーカツト及び多結晶シリコンの
充填に於ける順応性によるものである。これらの
空隙は、多結晶シリコンで充填された溝に通常生
じるものであり、それらは何ら問題を生じない。
この実験に用いられた２酸化シリコン・マスクは
過度に厚くされたが、所望ならば、より薄く形成
され得る。
のO2に於けるCCl2F2／O2のガス雰囲気、
0.33W／cm2である375Wの電力、75ｍTorrの圧
力、及び溶融シリカの製品プレートが用いられ
た。熱酸化雰囲気は、1050℃の酸素であつた。次
に、溝が厚さ4.0μのCVD多結晶シリコンで充填
され、それからCl2／Arの反応性イオン食刻方法
により２酸化シリコンの表面迄食刻された。その
方法のための条件は、625℃のSiH4中に於て、
90SCCM及び390ｍTorrであつた。その食刻は、
２極型反応性イオン食刻装置又は反応性スパツタ
リング装置中に於て、Cl2／Arの雰囲気中で、
40W（0.16W／cm2）、10ｍTorrの圧力、及び
20SCCMの流量で、７％のCl2を用いて行われた。
99％の硝酸及び１％の弗化水素酸中に於けるシリ
コンの食刻中に多結晶シリコンが食刻されること
を防ぐために、該多結晶シリコンの上面に薄い窒
化シリコン層が付着された。走査型電子顕微鏡写
真に於て、充填された溝の中央に空隙が観察され
たが、それらはCCl2F2／O2による食刻中のN+型
埋込領域のアンダーカツト及び多結晶シリコンの
充填に於ける順応性によるものである。これらの
空隙は、多結晶シリコンで充填された溝に通常生
じるものであり、それらは何ら問題を生じない。
この実験に用いられた２酸化シリコン・マスクは
過度に厚くされたが、所望ならば、より薄く形成
され得る。
以上に於て、本発明をその好実施例について説
明したが、本発明の要旨を逸脱することなく他の
変更が成され得ることは当業者に明らかである。
例えば、NPN素子でなくPNP素子の如き反対の
型の素子を形成するために、Ｐ型領域の代りにＮ
型領域を用いることそしてＮ型チヤネルFET素
子の代りにＰ型チヤネルFET素子を用いること
も可能なことは明らかである。又、本発明により
形成された分離された単結晶領域は、例えば米国
特許第4236294号の明細書に示されている多結晶
シリコンのベース、及び自己整合された金属を有
する如き、他の型のバイポーラ素子を形成するた
めにも用いられ得る。
明したが、本発明の要旨を逸脱することなく他の
変更が成され得ることは当業者に明らかである。
例えば、NPN素子でなくPNP素子の如き反対の
型の素子を形成するために、Ｐ型領域の代りにＮ
型領域を用いることそしてＮ型チヤネルFET素
子の代りにＰ型チヤネルFET素子を用いること
も可能なことは明らかである。又、本発明により
形成された分離された単結晶領域は、例えば米国
特許第4236294号の明細書に示されている多結晶
シリコンのベース、及び自己整合された金属を有
する如き、他の型のバイポーラ素子を形成するた
めにも用いられ得る。
第１図乃至第７図はバイポーラ型集積回路の製
造に用いられている本発明の第１実施例を示す図
であり、第８図はFETの製造に用いられている
本発明の第２実施例を示す図である。 １０……半導体基板（P-型単結晶シリコン）、
１２……N+型埋込領域、１４……Ｎ型エピタキ
シヤル層、１８……埋設酸化物分離領域、２０…
…溝、２１，２４，４０……熱成長２酸化シリコ
ン層、２２……CVD2酸化シリコン層、２３，２
６，３４……CVD窒化シリコン層、３０……N+
型サブコレクタ、３２……下部分離領域、３６…
…多結晶シリコン、４２……ベース領域、４４…
…エミツタ領域、４６……コレクタ導通領域、４
８……エミツタ導体、５０……ベース導体、５２
……コレクタ導体、６０……ソース領域、６２…
…ドレイン領域、６４……ゲート誘電体領域、６
６……ソース接点、６８……ドレイン接点、７０
……ゲート電極。
造に用いられている本発明の第１実施例を示す図
であり、第８図はFETの製造に用いられている
本発明の第２実施例を示す図である。 １０……半導体基板（P-型単結晶シリコン）、
１２……N+型埋込領域、１４……Ｎ型エピタキ
シヤル層、１８……埋設酸化物分離領域、２０…
…溝、２１，２４，４０……熱成長２酸化シリコ
ン層、２２……CVD2酸化シリコン層、２３，２
６，３４……CVD窒化シリコン層、３０……N+
型サブコレクタ、３２……下部分離領域、３６…
…多結晶シリコン、４２……ベース領域、４４…
…エミツタ領域、４６……コレクタ導通領域、４
８……エミツタ導体、５０……ベース導体、５２
……コレクタ導体、６０……ソース領域、６２…
…ドレイン領域、６４……ゲート誘電体領域、６
６……ソース接点、６８……ドレイン接点、７０
……ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 単結晶シリコン基板の主表面に於て対をなす
平行な誘電体材料の帯状領域により他の単結晶シ
リコン領域から誘電体分離されている単結晶シリ
コン領域と、上記基本の主表面から離れて上記誘
電体材料の帯状領域の下方に於て実質的に上記基
体全体に亘つて上記主表面に平行に延びている
N+型埋込領域とを有している単結晶シリコン基
体を設け、 上記誘電体材料の帯状領域の間の上記単結晶シ
リコン領域及び上記N+型埋込領域を貫通する一
対の平行な溝を形成すべく、上記単結晶シリコン
領域の一部およびその下方に位置する上記N+型
埋込領域を食刻により除去し、その際、少なくと
も上記N+型埋込領域を食刻する段階では、
CCl2F2及び酸素を含む雰囲気ガスを用いる反応
性イオン食刻を、上記N+型埋込領域の一部が上
記主表面と平行な方向にも食刻されるけれどもそ
の食刻された部分の上方の単結晶シリコンが残さ
れる様な優先的食刻が上記N+型埋込領域に施さ
れる様に調節した食刻速度に於て行い、 上記溝のうちの少なくとも上記単結晶シリコン
領域を貫通する部分において、露出されたシリコ
ン表面に、該シリコン表面の酸化を防止するため
の保護層を形成し、 上記溝の残りの露出されたシリコン表面を、上
記一対の溝の間の上記N+型埋込領域が２酸化シ
リコンに完全に酸化される迄、熱酸化し、 完全に誘電体分離された単結晶シリコン領域を
形成するために、上記溝を誘電体材料で充填し、 上記の完全に誘電体分離された単結晶シリコン
領域中に半導体素子を形成し、 完全に誘電体分離された集積回路を形成するた
めに、上記単結晶シリコン領域に於ける上記半導
体素子の各部分に接点を設けて、上記各部分を他
の単結晶シリコン領域の於ける同様な素子に接続
することを含む、 単結晶シリコン基体中に完全に誘電体分離され
た集積回路を製造するための方法。 ２ 上記保護層の形成は、上記単結晶シリコン領
域の食刻が完了した後、上記N+型埋込領域の食
刻を開始する前に行うことを特徴とする 特許請求の範囲第１項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/393,932 US4502913A (en) | 1982-06-30 | 1982-06-30 | Total dielectric isolation for integrated circuits |
| US393932 | 1982-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS598346A JPS598346A (ja) | 1984-01-17 |
| JPS6347337B2 true JPS6347337B2 (ja) | 1988-09-21 |
Family
ID=23556839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58067176A Granted JPS598346A (ja) | 1982-06-30 | 1983-04-18 | 完全に誘電体分離された集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4502913A (ja) |
| EP (1) | EP0098374B1 (ja) |
| JP (1) | JPS598346A (ja) |
| DE (1) | DE3380837D1 (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4661832A (en) * | 1982-06-30 | 1987-04-28 | International Business Machines Corporation | Total dielectric isolation for integrated circuits |
| JPS5935445A (ja) * | 1982-08-24 | 1984-02-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| US4819054A (en) * | 1982-09-29 | 1989-04-04 | Hitachi, Ltd. | Semiconductor IC with dual groove isolation |
| US4604162A (en) * | 1983-06-13 | 1986-08-05 | Ncr Corporation | Formation and planarization of silicon-on-insulator structures |
| JPH0642510B2 (ja) * | 1983-06-13 | 1994-06-01 | エヌ・シー・アール・インターナショナル・インコーポレイテッド | 半導体構造の形成方法 |
| JPS6072243A (ja) * | 1983-09-28 | 1985-04-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
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| FR2554638A1 (fr) * | 1983-11-04 | 1985-05-10 | Efcis | Procede de fabrication de structures integrees de silicium sur ilots isoles du substrat |
| FR2562326B1 (fr) * | 1984-03-30 | 1987-01-23 | Bois Daniel | Procede de fabrication de zones d'isolation electrique des composants d'un circuit integre |
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