JPH0642510B2 - 半導体構造の形成方法 - Google Patents
半導体構造の形成方法Info
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- JPH0642510B2 JPH0642510B2 JP59502384A JP50238484A JPH0642510B2 JP H0642510 B2 JPH0642510 B2 JP H0642510B2 JP 59502384 A JP59502384 A JP 59502384A JP 50238484 A JP50238484 A JP 50238484A JP H0642510 B2 JPH0642510 B2 JP H0642510B2
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- 238000000034 method Methods 0.000 title claims description 42
- 239000004065 semiconductor Substances 0.000 title claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 94
- 229910052710 silicon Inorganic materials 0.000 claims description 94
- 239000010703 silicon Substances 0.000 claims description 94
- 238000005530 etching Methods 0.000 claims description 54
- 230000003647 oxidation Effects 0.000 claims description 47
- 238000007254 oxidation reaction Methods 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 39
- 229920000642 polymer Polymers 0.000 claims description 27
- 230000001681 protective effect Effects 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000004090 dissolution Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 61
- 150000004767 nitrides Chemical class 0.000 description 24
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000003064 anti-oxidating effect Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000011282 treatment Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUKUURHRXDUEBC-KAYWLYCHSA-N Atorvastatin Chemical group C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-KAYWLYCHSA-N 0.000 description 1
- 239000004793 Polystyrene Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
- 229920002223 polystyrene Polymers 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体ウエハ上にＳＯＩ（silicon-on-insul
ator）構造を形成する方法に関する。
ator）構造を形成する方法に関する。
この発明は又、シリコン・アイランドを有する半導体ウ
エハの表面を平坦にする方法に関する。
エハの表面を平坦にする方法に関する。
ＳＯＩ構造を形成するのに適切な方法の開発は、最近の
研究の大きな課題である。また、半導体チップのくぼみ
絶縁又は多層構造に帰因する問題を解決するのに適切な
平坦化技術についても同様である。しかし、その研究に
より得られた従来の方法には、コストが高い、さらに工
程が複雑化する、又は能動装置の性能劣化をもたらす等
の問題があった。
研究の大きな課題である。また、半導体チップのくぼみ
絶縁又は多層構造に帰因する問題を解決するのに適切な
平坦化技術についても同様である。しかし、その研究に
より得られた従来の方法には、コストが高い、さらに工
程が複雑化する、又は能動装置の性能劣化をもたらす等
の問題があった。
米国特許第４，３６１，６００号は半導体ウエハ上に電
気的に絶縁したシリコンの島を形成する方法を開示して
いる。この既知の方法はシリコン基板上にシリコン・メ
サ構造を形成して、そのメサ構造の表面を窒化シリコン
で完全にカバーした状態で酸化する各工程を含んでい
る。この既知の方法は電気的に絶縁された単結晶シリコ
ンの島（アイランド）を形成する方法を提供するもので
あるが、比較的幅の狭い島と、島と島の間の比較的幅の
広い分離帯との形成に伴なう横方向酸化特性による制約
を受けていた。故に、その既知の方法では、シリコン基
板を酸化するときに、まず二酸化シリコン下方に成長さ
せて、それから横方向すなわちメサの下側に成長させな
ければならない。この特別の処理には酸素を効果的に拡
散することが必要であり、この点はこの公知の方法の明
白な欠点である。
気的に絶縁したシリコンの島を形成する方法を開示して
いる。この既知の方法はシリコン基板上にシリコン・メ
サ構造を形成して、そのメサ構造の表面を窒化シリコン
で完全にカバーした状態で酸化する各工程を含んでい
る。この既知の方法は電気的に絶縁された単結晶シリコ
ンの島（アイランド）を形成する方法を提供するもので
あるが、比較的幅の狭い島と、島と島の間の比較的幅の
広い分離帯との形成に伴なう横方向酸化特性による制約
を受けていた。故に、その既知の方法では、シリコン基
板を酸化するときに、まず二酸化シリコン下方に成長さ
せて、それから横方向すなわちメサの下側に成長させな
ければならない。この特別の処理には酸素を効果的に拡
散することが必要であり、この点はこの公知の方法の明
白な欠点である。
この発明は、半導体ウエハ上にＳＯＩ構造体を形成する
方法であって、シリコン基板上に第１の耐酸化膜層と該
耐酸化膜層を保護する保護膜層とを形成し、前記保護膜
層の上にマスクパターンを形成した後、該マスクパター
ンに従って前記保護膜層、第１の耐酸化膜層及びシリコ
ン基板を異方性エッチングしてシリコンの島領域の周囲
に開口部を形成し、前記シリコン基板及びシリコンの島
領域の表面及び前記開口部の側面に第２の耐酸化膜層を
形成し、前記保護膜層を前記第１の耐酸化膜用保護マス
クとして用いて前記第２の耐酸化膜層を異方性エッチン
グすることにより、前記開口部の側面以外の前記耐酸化
膜層を除去し、前記保護膜層をマスクとしてシリコン基
板をさらに深く異方性エッチングして、前記開口部内の
深部にシリコン基板を一部露出させ、前記第１及び第２
の耐酸化膜層でカバーされていない露出した部分のシリ
コンを酸化して、シリコン基板から電気的に絶縁された
シリコンの島を形成する各工程により半導体ウエハ上に
ＳＯＩ構造体を形成する半導体構造の形成方法を提供す
るものである。
方法であって、シリコン基板上に第１の耐酸化膜層と該
耐酸化膜層を保護する保護膜層とを形成し、前記保護膜
層の上にマスクパターンを形成した後、該マスクパター
ンに従って前記保護膜層、第１の耐酸化膜層及びシリコ
ン基板を異方性エッチングしてシリコンの島領域の周囲
に開口部を形成し、前記シリコン基板及びシリコンの島
領域の表面及び前記開口部の側面に第２の耐酸化膜層を
形成し、前記保護膜層を前記第１の耐酸化膜用保護マス
クとして用いて前記第２の耐酸化膜層を異方性エッチン
グすることにより、前記開口部の側面以外の前記耐酸化
膜層を除去し、前記保護膜層をマスクとしてシリコン基
板をさらに深く異方性エッチングして、前記開口部内の
深部にシリコン基板を一部露出させ、前記第１及び第２
の耐酸化膜層でカバーされていない露出した部分のシリ
コンを酸化して、シリコン基板から電気的に絶縁された
シリコンの島を形成する各工程により半導体ウエハ上に
ＳＯＩ構造体を形成する半導体構造の形成方法を提供す
るものである。
さらにこの発明は、前述の方法で形成されたＳＯＩ構造
体に対してさらに、前記保護膜層並びに第１及び第２の
耐酸化膜層を除去した後、前記開口部が前記シリコンの
島よりも所定量だけ高くなるまで全体的に誘電体をデポ
ジットして誘電体層を形成し、前記誘電体層の上に溶解
時の粘性及び表面張力が低いポリマーをデポジットして
表面が平坦なポリマー層を形成し、前記ポリマー層と前
記誘電体層とを同じエッチング速度で前記ポリマ層がな
くなるまでエッチングし、前記誘電体層とシリコンの島
とエッチング速度が同じとなるエッチング条件で前記シ
リコンの島が完全に露出するまで前記誘電体層を除去す
る各工程を施し、半導体ウエハ上に平坦なＳＯＩ構造体
を形成する半導体構造の形成方法を提供するものであ
る。
体に対してさらに、前記保護膜層並びに第１及び第２の
耐酸化膜層を除去した後、前記開口部が前記シリコンの
島よりも所定量だけ高くなるまで全体的に誘電体をデポ
ジットして誘電体層を形成し、前記誘電体層の上に溶解
時の粘性及び表面張力が低いポリマーをデポジットして
表面が平坦なポリマー層を形成し、前記ポリマー層と前
記誘電体層とを同じエッチング速度で前記ポリマ層がな
くなるまでエッチングし、前記誘電体層とシリコンの島
とエッチング速度が同じとなるエッチング条件で前記シ
リコンの島が完全に露出するまで前記誘電体層を除去す
る各工程を施し、半導体ウエハ上に平坦なＳＯＩ構造体
を形成する半導体構造の形成方法を提供するものであ
る。
この発明の方法によると、単結晶シリコン基板をエッチ
ングする際に、第１の耐酸化保護膜層及び該第１の耐酸
化膜層を保護する保護膜層も同時にエッチングするの
で、前述の米国特許第4,361,600号の方法における平坦
なウエハ表面構造を提供する際の寸法上の誤差の問題を
軽減することができる。さらに、第２の耐酸化膜層及び
シリコン基板の異方性エッチングの際に、保護膜層によ
って第１の耐酸化膜層のエッチングを防止することによ
り、酸化工程での悪影響を防止できる。また、本発明の
平坦化工程により、シリコンの島部分と誘電分離体との
接触部を含めＳＯＩ構造体の表面全体が完全に平坦なＳ
ＯＩ構造体が形成できることができる。シリコンの島と
それを取囲む誘電体とが平坦であるということは、最も
一般的な電界効果トランジスタ用半導体装置のゲート電
極を形成するための異方性エッチングを行いやすくする
ために特に重要な要素であるということを理解する必要
がある。もし、シリコンの島が誘電体の上に突出してい
るとゲート電極材料の異方性エッチングによって、島の
周囲に狭い糸状のゲート電極材料が残り、その残留物が
電気的な短絡を生じさせるおそれがある。
ングする際に、第１の耐酸化保護膜層及び該第１の耐酸
化膜層を保護する保護膜層も同時にエッチングするの
で、前述の米国特許第4,361,600号の方法における平坦
なウエハ表面構造を提供する際の寸法上の誤差の問題を
軽減することができる。さらに、第２の耐酸化膜層及び
シリコン基板の異方性エッチングの際に、保護膜層によ
って第１の耐酸化膜層のエッチングを防止することによ
り、酸化工程での悪影響を防止できる。また、本発明の
平坦化工程により、シリコンの島部分と誘電分離体との
接触部を含めＳＯＩ構造体の表面全体が完全に平坦なＳ
ＯＩ構造体が形成できることができる。シリコンの島と
それを取囲む誘電体とが平坦であるということは、最も
一般的な電界効果トランジスタ用半導体装置のゲート電
極を形成するための異方性エッチングを行いやすくする
ために特に重要な要素であるということを理解する必要
がある。もし、シリコンの島が誘電体の上に突出してい
るとゲート電極材料の異方性エッチングによって、島の
周囲に狭い糸状のゲート電極材料が残り、その残留物が
電気的な短絡を生じさせるおそれがある。
この方法によると、単結晶シリコン基板から集積回路を
製造する場合に、結晶シリコン基板材料の本来の質を低
下させることなく、互いに接近して配置され、輪郭が正
確に規定されたシリコンの島を形成することができる。
製造する場合に、結晶シリコン基板材料の本来の質を低
下させることなく、互いに接近して配置され、輪郭が正
確に規定されたシリコンの島を形成することができる。
この発明の１実施例では、単結晶シリコン基板上にパッ
ド二酸化シリコン（パッド酸化物）層、窒化シリコン
（窒化物）層、及び厚い酸化物層を順に被覆し、その上
をフォトレジストでマスクしたウエハを異方性エッチン
グすることから始められる。このエッチングは、シリコ
ンの島状構造が形成されるまで続けられる。その後、簡
単な酸化、窒化物層のデポジション、及び異方性窒化物
エッチング処理が行われる。窒化物エッチングが終った
ときに、シリコンの島は、壁部分が窒化物で覆われ台地
の上部は窒化物／酸化物複合層とによって被覆されてい
る。
ド二酸化シリコン（パッド酸化物）層、窒化シリコン
（窒化物）層、及び厚い酸化物層を順に被覆し、その上
をフォトレジストでマスクしたウエハを異方性エッチン
グすることから始められる。このエッチングは、シリコ
ンの島状構造が形成されるまで続けられる。その後、簡
単な酸化、窒化物層のデポジション、及び異方性窒化物
エッチング処理が行われる。窒化物エッチングが終った
ときに、シリコンの島は、壁部分が窒化物で覆われ台地
の上部は窒化物／酸化物複合層とによって被覆されてい
る。
次に製造段階において、被覆されたシリコンの島は別の
異方性シリコン・エッチングにより更に基板の一部を除
去され、被覆領域の相対的高さをさらに高くする。次に
熱酸化処理により、今高くした被覆された島の下にある
シリコン領域が完全に酸化されるまで横方向酸化処理を
行ない、誘電体の上に誘電的に絶縁された単結晶シリコ
ンの島を形成する。窒化物の被覆は、酸化工程において
シリコンの島を酸化しないように保護している。その
後、窒化物及び酸化物被覆材料を取除き、単結晶シリコ
ンの島を露出させる。
異方性シリコン・エッチングにより更に基板の一部を除
去され、被覆領域の相対的高さをさらに高くする。次に
熱酸化処理により、今高くした被覆された島の下にある
シリコン領域が完全に酸化されるまで横方向酸化処理を
行ない、誘電体の上に誘電的に絶縁された単結晶シリコ
ンの島を形成する。窒化物の被覆は、酸化工程において
シリコンの島を酸化しないように保護している。その
後、窒化物及び酸化物被覆材料を取除き、単結晶シリコ
ンの島を露出させる。
以上の初期製造工程中に形成した島の構造全体を、気相
成長（ＣＶＤ）により、一番低いところでもシリコンの
島の高さより高くなるまで酸化物層を被覆する。この酸
化物デポジションの次には１又は１以上のポリマー層の
デポジシヨンを行い、ウエハの表面を平坦化する。好ま
しいポリマーとしては、溶解状態において低粘度及び低
表面張力を有するものがよい。
成長（ＣＶＤ）により、一番低いところでもシリコンの
島の高さより高くなるまで酸化物層を被覆する。この酸
化物デポジションの次には１又は１以上のポリマー層の
デポジシヨンを行い、ウエハの表面を平坦化する。好ま
しいポリマーとしては、溶解状態において低粘度及び低
表面張力を有するものがよい。
次に、ポリマーを被覆したウエハは第１のエッチング処
理を受ける。エッチング中エッチング剤は、ポリマー及
びその直下の酸化物のエッチング速度が等しくなるよう
に調節される。このエッチングによって、酸化物の起伏
とポリマー層とが同時に除去される。ポリマー／酸化物
エッチング処理の終了した段階で、シリコンの島は薄い
酸化物層でマスクされた状態で残る。次に、この酸化物
を除去してシリコンの島の表面を露出するために別のエ
ッチングが行われる。このエッチングでは、酸化物とシ
リコンとをほぼ同じ速度で除去するエッチング剤を用い
る。シリコンの島の上の酸化物すべてが除去されたとき
に、エッチングは終了する。
理を受ける。エッチング中エッチング剤は、ポリマー及
びその直下の酸化物のエッチング速度が等しくなるよう
に調節される。このエッチングによって、酸化物の起伏
とポリマー層とが同時に除去される。ポリマー／酸化物
エッチング処理の終了した段階で、シリコンの島は薄い
酸化物層でマスクされた状態で残る。次に、この酸化物
を除去してシリコンの島の表面を露出するために別のエ
ッチングが行われる。このエッチングでは、酸化物とシ
リコンとをほぼ同じ速度で除去するエッチング剤を用い
る。シリコンの島の上の酸化物すべてが除去されたとき
に、エッチングは終了する。
以上説明したように、完成した構造は誘電体材料の周囲
の領域と同一平面にあり、それで絶縁された質の高い単
結晶シリコン・アイランドによって構成される。
の領域と同一平面にあり、それで絶縁された質の高い単
結晶シリコン・アイランドによって構成される。
図はこの発明の実施例を示し、大きく分けて２つのシー
ケンスから成る複合処理方法を開示している。第１図乃
至第５図から成る第１のシーケンスはシリコンの島を形
成し、第６図乃至第８図を形成する第２のシーケンスは
島とそれを取囲む誘電体とを平坦化するものである。こ
れらの各シーケンスはそれ自体新規な特徴を有している
上、この２つの組合せは、後のシーケンス（処理）が先
のシーケンス（処理）を補完するという複合的処理方法
となっている。この処理方法の種々の面を十分に理解し
てもらうために、以下に説明するような好ましい実施例
を考察する。
ケンスから成る複合処理方法を開示している。第１図乃
至第５図から成る第１のシーケンスはシリコンの島を形
成し、第６図乃至第８図を形成する第２のシーケンスは
島とそれを取囲む誘電体とを平坦化するものである。こ
れらの各シーケンスはそれ自体新規な特徴を有している
上、この２つの組合せは、後のシーケンス（処理）が先
のシーケンス（処理）を補完するという複合的処理方法
となっている。この処理方法の種々の面を十分に理解し
てもらうために、以下に説明するような好ましい実施例
を考察する。
第１図に描く横断面図は、公称３０ナノメートル（ｎ
ｍ）に熱成長したＰＡＤ酸化物層２と、公称１５０ナノ
メートルの窒化物層３とで被覆された単結晶シリコン
（シリコンという、）基板１を表わす。層２及び３は、
従来の方法で形成することができる。窒化物層３はさら
に、プラズマ強化気相成長（ＣＶＤ）法により、公称２
００ナノメートルの厚さの酸化物層４で被覆される。酸
化物層４は、その後の反応性イオン・エッチング（ＲＩ
Ｅ）による窒化物及びシリコンの除去処理の際の防護用
遮蔽物として作用する。
ｍ）に熱成長したＰＡＤ酸化物層２と、公称１５０ナノ
メートルの窒化物層３とで被覆された単結晶シリコン
（シリコンという、）基板１を表わす。層２及び３は、
従来の方法で形成することができる。窒化物層３はさら
に、プラズマ強化気相成長（ＣＶＤ）法により、公称２
００ナノメートルの厚さの酸化物層４で被覆される。酸
化物層４は、その後の反応性イオン・エッチング（ＲＩ
Ｅ）による窒化物及びシリコンの除去処理の際の防護用
遮蔽物として作用する。
次に、フォトレジスト（ＰＲ）がデポジットされ、フォ
トリソグラフ処理されて、第１図に示すようにフォトレ
ジスト・パターン６，７が形成される。フォトレジスト
・パターンはその下に形成されるべき島の位置を規定す
る。各フォトレジスト・パターン６，７相互間の幅は１
乃至２マイクロメートルであり、少なくとも１マイクロ
メートル以上分離するのが好ましい。
トリソグラフ処理されて、第１図に示すようにフォトレ
ジスト・パターン６，７が形成される。フォトレジスト
・パターンはその下に形成されるべき島の位置を規定す
る。各フォトレジスト・パターン６，７相互間の幅は１
乃至２マイクロメートルであり、少なくとも１マイクロ
メートル以上分離するのが好ましい。
この状態で、ウエハをＲＩＥエッチング（ＲＩＥ−８で
示す）により、酸化物４、窒化物３、酸化物２及びシリ
コン１を除去、シリコン１のエッチング深さが公称１マ
イクロメートルになるまでエッチングする。このエッチ
ングはアプライド・マテリアルス(Appliod Materials)
のＡＭ−８１１０ ＲＩＥリアクタを使用して行うこと
ができる。酸化物層及び窒化物層についてのエッチング
条件の公称値を、テーブルＡに示す。
示す）により、酸化物４、窒化物３、酸化物２及びシリ
コン１を除去、シリコン１のエッチング深さが公称１マ
イクロメートルになるまでエッチングする。このエッチ
ングはアプライド・マテリアルス(Appliod Materials)
のＡＭ−８１１０ ＲＩＥリアクタを使用して行うこと
ができる。酸化物層及び窒化物層についてのエッチング
条件の公称値を、テーブルＡに示す。
テーブル Ａ ガス及び流量：７５cm3／分のCHF3 ＋５cm3／分のO2 圧力：６５ミリトル 電力：1,200ワット ＲＩＥエッチング（ＲＩＥ−８）によるシリコン１のエ
ッチング条件をテーブルＢに示す。
ッチング条件をテーブルＢに示す。
テーブル Ｂ ガス及び流量：２０cm3／分のNF3 圧力：４０ミリトル 電力：４５０ワット 第２図に描いた構造を形成するために、次にウエハを熱
酸化処理し、露出しているすべてのシリコン１の上に公
称３０ナノメートルの新たなＰＡＤ酸化物９を成長させ
る。その後その上に、低圧ＣＶＤにより公称１５０ナノ
メートルの窒化物１１を形成する。この窒化物層１１は
シリコンの島の側壁が直接熱酸化を受けることがないよ
うに保護するために設けられる。以上の処理の結果は第
２図に示すような構造となる。
酸化処理し、露出しているすべてのシリコン１の上に公
称３０ナノメートルの新たなＰＡＤ酸化物９を成長させ
る。その後その上に、低圧ＣＶＤにより公称１５０ナノ
メートルの窒化物１１を形成する。この窒化物層１１は
シリコンの島の側壁が直接熱酸化を受けることがないよ
うに保護するために設けられる。以上の処理の結果は第
２図に示すような構造となる。
次に続く処理工程は、場所１３及び１４のシリコンの島
の上部及び側壁を露出させることなく、ＲＩＥエッチン
グ（ＲＩＥ−１２）により、少なくとも１５０ナノメー
トルの窒化物１１と開口部の低部の３０ナノメートルの
ＰＡＤ酸化物９とを異方性エッチングにより除去する。
このエッチングはテーブルＣに引用した条件で行なうこ
とができる。
の上部及び側壁を露出させることなく、ＲＩＥエッチン
グ（ＲＩＥ−１２）により、少なくとも１５０ナノメー
トルの窒化物１１と開口部の低部の３０ナノメートルの
ＰＡＤ酸化物９とを異方性エッチングにより除去する。
このエッチングはテーブルＣに引用した条件で行なうこ
とができる。
テーブル Ｃ ガス及び流量：２０cm3／分のNF3 圧力：４０ミリトル 電力：９００ワット エッチング速度：Si3N4について毎分７０〜８０ナノメ
ートル 以上により作成された構造を第３図に表わす。窒化物の
側壁１１は異方性エッチングの特性により、ほとんど完
全にそのまま残るということに注目すべきである。
ートル 以上により作成された構造を第３図に表わす。窒化物の
側壁１１は異方性エッチングの特性により、ほとんど完
全にそのまま残るということに注目すべきである。
次に、第３図の構造に対して、先のエッチングとは異な
る別のエッチングＲＩＥ−１６を行なう。この実施例に
おいては、基板シリコン１からさらに１〜２マイクロメ
ートルの厚さのシリコン層を除去する程度まで異方性エ
ッチングを行なう。追加エッチングの深さはＰＲマスク
６，７によって先に設定した島の幅に比例するというこ
とに注意を要する。エッチング（ＲＩＥ−１６）はテー
ブルＤに規定した条件に従ってドライテック(Drytok)Ｄ
ＲＩＥ−１００を使用して行うのが好ましい。
る別のエッチングＲＩＥ−１６を行なう。この実施例に
おいては、基板シリコン１からさらに１〜２マイクロメ
ートルの厚さのシリコン層を除去する程度まで異方性エ
ッチングを行なう。追加エッチングの深さはＰＲマスク
６，７によって先に設定した島の幅に比例するというこ
とに注意を要する。エッチング（ＲＩＥ−１６）はテー
ブルＤに規定した条件に従ってドライテック(Drytok)Ｄ
ＲＩＥ−１００を使用して行うのが好ましい。
テーブル Ｄ ガス及び流量：７５cm3／分のCF3Cl 圧力：0.2トル 電力：７００ワット 第４図に示すように、シリコンの島１３，１４は、酸化
物、窒化物及びＰＡＤ酸化物層２，３，４，９，１１で
被覆されるだけでなく、シリコン基板の表面１７から高
く立ち上がっており、その後の処理のためにシリコンの
下方の側壁１８が露出される。
物、窒化物及びＰＡＤ酸化物層２，３，４，９，１１で
被覆されるだけでなく、シリコン基板の表面１７から高
く立ち上がっており、その後の処理のためにシリコンの
下方の側壁１８が露出される。
第４図に示す構造は、その後熱酸化処理される。この酸
化処理により基板シリコンの所定の領域を酸化物に変換
して、電気的に絶縁された単結晶の島を形成する。この
処理結果は第５図に例示してある。このようにしてシリ
コンの島１９，２１が酸化物２２によって基板シリコン
１から絶縁される。この酸化処理により、島の下にある
シリコンの一部が消費されて、窒化物被覆の下端がわず
か上昇するが、各島の上にあるシリコンはそのまま残
る。この方法により、各島の上表面の輪郭はマスク窒化
物３で設定したパターンに対応して正確に残される。
化処理により基板シリコンの所定の領域を酸化物に変換
して、電気的に絶縁された単結晶の島を形成する。この
処理結果は第５図に例示してある。このようにしてシリ
コンの島１９，２１が酸化物２２によって基板シリコン
１から絶縁される。この酸化処理により、島の下にある
シリコンの一部が消費されて、窒化物被覆の下端がわず
か上昇するが、各島の上にあるシリコンはそのまま残
る。この方法により、各島の上表面の輪郭はマスク窒化
物３で設定したパターンに対応して正確に残される。
点線２３は酸化前の構造を示している。すなわち、単結
晶シリコンを二酸化シリコンに変換する酸化により、
２：１の比率で容積が増加することによって、シリコン
基板の空所２３は満される。この酸化は、又基板１の中
まで下方に浸透するということに注意するべきである。
各島の下方の酸化は、島１９，２１の誘電体絶縁の一貫
性及び信頼性を保証するだけでなく、基板１と島１９，
２１との間の電界結合を完全に除去することができるま
で両者を物理的に分離する程度まで行なわれる。
晶シリコンを二酸化シリコンに変換する酸化により、
２：１の比率で容積が増加することによって、シリコン
基板の空所２３は満される。この酸化は、又基板１の中
まで下方に浸透するということに注意するべきである。
各島の下方の酸化は、島１９，２１の誘電体絶縁の一貫
性及び信頼性を保証するだけでなく、基板１と島１９，
２１との間の電界結合を完全に除去することができるま
で両者を物理的に分離する程度まで行なわれる。
上記で規定した熱酸化を実行するのに適切な処理環境と
して１０〜２０時間、９５０〜１１００℃におけるO2＋
H2O（ガス）環境を例示する。
して１０〜２０時間、９５０〜１１００℃におけるO2＋
H2O（ガス）環境を例示する。
島が形成され、分離誘電体が形成された後、ウエハは酸
化物及び窒化物の除去処理を受ける。好ましい除去処理
は、層４を除去するための緩衝HFによる劣化処理と、残
留窒化物被覆層３，１１を除去するためのホットH3PO4
によるエッチングとから構成される。
化物及び窒化物の除去処理を受ける。好ましい除去処理
は、層４を除去するための緩衝HFによる劣化処理と、残
留窒化物被覆層３，１１を除去するためのホットH3PO4
によるエッチングとから構成される。
次に、メサ構造の平坦化を行う。最初、第６図に示すよ
うに、酸化物２２と単結晶シリコンの島１９，２１との
上に１２０ナノメートル厚のプラズマ強化ＣＶＤにより
酸化物層２４を形成する。この製造段階における処理の
重要な留意点は、デポジットされた酸化物２４の厚さ
が、シリコンの島１９，２１の上端の高さ２７より少な
くとも公称１０ナノメートル以上上方の高さ２６まで達
するのを保証することである。この高さの差をどの位に
するかはエッチングの均一性、平坦化効率、及び酸化物
２４の厚さの均一性のような要因によって決まるという
ことを理解するべきである。これら要因の影響は複合処
理工程を説明することによって十分理解することができ
る。
うに、酸化物２２と単結晶シリコンの島１９，２１との
上に１２０ナノメートル厚のプラズマ強化ＣＶＤにより
酸化物層２４を形成する。この製造段階における処理の
重要な留意点は、デポジットされた酸化物２４の厚さ
が、シリコンの島１９，２１の上端の高さ２７より少な
くとも公称１０ナノメートル以上上方の高さ２６まで達
するのを保証することである。この高さの差をどの位に
するかはエッチングの均一性、平坦化効率、及び酸化物
２４の厚さの均一性のような要因によって決まるという
ことを理解するべきである。これら要因の影響は複合処
理工程を説明することによって十分理解することができ
る。
酸化物２４がデポジットされた後、ポリメチルメタクリ
レート（polymethylmethacrylate）又はポリスチレン
（polystyrene）のような低分子量及び低表面張力のポ
リマー溶液をウエハの表面に対して供給し続けて、平坦
化処理を行なう。これは合成物の溶液でウエハをスピン
・コーティングすることによって達成することができ
る。ポリマーがベーキング処理中再び流れ、平坦化する
のを保証するために、溶解したポリマーが５センチスト
ローク以下の粘度及び比較的低い表面張力を有するよう
にポリマー合成物及び温度を選ぶべきである。コーティ
ング及びベーキング工程は希望する程度の表面平坦化を
達成するまで繰返すことができる。ポリマー合成物は第
６図における２８で表わす。
レート（polymethylmethacrylate）又はポリスチレン
（polystyrene）のような低分子量及び低表面張力のポ
リマー溶液をウエハの表面に対して供給し続けて、平坦
化処理を行なう。これは合成物の溶液でウエハをスピン
・コーティングすることによって達成することができ
る。ポリマーがベーキング処理中再び流れ、平坦化する
のを保証するために、溶解したポリマーが５センチスト
ローク以下の粘度及び比較的低い表面張力を有するよう
にポリマー合成物及び温度を選ぶべきである。コーティ
ング及びベーキング工程は希望する程度の表面平坦化を
達成するまで繰返すことができる。ポリマー合成物は第
６図における２８で表わす。
次に、ポリマーで平坦化したウエハに対して１対のエッ
チング処理が施される。このエッチング処理はシリコン
の島１９，２１を露出するほか、周囲の誘電体とともに
均一な表面（平坦面）を維持するように行なわれる。最
初、ウエハにＲＩＥエッチング（ＲＩＥ−２９）処理を
行なう。エッチング・パラメータは、ポリマー２８及び
酸化物２４をほぼ等しい速度でエッチングするように選
ばれる。それによって、位置２６と２７との間の高さま
でエッチングされたときには、ウエハの表面は大体平坦
となり、すでにすべてのポリマーは存在しない。このエ
ッチング処理ではポリマー残留物を監視することにより
第１段階のエッチングの終了点を決定することができ
る。このエッチングを実行するのにアプライド・マテリ
アルス（Applied Materials）のＡＭ−８１１０リアク
タを使用し、下記のテーブルＥのパラメータを用いるこ
とができる。
チング処理が施される。このエッチング処理はシリコン
の島１９，２１を露出するほか、周囲の誘電体とともに
均一な表面（平坦面）を維持するように行なわれる。最
初、ウエハにＲＩＥエッチング（ＲＩＥ−２９）処理を
行なう。エッチング・パラメータは、ポリマー２８及び
酸化物２４をほぼ等しい速度でエッチングするように選
ばれる。それによって、位置２６と２７との間の高さま
でエッチングされたときには、ウエハの表面は大体平坦
となり、すでにすべてのポリマーは存在しない。このエ
ッチング処理ではポリマー残留物を監視することにより
第１段階のエッチングの終了点を決定することができ
る。このエッチングを実行するのにアプライド・マテリ
アルス（Applied Materials）のＡＭ−８１１０リアク
タを使用し、下記のテーブルＥのパラメータを用いるこ
とができる。
テーブル Ｅ ガス及び流量：30〜70cm3／分のCHF3 ＋30〜70cm3／分のO2 圧力：６０ミリトル 電力：1200ワット 正確なパラメータは選ばれたポリマーの化学的合成と親
密な関係にあるので、個々のケースに応じて設定する必
要があるのは明白である。いずれにしても、その下にあ
る目的物はそのまま残される。すなわち、それはO2及び
CHF3のポリマー及びSiO2に対する反応速度を調節してウ
エハ表面からほとんど等しい速度で両材料を除去するこ
とによって達成される。
密な関係にあるので、個々のケースに応じて設定する必
要があるのは明白である。いずれにしても、その下にあ
る目的物はそのまま残される。すなわち、それはO2及び
CHF3のポリマー及びSiO2に対する反応速度を調節してウ
エハ表面からほとんど等しい速度で両材料を除去するこ
とによって達成される。
ＲＩＥエッチング２９の終了により、その表面は第７図
に示すようになる。第６図のレベル２６と２７との間の
酸化物の存在目的はここで明らかとなる。夫々のシリコ
ンの島１９，２１の上の薄い酸化物層３１，３２は十分
に酸化物層をオーバーエッチングすることを可能にし
て、シリコン自体にＲＩＥエッチング２９を受けさせる
ことなく、完全なポリマー２８の除去を保証することが
できる。その上、酸化物層３１，３２の残留物はウエハ
の処理中の取扱い及び貯蔵に対する優秀な保護マスクと
なる。
に示すようになる。第６図のレベル２６と２７との間の
酸化物の存在目的はここで明らかとなる。夫々のシリコ
ンの島１９，２１の上の薄い酸化物層３１，３２は十分
に酸化物層をオーバーエッチングすることを可能にし
て、シリコン自体にＲＩＥエッチング２９を受けさせる
ことなく、完全なポリマー２８の除去を保証することが
できる。その上、酸化物層３１，３２の残留物はウエハ
の処理中の取扱い及び貯蔵に対する優秀な保護マスクと
なる。
島の製造はＲＩＥ３３の処理で終了する。このエッチン
グにおいて、パラメータは酸化物２４とシリコン１９，
２１がほとんど等しい速度でエッチングされることを保
証するように選ばれる。前述したＡＭ−８１１０リアク
タのために適切な一組の条件をテーブルＦに表わす。
グにおいて、パラメータは酸化物２４とシリコン１９，
２１がほとんど等しい速度でエッチングされることを保
証するように選ばれる。前述したＡＭ−８１１０リアク
タのために適切な一組の条件をテーブルＦに表わす。
テーブル Ｆ ガス及び流量：７５cm3／分のCHF3 ＋40〜50cm3／分のO2 圧力：６５ミリトル 電力：1200ワット 酸化物３１，３２を除去するための第７図のウエハのエ
ッチングを完了すると、第８図に示す構造となる。表面
３４，３６は周囲の酸化物領域２４と同一平面であり、
単結晶シリコンの島１９，２１は酸化物２２によって基
板シリコンから電気的に絶縁され、島１９，２１は本来
基板シリコンのもつ結晶の質を保有するということに注
意するべきである。又、シリコンの島１９，２１はその
周囲の線が正確に規定され、その寸法は比較的広く、互
いに接近して存在するといういことがわかる。これら後
者の特徴はチップ面積の有効利用をなしうるものであ
る。
ッチングを完了すると、第８図に示す構造となる。表面
３４，３６は周囲の酸化物領域２４と同一平面であり、
単結晶シリコンの島１９，２１は酸化物２２によって基
板シリコンから電気的に絶縁され、島１９，２１は本来
基板シリコンのもつ結晶の質を保有するということに注
意するべきである。又、シリコンの島１９，２１はその
周囲の線が正確に規定され、その寸法は比較的広く、互
いに接近して存在するといういことがわかる。これら後
者の特徴はチップ面積の有効利用をなしうるものであ
る。
この製造方法を全体的に考察すると、以上列挙した構造
的特徴は単一のマスク動作と、比較的処理の変動の影響
が少ない工程とによって達成することができるというこ
とに注意するべきである。その点で、臨界的な製造工程
は明確に回避してある。
的特徴は単一のマスク動作と、比較的処理の変動の影響
が少ない工程とによって達成することができるというこ
とに注意するべきである。その点で、臨界的な製造工程
は明確に回避してある。
第１図乃至第５図に表わすシーケンス工程で遂行される
動作は第５図に表わすシリコン被覆の除去で終了するこ
とができるということを理解し、認識するべきである。
そのウエハの表面はまだ平坦化されていないが、そこに
形成されたシリコンの島にアクティブ装置を作成するこ
とができる。
動作は第５図に表わすシリコン被覆の除去で終了するこ
とができるということを理解し、認識するべきである。
そのウエハの表面はまだ平坦化されていないが、そこに
形成されたシリコンの島にアクティブ装置を作成するこ
とができる。
独立して行う類似の動作シーケンスは第６図乃至第８図
に描くものによって行うことができる。故に、平坦化工
程は他の表面構造の形成にも適用することができる。例
えば、第６図乃至第８図で２２と指定した領域は誘電的
に満たされた溝又は凹所で分離されたシリコン領域の表
面構造を形成するような単結晶シリコンとすることも等
しく可能である。この発明で開示した平坦化方法の部分
はそのような構造の製造に十分適用することができる。
に描くものによって行うことができる。故に、平坦化工
程は他の表面構造の形成にも適用することができる。例
えば、第６図乃至第８図で２２と指定した領域は誘電的
に満たされた溝又は凹所で分離されたシリコン領域の表
面構造を形成するような単結晶シリコンとすることも等
しく可能である。この発明で開示した平坦化方法の部分
はそのような構造の製造に十分適用することができる。
以上説明したように、この発明の方法によると、単結晶
シリコン基板をエッチングする際に、第１の耐酸化保護
膜層及び該第１の耐酸化膜層を保護する保護膜層も同時
にエッチングするので、平坦なウエハ表面構造を提供す
る際に従来技術による発生するような寸法上の誤差の問
題を軽減することができる。さらに、第２の耐酸化膜層
及びシリコン基板の異方性エッチングの際に、保護膜層
によって第１の耐酸化膜層のエッチングを防止すること
により、酸化工程での悪影響を防止できる。また、本発
明の平坦化工程により、シリコンの島部分と誘電分離体
との接触部を含めＳＯＩ構造体の表面全体が完全に平坦
なＳＯＩ構造体が形成できることができる。このように
シリコンの島とそれを取囲む誘電体とが平坦であるとい
うことは、最も一般的な電界効果トランジスタ用半導体
装置のゲート電極を形成するための異方性エッチングを
行いやすくするために特に重要な要素であり、本発明の
優れた効果の１つである。
シリコン基板をエッチングする際に、第１の耐酸化保護
膜層及び該第１の耐酸化膜層を保護する保護膜層も同時
にエッチングするので、平坦なウエハ表面構造を提供す
る際に従来技術による発生するような寸法上の誤差の問
題を軽減することができる。さらに、第２の耐酸化膜層
及びシリコン基板の異方性エッチングの際に、保護膜層
によって第１の耐酸化膜層のエッチングを防止すること
により、酸化工程での悪影響を防止できる。また、本発
明の平坦化工程により、シリコンの島部分と誘電分離体
との接触部を含めＳＯＩ構造体の表面全体が完全に平坦
なＳＯＩ構造体が形成できることができる。このように
シリコンの島とそれを取囲む誘電体とが平坦であるとい
うことは、最も一般的な電界効果トランジスタ用半導体
装置のゲート電極を形成するための異方性エッチングを
行いやすくするために特に重要な要素であり、本発明の
優れた効果の１つである。
図面の簡単な説明 第１図は、パターン化したフォトレジストでマスクさ
れ、島の位置を規定した基板及び被覆層の模式的横断面
図である。
れ、島の位置を規定した基板及び被覆層の模式的横断面
図である。
第２図は、島の構造の初期エッチング及び窒化物のデポ
ジションの後の模式的横断面図である。
ジションの後の模式的横断面図である。
第３図は、窒化物の異方性エッチング後の形状を例示す
る図である。
る図である。
第４図は、基板シリコンの異方性エッチング後の領域を
示す図である。
示す図である。
第５図は、熱酸化の効果を示す図である。
第６図は、酸化物及びポリマーを平坦化するデポジショ
ン後の構造の形状を例示する図である。
ン後の構造の形状を例示する図である。
第７図は、ポリマー／酸化物のエッチングの効果を示す
図である。
図である。
第８図は、酸化物／シリコン・エッチングの終了によっ
て得られた最終構造を描いた図である。
て得られた最終構造を描いた図である。
Claims (2)
- 【請求項１】シリコン基板(1)上に第１の耐酸化膜層(3)
と該耐酸化膜層を保護する保護膜層(4)とを形成し、 前記保護膜層(4)の上にマスクパターン(6)を形成した
後、該マスクパターンに従って前記保護膜層(4)、第１
の耐酸化膜層(3)及びシリコン基板(1)を異方性エッチン
グしてシリコンの島領域(13,14)の周囲に開口部を形成
し、 前記シリコン基板(1)及びシリコンの島領域(13,14)の表
面及び前記開口部の側面に第２の耐酸化膜層(11)を形成
し、 前記保護膜層を前記第１の耐酸化膜用保護マスクとして
用いて前記第２の耐酸化膜層(11)を異方性エッチングす
ることにより、前記開口部の側面以外の前記耐酸化膜層
(11)を除去し、 前記保護膜層(4)をマスクとしてシリコン基板(1)をさら
に深く異方性エッチングして、前記開口部内の深部にシ
リコン基板(1)を一部露出させ、 前記第１及び第２の耐酸化膜層でカバーされていない露
出した部分のシリコンを酸化して、シリコン基板(1)か
ら電気的に絶縁されたシリコンの島(19,21)を形成する 各工程からなる半導体ウエハ上にＳＯＩ構造体を形成す
る半導体構造の形成方法。 - 【請求項２】シリコン基板(1)上に第１の耐酸化膜層(3)
と該耐酸化膜層を保護する保護膜層(4)とを形成し、 前記保護膜層(4)の上にマスクパターン(6)を形成した
後、該マスクパターンに従って前記保護膜層、第１の耐
酸化膜層及びシリコン基板を異方性エッチングしてシリ
コンの島領域(13,14)の周囲に開口部を形成し、 前記シリコン基板(1)及びシリコンの島領域(13,14)の表
面及び前記開口部の側面に第２の耐酸化膜層(11)を形成
し、 前記保護膜層を前記第１の耐酸化膜用保護マスクとして
用いて前記第２の耐酸化膜層(11)を異方性エッチングす
ることにより、前記開口部の側面以外の前記耐酸化膜層
(11)を除去し、 前記保護膜層をマスクとしてシリコン基板(1)をさらに
深く異方性エッチングして、前記開口部内の深部にシリ
コン基板(1)を一部露出させ、 前記第１及び第２の耐酸化膜層でカバーされていない露
出した部分のシリコンを酸化して、シリコン基板(1)か
ら電気的に絶縁されたシリコンの島(19,21)を形成し、 前記保護膜層並びに第１及び第２の耐酸化膜層を除去し
た後、前記開口部が前記シリコンの島(19,21)よりも所
定量だけ高くなるまで全体的に誘電体をデポジットして
誘電体層(24)を形成し、 前記誘電体層(24)の上に溶解時の粘性及び表面張力が低
いポリマーをデポジットして表面が平坦なポリマー層(2
8)を形成し、 前記ポリマー層と前記誘電体層とを同じエッチング速度
で前記ポリマ層(28)がなくなるまでエッチングし、 前記誘電体層とシリコンの島とエッチング速度が同じと
なるエッチング条件で前記シリコンの島が完全に露出す
るまで前記誘電体層(24)を除去する 各工程からなる半導体ウエハ上に平坦なＳＯＩ構造体を
形成する半導体構造の形成方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US50399783A | 1983-06-13 | 1983-06-13 | |
| US503997 | 1983-06-13 | ||
| PCT/US1984/000877 WO1984004996A1 (en) | 1983-06-13 | 1984-06-07 | Process for fabricating semiconductor structures |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60501583A JPS60501583A (ja) | 1985-09-19 |
| JPH0642510B2 true JPH0642510B2 (ja) | 1994-06-01 |
Family
ID=24004435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59502384A Expired - Lifetime JPH0642510B2 (ja) | 1983-06-13 | 1984-06-07 | 半導体構造の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0146613B1 (ja) |
| JP (1) | JPH0642510B2 (ja) |
| DE (1) | DE3483717D1 (ja) |
| WO (1) | WO1984004996A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0244848A1 (de) * | 1986-05-07 | 1987-11-11 | Siemens Aktiengesellschaft | Verfahren zum Planarisieren von anorganischen, als Zwischenschichten bei Mehrlagenmetallisierung verwendbaren Isolationsschichten |
| WO1996016437A1 (en) * | 1994-11-18 | 1996-05-30 | Advanced Micro Devices, Inc. | Silicon nitride etch process with critical dimension gain |
| US5444014A (en) * | 1994-12-16 | 1995-08-22 | Electronics And Telecommunications Research Institute | Method for fabricating semiconductor device |
| US6841003B2 (en) * | 2002-11-22 | 2005-01-11 | Cdream Display Corporation | Method for forming carbon nanotubes with intermediate purification steps |
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| JPS57154856A (en) * | 1981-03-19 | 1982-09-24 | Toshiba Corp | Semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1984
- 1984-06-07 DE DE8484902421T patent/DE3483717D1/de not_active Expired - Lifetime
- 1984-06-07 JP JP59502384A patent/JPH0642510B2/ja not_active Expired - Lifetime
- 1984-06-07 WO PCT/US1984/000877 patent/WO1984004996A1/en active IP Right Grant
- 1984-06-07 EP EP84902421A patent/EP0146613B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0146613B1 (en) | 1990-12-05 |
| EP0146613A4 (en) | 1987-08-24 |
| EP0146613A1 (en) | 1985-07-03 |
| DE3483717D1 (de) | 1991-01-17 |
| JPS60501583A (ja) | 1985-09-19 |
| WO1984004996A1 (en) | 1984-12-20 |
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