KR20010073110A - 고립영역 형성 방법 - Google Patents
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Abstract
한 태양에서, 발명은 다음과 같은 고립영역 형성 방법을 포함한다. 즉, a)기판 위에 산화물층이 형성되고, b) 산화물층 위에 질화물층이 형성되며, 이때 질화물층과 산화물층은 아래의 기판의 일부를 노출시키도록 두 층을 통과하는 구멍 패턴을 가진다. c) 하부의 기판의 노출부는 기판내로 뻗어가는 구멍을 형성하기 위해 에칭된다. d) 기판의 노출부를 에칭한 후에, 질화물층 부분이 제거되고, 기판 위에 질화물층의 일부만을 남긴다. 그리고 e) 질화물층 부분을 제거한 후에, 기판 위의 구멍 내에 산화물이 형성된다. 구멍 내의 산화물은 고립영역 부분을 형성한다.
또다른 태양에서, 발명은 또다른 실시예의 고립영역 형성 방법을 포함한다. 즉, a) 질화규소층이 기판 위에 형성된다. b) 질화규소층 위에 마스크층이 형성된다. c) 마스크층을 따라 질화규소층까지 뻗어가도록 구멍 패턴이 형성된다. d) 구멍은 질화규소층을 지나 하부의 기판까지 뻗어간다. 이때 질화규소층은 구멍에 인접한 변부 영역을 가지며, 변부 영역 사이에 중앙 영역을 가진다. e) 구멍은 하부의 기판 내로 뻗어간다. f) 구멍을 하부의 기판내로 연장한 후에, 질화규소층의 두께는 중앙 영역에 대해 변부 영역을 상대적으로 얇게 하기 위해 변부 영역에서 감소된다. g) 기판 내로 뻗어가는 구멍 내에 산화물이 형성된다.
Description
현대의 반도체 소자 응용에서, 수많은 개별 소자들이 반도체 기판의 한 개의 작은 영역에 집적된다. 수많은 이들 개별 소자들은 서로 전기적으로 고립될 필요가 있다. 이러한 고립을 달성하는 한가지 방법은 인접 소자 사이에 트렌치를 가지는 고립영역을 형성하는 것이다. 이러한 트렌치에 의한 고립영역은 기판 내에 형성되는 트렌치(골)나 캐버티(구멍)를 포함하며, 이산화규소와 같은 절연 물질로 채워진다. 트렌치 고립영역은 통상적으로 세 개의 범위로 나눌 수 있다. 즉, 얕은 트렌치(깊이 1미크론 이하), 중간깊이 트렌치(깊이 1-3미크론), 그리고 깊은 트렌치(깊이 3미크론 이상)로 나눌 수 있다.
트렌치 구조를 형성하는 기존 방법은 도 1-12를 들어 기술된다. 도 1에서, 반도체 웨이퍼(10)가 기존 공정 순서의 예비 단계에서 도시된다. 웨이퍼(10)는 반도체 물질(12)을 포함하며, 이 반도체 물질(12) 위에 산화물층(14), 질화물층(16), 그리고 패턴처리된 포토레지스트층(18)이 형성된다. 반도체 물질(12)은 전도도 향상 도펀트로 약하게 도핑되는 단결정 실리콘을 포함하는 것이 일반적이다. 첨부된청구범위의 해석을 돕기 위해, "반도체 기판"이라는 용어는 반도체 웨이퍼와 같은 벌크 반도체 물질과 반도체 물질층을 포함하는(그러나 이에 한정되지는 않는) 반도체 물질을 포함하는 모든 구조를 의미한다. "기판"이라는 용어는 앞서 기술한 반도체 기판을 포함하는(그러나 이에 한정되지는 않는) 모든 지지 구조를 의미한다.
산화물층(14)은 이산화규소로 이루어지는 것이 일반적이고, 질화물층(16)은 질화규소로 이루어지는 것이 일반적이다. 질화물층(16)은 400-900 옹스트롬 두께가 일반적이다.
도 2에서, 패턴처리된 마스크층(18)은 에칭 처리에 대한 마스크로 사용된다. 에칭은 건식 플라즈마 조건과 CH2F2/CF4화학구조를 이용하여 실행되는 것이 일반적이다. 이러한 에칭은 질화규소층(16)과 패드 산화물층(14)을 효과적으로 에칭하여, 이를 관통하는 구멍(20)을 형성한다. 구멍(20)은 질화물 측벽(17)과 산화물 측벽(15)에 의해 규정되는 주변부를 가진다. 에칭은 실리콘 기판(12)에 도달할 때 종료된다.
도 3에서, 구멍(20)을 실리콘 기판까지 확장하기 위해 제 2 에칭이 실행된다. 제 2 에칭은 "트렌치 개시 에칭"이라고 불린다. 트렌치 개시 에칭은 CF4/HBr을 이용하는 한정시간의 건식 플라즈마 에칭으로서, 기판(12) 내 500 옹스트롬 이하로 구멍(20)을 확장한다. 트렌치 개시 에칭의 목적은 기판(12)에 완전한 에칭을 실시하기 전에 구멍(20) 내의 실리콘 기판(12)의 노출면을 세척하는 것이다(즉, 결함과 폴리머 물질을 제거하고자 하는 것이다). 트렌치 개시 에칭의 또다른 용도는 산화물층(14)과 질화물층(16)의 노출된 측벽 변부(15, 17) 위에 폴리머를 형성시키는 것이다. 이러한 폴리머는 차후의 기판(12) 에칭시 측벽 변부(15, 17)의 산화를 경감시킬 것이다.
도 4에서, 제 3 에칭이 실행되어, 기판(12) 내로 구멍을 연장시켜 기판(12) 내에 트렌치를 형성한다. 확장된 구멍(20)은 기판(12)에 의해 규정되는 주변부(22)를 포함한다. 제 3 에칭은 전적으로 HBr로 이루어지는 에칭제를 이용하며, 한정시간의 에칭이 일반적이다. 기판(12) 내의 트렌치가 적절한 깊이에 이르도록 에칭 시간이 조절된다. 가령, 구멍이 얕은 트렌치이고자 할 경우, 1미크론 이하의 깊이로 구멍(20)을 뻗어가게 할만큼만 제 3 에칭의 시간이 정해질 것이다.
도 5에서, 포토레지스트층(18)이 제거되고 제 1 산화물층(24)이 구멍(24) 내에서, 실리콘 기판(12)에 의해 규정되는 주변부(22)를 따라 열적으로 성장한다. 산화물층(24)의 성장은 질화물층(16)의 측벽 변부(17) 아래에 놓인 작은 새의 부리 영역(26)을 형성할 수 있다.
도 6에서, 구멍(20)을 채우고 질화물층(16) 위에 놓이도록 고밀도 플라즈마 산화물(28)이 형성된다. 고밀도 플라즈마 산화물(28)이 산화물층(24)과 합쳐져서, 구멍(20) 내에 산화물 플러그(30)를 형성한다. 산화물 플러그(30)는 구멍(20) 내에서 측방으로 최외곽의 주변부(33)를 가진다.
도 7에서, 웨이퍼는 평탄화 처리(예를 들어 화학-기계적 폴리싱)되어, 산화물 플러그(30)의 상부면이 평탄화된다. 평탄화 단계는 질화물층(16)의 상부면에서 종료된다.
도 8에서, 질화물층(16)이 제거되어 산화물 플러그(30) 사이에 패드 산화물층(14)을 노출시킨다.
도 9에서, 패드 산화물층(도 8)이 제거된다. 패드 산화물층의 제거는 산화물 플러그(30)의 변부에 침하부분(32)을 남긴다.
도 10에서, 기판(12)위 산화물 플러그(30) 사이에 희생 산화물층(34)이 성장한다.
도 11에서, 희생 산화물층(34)이 제거된다. 희생 산화물층(34)의 형성과 제거는 산화물 플러그(30) 사이의 기판(12) 표면을 세척하기 위해 사용될 수 있다. 이러한 기판(12) 표면은 종국에 트랜지스터 소자의 액티브 영역을 형성하도록 사용될 수 있기 때문에, 표면에 결함이 없는 것이 바람직하다. 희생 산화물층(34)의 제거는 침하부분(32)을 더욱 악화시킬 수도 있다.
도 12에서, 산화물 플러그(30) 사이에 이산화규소층(36)이 재성장하고, 산화물 플러그(30)와 산화물층(36) 위에 폴리실리콘층(38)이 형성된다. 폴리실리콘층(38)은 종국에 트랜지스터 게이트 영역을 포함하는 워드 라인으로 형성될 수 있다. 이러한 트랜지스터 게이트 영역은 산화물 플러그(30) 사이에 놓일 수 있다. 플러그(30)는 트랜지스터 소자 사이의 트렌치형 고립영역으로 작용할 수 있다. 침하부분(32)은 트랜지스터 소자에 인접한 위치에 와류소자를 형성시킬 수 있고, 종국에는 트랜지스터 소자의 한계 전압을 저하시키는 효과를 가질 수 있다. 따라서, 침하부분(32)을 경감시키는 것이 바람직하다. 침하부분(32)은 이어지는 제작 공정과 상호작용할 수 있고, 이러한 이유로 침하부분(32)을 경감시키는 것이 바람직할 것이다.
발명은 고립영역을 형성하는 방법에 관한 것이고, 얕은 트렌치의 고립영역을 형성하는 방법에 대한 특정 응용을 가질 수 있다.
도 1은 기존 공정 순서의 예비 단계에서 반도체 웨이퍼의 단면도.
도 2는 도 1의 다음 순서의 기존 공정 단계의 도면.
도 3은 도 2의 다음 순서의 기존 공정 단계의 도면.
도 4는 도 3의 다음 순서의 기존 공정 단계의 도면.
도 5는 도 4의 다음 순서의 기존 공정 단계의 도면.
도 6은 도 5의 다음 순서의 기존 공정 단계의 도면.
도 7은 도 6의 다음 순서의 기존 공정 단계의 도면.
도 8은 도 7의 다음 순서의 기존 공정 단계의 도면.
도 9는 도 8의 다음 순서의 기존 공정 단계의 도면.
도 10은 도 9의 다음 순서의 기존 공정 단계의 도면.
도 11은 도 10의 다음 순서의 기존 공정 단계의 도면.
도 12는 도 11의 다음 순서의 기존 공정 단계의 도면.
도 13은 본 발명의 제 1 실시예에 따른 공정의 웨이퍼 단면도로서, 도 3의 공정 단계 다음 순서의 공정 단계 도면.
도 14는 도 13의 다음 순서의 공정 단계의 도면.
도 15는 도 14의 다음 순서의 공정 단계의 도면.
도 16은 도 15의 다음 순서의 공정 단계의 도면.
도 17은 본 발명의 제 2 실시예에 따른 공정의 웨이퍼 단면도로서, 도 4의 공정 단계 다음 순서의 공정 단계 도면.
도 18은 도 17의 다음 순서의 공정 단계의 도면.
도 19는 도 18의 다음 순서의 공정 단계의 도면.
도 20은 도 19의 다음 순서의 공정 단계의 도면.’
도 21은 도 20의 다음 순서의 공정 단계의 도면.
도 22는 본 발명의 제 3 실시예에 따른 공정의 웨이퍼 단면도로서, 도 4의 공정 단계 다음 순서의 공정 단계 도면.
도 23은 도 22의 다음 순서의 공정 단계의 도면.
도 24는 도 23의 다음 순서의 공정 단계 도면.
도 25는 도 24의 다음 순서의 공정 단계 도면.
도 26은 본 발명의 제 4 실시예에 따른 공정의 웨이퍼 단면도로서, 도 3의 기존 공정 단계 다음 순서의 공정 단계 도면.
도 27은 도 26의 다음 순서의 공정 단계 도면.
도 28은 도 27의 다음 순서의 공정 단계 도면.
도 29는 도 28의 다음 순서의 공정 단계 도면.
(도면의 부호설명)
10, 10a, 10b, 10c, 10d - 웨이퍼 12 - 기판
14 - 산화물층 15, 17 - 측벽
16 - 질화물층 18 - 포토레지스트층
20, 40, 50, 60, 70 - 구멍 26 - 새부리형 영역
28 - 고밀도 플라즈마 산화물 30 - 산화물 플러그
32 - 침하부분 33 - 측방 최외곽 주변부
34 - 희생 산화물층 36 - 이산화규소층
38, 66 - 폴리실리콘층 42, 52 - 계단구조
44, 56, 62 - 산화물층 46, 58, 64 - 고립영역
61 - 둥근 코너
한 태양에서, 발명은 고립영역 형성 방법을 포함한다. 기판 위에 산화물층이 형성된다. 산화물층 위에 질화물층이 형성된다. 질화물층과 산화물층은 아래의 기판의 일부를 노출시키도록 두 층을 통과하는 구멍 패턴을 가진다. 하부의 기판의 노출부는 기판내로 뻗어가는 구멍을 형성하기 위해 에칭된다. 기판의 노출부를 에칭한 후에, 질화물층 부분이 제거되고, 기판 위에 질화물층의 일부만을 남긴다. 질화물층 부분을 제거한 후에, 기판 위의 구멍 내에 산화물이 형성된다. 구멍 내의 산화물은 고립영역 부분을 형성한다.
또다른 태양에서, 발명은 또다른 실시예의 고립영역 형성 방법을 포함한다. 질화규소층이 기판 위에 형성된다. 질화규소층 위에 마스크층이 형성된다. 마스크층을 따라 질화규소층까지 뻗어가도록 구멍 패턴이 형성된다. 구멍은 질화규소층을 지나 하부의 기판까지 뻗어간다. 질화규소층은 구멍에 인접한 변부 영역을 가지며, 변부 영역 사이에 중앙 영역을 가진다. 구멍은 하부의 기판 내로 뻗어간다. 구멍을 하부의 기판내로 연장한 후에, 질화규소층의 두께는 중앙 영역에 대해 변부 영역을 상대적으로 얇게 하기 위해 변부 영역에서 감소된다. 기판 내로 뻗어가는 구멍 내에 산화물이 형성된다. 구멍 내의 산화물은 고립영역 부분을 형성한다.
본 발명은 도 1-12에 도시되는 기존 공정 단계를 들어 앞서 설명한 침하부분(32)을 완화시킬 수 있는 방법에 관한 것이다. 본 발명의 제 1 실시예는 도 13-16을 들어 기술된다. 제 1 실시예를 기술할 때, 도 1-12의 기존 공정에 기술하기 위해 앞서 사용된 도면 부호와 유사한 도면 부호가 사용될 것이며, 그 차이는 첨자 "a"나 다른 부호로 표시될 것이다.
도 13은 제 1 실시예의 방법의 예비 단계에서의 반도체 웨이퍼(10a)를 도시한다. 특히, 웨이퍼(10a)는 도 3의 기존 공정 단계 다음의 공정 단계로 도시된다. 웨이퍼(10a)는 반도체 기판(12), 산화물층(14), 질화물층(16), 그리고 포토레지스트층(18)을 포함한다. 구멍(40)은 산화물층(14)과 질화물층(16)을 따라 기판(12) 내로 뻗어간다. 산화물층(14)과 질화물층(16)은 종국에 고립영역 형성 중 마스크층으로 작용하여, 제 1 마스크층(14) 및 제 2 마스크층(16)으로 불릴 수 있다.
구멍(40)의 형성은 도 3의 공지 기술에서 앞서 설명한 공정과 동일한 공정 단계로 시작될 수 있다. 특히, 포토레지스트층(18)으로부터 제 1, 2 마스크층(14, 16)을 따라 패턴을 전이함으로서 구멍(20)(도 3)이 형성된다. 그후 구멍(20)은 포토레지스트층(18)을 에칭함으로서 구멍(40) 내로 뻗어간다. 이러한 에칭은 포토레지스트층(18)의 수평폭을 감소시키고, 그래서 아래의 제 2 마스크층(16)의 부분을 노출시킨다. 포토레지스트층(18)의 에칭은 산소함유 물질과 He의 혼합물을 사용한건식 에칭 등을 포함할 수 있다. 산소함유 물질은 10% 이상 농도의 산소를 포함할 수 있다. 그 대안으로, 상기 에칭은 100% O2를 이용한 건식 에칭일 수도 있다. 에칭은 O2농도가 높을 때 포토레지스트층을 더 빨리 제거한다. 마스크층(14, 16)이 산화물과 질화물을 각각 포함하는 실시예에서, 앞서 기술한 에칭 조건은 질화물층(16)과 산화물층(14)의 노출부로부터 폴리머를 제거할 수도 있다. 이러한 폴리머는 도 3의 예를 들어 "배경기술" 단락에서 설명된 바 있고, 도 4의 예를 들어 실리콘 에칭 중 질화물 측벽(17)과 산화물 측벽(15)을 보호하는 것으로 기술된 바 있다. 따라서, 이러한 폴리머층의 제거는 다음 실리콘 에칭으로의 층(14, 16)의 순응성(susceptibility)을 증가시킬 수 있다.
도 14에서, 웨이퍼(10a)에 실리콘 에칭이 실시된다. 그 예로는 도 4를 들어 앞서 기술한 HBr 에칭이 있다. 이러한 에칭은 구멍(40)을 기판(12) 내로 뻗어가게하고, 질화물층(16)과 산화물층(14)의 노출부를 제거한다. 따라서, 에칭은 제 2 마스크층의 두께를 감소시키지 않으면서 구멍으로부터 외향으로 제 2 마스크층의 가장 먼 측면 주변부(17)를 이동시킨다. 에칭후, 구멍(40)은 산화물층(14) 아래에 계단구조(42)를 포함한다. 계단구조(42)는 구멍(40)의 폭넓은 상부가 구멍(40)의 폭좁은 하부와 만나는 영역을 형성한다.
도 15에서, 포토레지스트층(18)이 제거되고, 도 5의 기존 웨이퍼를 들어 앞서 설명한 공정과 유사한 공정에 의해 구멍(40) 내에 산화물층(44)이 열적으로 형성된다. 열적으로 성장한 산화물의 공정 예는 섭씨 1050도에서 1기압으로 10-15분간 아르곤과 O2의 혼합물에 웨이퍼(10a)를 노출시키는 것이다. 산화물층(44)이 형성된 후, 도 6-12를 들어 앞서 설명된 공정과 유사한 차후 공정은 구멍(40) 내에 고립영역을 형성하는 과정을 실행한다.
도 16은 이러한 다음 공정 이후의 웨이퍼(10a)를 도시한다. 특히, 도 16은 고립영역(46)이 구멍(40) 내에 형성된 후, 그리고 폴리실리콘층(38)이 고립영역 위에 제공된 후의 웨이퍼(10a)를 도시한다. 도시되는 바와 같이, 계단구조(42)는 고립영역(46)의 외부 측면 주변부를 형성한다. 이러한 외부 주변부는 도 12의 고립영역(30)의 외부 주변부(33)보다 더 외향이다. 이는 공지 기술의 고립영역의 침하부분(32)을 완화시키는 결과를 보인다.
본 발명의 제 2 실시예의 방법은 도 17-21을 들어 설명된다. 제 2 실시예를 기술할 때, 도 1-12에 사용된 공지 기술 설명에 사용된 도면 부호와 같은 번호가 사용되며, 차이가 있을 경우 첨자 ‘b’나 다른 부호로 표시된다.
도 17에서, 웨이퍼(10b)는 제 2 실시예 방법의 예비 공정 단계로 도시된다. 특히, 도 4에 도시되는 공지 기술 단계 다음의 공정 단계로 웨이퍼(10b)가 도시되며, 포토레지스트층(18)이 제거되어 있다. 웨이퍼(10b)는 실리콘 기판(12), 산화물층(14), 그리고 질화물층(16)을 포함하며, 층(14, 16)은 제 1, 2 마스크층으로 각각 명명될 수 있다. 구멍(50)은 질화물층(16)과 산화물층(14)을 지나 기판(12) 내로 뻗어간다. 구멍(50)은 구멍(20) 형성을 위해 도 4를 들어 앞서 설명된 방법에 따라 형성될 수 있다.
도 18에서, 웨이퍼(10b)는 산화물층(14)과 실리콘 기판(12)에 대해 질화물층(16)을 등방식으로 에칭하는 습식 에칭에 노출된다. 이러한 에칭은 대기압에서 섭씨 150도로 인산(H3PO4)을 가함으로서 웨이퍼(10b)의 침하부분을 생성한다. 이러한 침하부분은 55 옹스트롬/분의 속도로 질화규소를 에칭하는 것으로 판명되었다. 상기 습식 에칭은 질화물층(16)의 두께를 감소시킴은 물론, 구멍(50)의 상부를 폭넓게하고자 구멍(50)으로부터 외향으로 질화물층(16)의 측벽(17)을 이동시킨다. 따라서, 질화물 에칭은 구멍(50) 내에 계단구조(52)를 형성시킨다. 계단구조(52)는 구멍(50)의 폭넓은 상부가 구멍(50)의 폭좁은 하부와 만나는 위치를 형성한다. 계단구조(52)는 산화물층(14)의 이산화규소를 포함하는 상부면을 가진다.
앞서 기술된 인산 에칭후 질화물층(16)은 기판 위에서 600 옹스트롬 이상의 두께를 가지는 것이 선호된다. 잔여 질화물층(16)의 두께가 600 옹스트롬 이하일 경우, 차후 에칭에 대한 에칭 단계로 기능할 수 없음이 발견되었다. 일반적으로, 인산 에칭 중에 50-250 옹스트롬의 질화물층(16)이 제거된다.
도 19에서, 기판(10b)은 패드 산화물층(14)의 일부를 선택적으로 제거하기 위해 불화수소산(hydrofluoric acid) 에칭제에 노출된다. 패드 산화물(14) 일부의 제거는 계단구조(52)를 기판(12)의 상부면에 이르게 한다. 일부 응용에서, 이러한 패드 산화물 에칭을 생략하고 도 20을 들어 설명되는 산화를 바로 진행하는 것이 똑같이 선호된다.
도 20에서, 웨이퍼(10b)는 구멍(50)에 산화물층(56)을 형성하는 산화조건에노출된다. 산화물층(56)은 계단구조(52) 위에 놓인다.
도 21에서, 웨이퍼(10b)는 고립영역(58)과 고립영역(58) 위의 폴리실리콘층(38)을 형성하기 위해 도 6-12를 들어 앞서 설명된 공지 기술 단계와 유사한 다음 공정에 노출된다. 도시되는 바와 같이, 계단구조(52)는 고립영역(58)의 외곽측면 주변부를 형성한다. 이러한 외곽주변부는 도 12의 고립영역(30)의 외곽주변부(33)보다 더 외향이다. 이는 공지 기술에 따른 고립영역에서의 침하부분(32)(도 12)을 완화시킨다.
발명의 제 3 실시예가 도 22-25를 들어 설명된다. 제 3 실시예를 기술할 때, 앞서 두 실시예를 설명할 때 사용된 도면부호와 유사한 부호가 사용될 것이고, 차이점은 첨자 "c"나 다른 부호로 표시될 것이다.
도 22에서, 제 3 실시예 공정의 예비 단계로 웨이퍼(10c)가 도시된다. 웨이퍼(10c)는 도 4의 단계에 이어지는 공정 단계로 도시되고, 이때 포토레지스트층(18)(도 4)은 이미 제거되어 있다. 웨이퍼(10c)는 기판(12), 패드 산화물층(14), 그리고 질화규소층(16)을 포함하고, 층(14, 16)은 각각 제 1, 2 마스크층으로 명명될 수 있다. 구멍(60)은 층(16, 14)을 따라 기판(12)내로 뻗어간다.
도 23에서, 질화물층(16)은 변부(17)에 인접한 질화물층(16) 일부의 두께를 감소시키기 위해 면에칭(facet eching)된다. 면에칭은 불소함유 화합물(가령, CH2F2)과 조합된 아르곤을 이용한 플라즈마 에칭을 포함할 수 있다. 아르곤과 불소함유 화합물의 혼합물은 5% 이하의 불소함유 기체(체적비)를 포함한다. 면에칭의 압력 조건예는 2-20 mTorr이다(이 면에칭 조건은 질화물 면에칭에 관한 또다른 경우로부터 취해진다. 본 경우에 적절한 조건인 지 확인하여야 한다).
면에칭 전후에, 웨이퍼(10c)는 질화물층(16)의 변부(17) 아래로부터 산화물층(14)의 일부를 제거하기 위해 HF 에칭을 실시한다. 산화물층(14)을 제거하면 기판(12)의 상부면의 노출코너(61)가 남게된다.
도 24에서, 구멍(60) 내에 산화물층(62)을 형성하는 산화를 웨이퍼(10c)에 실시한다. 열적 산화 이전에 질화물층(16)의 면에칭을 실시하는 것은 질화물층(16) 면 변부의 들림으로 인하여 코너(61)가 둥글어지는 효과를 가진다. 도 5를 들어 앞서 설명한 공지 기술 단계의 코너의 둥근 정도에 비해 이 코너(61)의 둥근 정도가 훨씬 크다.
도 6-12의 공지 기술 단계와 유사한 다음 공정은 도 25에 도시되는 구조를 생성하고, 상기 구조는 고립영역(64)과 고립영역(64) 위의 폴리실리콘층(66)을 포함한다. 질화물층(16)의 면변부는 도 24의 구조에 대해 도 6-12의 차후 공정의 응용중 형성되는 고립 산화물의 산화물 레지(ledge) 위에 쑥 올라온 형태를 이끈다. 이러한 형태의 산화물 레지(ledge)가 형성될 경우, 폴리실리콘층(66) 형성 이전에 상기 산화물 레지가 제거되는 것이 선호된다. 이러한 산화물 레지는 고립 산화물의 화학-기계적 폴리싱에 의해 제거될 수 있다.
도 25는 공지 기술의 침하부분(32)(도 12)의 형성을 둥근 코너(61)가 완화시켰음을 도시한다.
본 발명의 제 4 실시예는 도 26-29를 들어 설명된다. 제 4 실시예를 기술함에 있어, 앞서의 세 실시예를 기술할 때 사용한 도면부호와 유사한 도면부호가 사용될 것이며, 차이점은 첨자 "d"나 다른 도면부호로 표시할 것이다.
도 26에서, 제 4 실시예 방법의 예비 단계에서 웨이퍼(10d)가 도시된다. 특히, 도 3의 공지 기술 공정 단계에 이어지는 공정 단계에서 웨이퍼(10d)가 도시된다. 웨이퍼(10d)는 기판(12), 패드 산화물층(14), 그리고 질화물층(16)을 포함하고, 상기 층(14, 16)은 각각 제 1, 2 마스크층으로 명명될 수 있다. 추가적으로, 기판(12)은 포토레지스트층(18)과, 층(18, 16, 14)을 따라 기판(12) 내로 뻗어가는 구멍(70)을 포함한다. 구멍(70)은 도 3의 구멍(20) 형성을 위해 앞서 기술된 공지 기술 방법에 의해 형성될 수 있다. 구멍(70)의 형성후, 도 13을 들어 앞서 기술된 에칭과 같이 산소함유 물질을 이용한 건식 에칭 등에 의해 포토레지스트층(18)이 다시 에칭된다. 이러한 에칭은 질화물층(16) 일부를 노출시키고, 포토레지스트(18)에 의해 덮히는 다른 부분을 남긴다.
도 27에서, 질화물층(16)의 노출부는 질화물층의 노출부 두께를 감소시키기 위해 도 18을 들어 앞서 설명된 인산 에칭과 같은 추가 에칭 조건에 노출된다. 특히, 원래의 질화물층은 두께 "A"를 가지고, 질화물층의 에칭부(변부 영역)는 두께 "B"를 가진다. "B"가 "A"의 반인 경우가 선호된다. 에칭은 질화물층(16)의 가정먼 측방 주변부를 구멍(70)으로부터 외향으로 이동시키지 않는다.
도 28에서, 웨이퍼(10d)는 구멍(70) 내에서 산화물층(72)을 성장시키는 산화 조건에 노출된다. 질화물층(16)의 얇은 영역은 성장 산화물에 의해 쉽게 들려지고,그래서 질화물층(16)의 얇은 영역 아래에 "새부리"형태가 형성된다. 이 새부리 형태는 도 5를 들어 앞서 기술된 공지 기술 공정 중 형성된 어떤 새부리형태보다 더 연장된다. 웨이퍼(10d)를 산화 조건에 노출시키기 전에 포토레지스트층(18)이 제거된다.
도 29에서, 웨이퍼(10d)는 고립영역(74)과 고립영역(34) 위의 폴리실리콘층(38)을 형성하기 위해 도 6-12를 들어 앞서 설명된 공지 기술 공정과 유사한 차후 공정 조건에 노출된다. 질화물층(16)의 얇아진 변부는 도 27의 구조 다음에 도 6-12의 공정의 응용중 형성되는 고립 산화물의 산화물 레지(ledge)(도시되지 않음) 위에 쑥 올라온 형태를 이끈다. 이러한 형태의 산화물 레지가 형성될 경우, 폴리실리콘층(38) 형성 이전에 레지가 제거되는 것이 선호된다. 이러한 산화물 레지는 고립 산화물의 화학-기계적 폴리싱 등에 의해 제거될 수 있다.
도 26-29의 공정은 "배경 기술" 단락에서 앞서 설명한 공지 기술의 침하부분(32)을 완화시킨다.
Claims (48)
- 고립영역 형성 방법으로서, 상기 방법은:- 기판 위에 제 1, 2 마스크층을 통해 구멍을 형성하고, 이때 제 2 마스크층은 제 1 마스크층 위에 위치하며,- 구멍 형성후, 제 2 마스크층 일부를 제거하고, 이때 기판 위에 제 2 마스크층 일부가 남으며, 그리고- 제 2 마스크층 일부를 제거한 후, 에칭 구멍 내에 절연 물질을 형성하고, 이때 에칭 구멍 내의 절연 물질은 고립영역 부분을 형성하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 제 1 마스크층이 이산화규소를 포함하고, 제 2 마스크층이 질화규소를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 기판은 실리콘을 포함하고, 상기 절연 물질을 형성하는 단계는:- 구멍 내에서 기판으로부터 제 1 이산화규소층을 열적으로 성장시키고, 그리고- 제 1 이산화규소층 위에서 구멍 내에 제 2 이산화규소층을 증착하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 제 2 마스크층의 일부를 제거하는 단계는 제 2 마스크층의 측방 주변부를 구멍으로부터 외향으로 이동시키지 않으면서 제 2 마스크층의 두께만을 감소시키는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 제 2 마스크층의 일부를 제거하는 단계는 제 2 마스크층의 두께를 감소시키지 않으면서 제 2 마스크층의 측방 주변부를 구멍으로부터 외향으로 이동시키는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 제 2 마스크층의 일부를 제거하는 단계는 제 2 마스크층의 측방 주변부를 구멍으로부터 외향으로 이동시키면서, 제 2 마스크층의 두께를 감소시키는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 방법은 제 1, 2 마스크층을 따라 구멍을 형성하기 전에 제 2 마스크층 위에 패턴처리된 포토레지스트층을 형성하는 단계를 추가로 포함하고, 제 1, 2 마스크층을 따라 구멍을 형성하는 단계는 패턴처리된 포토레지스트층으로부터 제 1, 2 마스크층까지 패턴을 전이하는 단계를 포함하며, 제 2 마스크층의 일부를 제거할 때 포토레지스트층의 일부가 제 2 마스크층 위에 남는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 방법은:- 제 1, 2 마스크층을 따라 구멍을 형성하기 전에 제 2 마스크층 위에 패턴처리된 포토레지스트층을 형성하고, 이때 제 1, 2 마스크층을 따라 구멍을 형성하는 단계는 패턴처리된 포토레지스트로부터 제 1, 2 마스크층까지 패턴을 전이하는 단계를 포함하며, 그리고- 제 2 마스크층의 일부를 제거하기 전에 제 2 마스크층 위로부터 포토레지스트를 제거하는, 이상의 단계를 추가로 포함하는 것을 특징으로 하는 방법.
- 고립영역 형성 방법으로서, 상기 방법은:- 제 1, 2 마스크층을 따라 기판 제 1, 2 마스크층 아래의 기판 내로 구멍을 형성하고, 이때 제 2 마스크층은 제 1 마스크층 위에 놓이며,- 제 2 마스크층 일부를 제거하고, 이때 제 2 마스크층의 일부를 기판 위에 남기며, 그리고- 제 2 마스크층의 일부를 제거한 후, 구멍 내에 산화물층을 형성하기 위해 구멍 내에서 기판을 열적으로 산화시키며, 이때 구멍 내의 산화물층은 고립영역의 일부를 형성하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 제 1 마스크층은 이산화규소를 포함하고, 제 2 마스크층은 질화규소를 포함하는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 기판은 실리콘을 포함하고, 상기 방법은 열적으로 성장한 산화물층 위에서 구멍 내에 제 2 이산화규소층을 증착하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 제 2 마스크층의 일부를 제거하는 단계는 제 2 마스크층의 측방 주변부를 구멍으로부터 외향으로 이동시키지 않으면서 제 2 마스크층의 두께만을 감소시키는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 제 2 마스크층의 일부를 제거하는 단계는 제 2 마스크층의 두께를 감소시키지 않으면서 제 2 마스크층의 측방 주변부를 구멍으로부터 외향으로 이동시키는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 제 2 마스크층의 일부를 제거하는 단계는 제 2 마스크층의 측방 주변부를 구멍으로부터 외향으로 이동시키면서, 제 2 마스크층의 두께를 감소시키는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 상기 방법은 제 1, 2 마스크층을 따라 구멍을 형성하기 전에 제 2 마스크층 위에 패턴처리된 포토레지스트층을 형성하는 단계를 추가로 포함하고, 제 1, 2 마스크층을 따라 구멍을 형성하는 단계는 패턴처리된 포토레지스트층으로부터 제 1, 2 마스크층까지 패턴을 전이하는 단계를 포함하며, 제 2 마스크층의 일부를 제거할 때 포토레지스트층의 일부가 제 2 마스크층 위에 남는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 상기 방법은:- 제 1, 2 마스크층을 따라 구멍을 형성하기 전에 제 2 마스크층 위에 패턴처리된 포토레지스트층을 형성하고, 이때 제 1, 2 마스크층을 따라 구멍을 형성하는 단계는 패턴처리된 포토레지스트로부터 제 1, 2 마스크층까지 패턴을 전이하는 단계를 포함하며, 그리고- 제 2 마스크층의 일부를 제거하기 전에 제 2 마스크층 위로부터 포토레지스트를 제거하는, 이상의 단계를 추가로 포함하는 것을 특징으로 하는 방법.
- 고립영역 형성 방법으로서, 상기 방법은:- 기판 위에 제 1 마스크층을 형성하고,- 제 1 마스크층 위에 제 2 마스크층을 형성하며, 이때 제 1, 2 마스크층은 하부의 기판 일부를 노출시키기 위해 상기 제 1, 2 마스크층을 통해 뻗어가는 구멍 패턴을 가지고,- 기판내로 뻗어가는 구멍 형성을 위해 하부의 기판의 노출부를 에칭하며,- 하부의 기판 노출부를 에칭한 후 제 2 마스크층의 일부를 제거하고, 이때 기판 위에 제 2 마스크층의 일부를 남기며, 그리고- 제 2 마스크층의 일부를 제거한 후, 기판의 구멍 내에 절연 물질을 형성하고, 이때 구멍 내의 절연 물질은 고립영역의 일부를 형성하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 제 1 마스크층은 이산화규소를 포함하고, 제 2 마스크층은 질화규소를 포함하는 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 제 2 마스크층은 제 2 마스크층을 통해 뻗어가는 구멍을 따르는 측벽을 포함하고, 제 2 마스크층의 일부를 제거하는 단계는 구멍으로부터 측벽을 멀리 변위시키는 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 제 2 마스크층은 제 1 마스크층보다 큰 두께를 가지고, 제 2 마스크층의 일부를 제거하는 단계는 잔여 제 2 마스크층의 일부의 두께를 감소시키는 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 제 2 마스크층은 제 1 마스크층보다 큰 두께를 가지고, 제 2 마스크층의 일부를 제거하는 단계는 잔여 제 2 마스크층의 전체 두께를 감소시키는 것을 특징으로 하는 방법.
- 제 17 항에 있어서,제 2 마스크층의 일부를 제거하는 단계는 제 2 마스크층을 면에칭(facetetching)하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 17 항에 있어서,제 2 마스크층의 일부를 제거한 후, 기판에 형성된 구멍을 기판 내로 더 뻗어가도록 기판을 에칭하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
- 고립영역 형성 방법으로서, 상기 방법은:- 기판 위에 마스크층을 형성하고,- 마스크층을 따라 하부의 기판 내로 뻗어가는 구멍 패턴을 형성하며,- 구멍 형성후 제 1 마스크층을 면에칭(facet etching)하고, 그리고- 면에칭후, 기판 내로 뻗어가는 구멍 내에 절연 물질을 형성하고, 이때 구멍 내의 절연 물질은 고립영역의 일부를 형성하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 제 24 항에 있어서, 마스크층은 질화규소를 포함하는 것을 특징으로 하는 방법.
- 제 24 항에 있어서, 기판은 실리콘을 포함하고, 상기 절연 물질을 형성하는 단계는:- 기판으로부터 구멍 내에 제 1 이산화규소층을 열적으로 성장시키고, 그리고- 제 1 이산화규소층 위에서 구멍 내에 제 2 이산화규소층을 증착하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 고립영역 형성 방법으로서, 상기 방법은:- 기판 위에 마스크층을 형성하고,- 마스크층을 따라 하부의 기판 내로 뻗어가는 구멍 패턴을 형성하며, 이때 제 1 마스크층은 구멍에 인접한 변부 영역을 가지고 변부 영역 사이에 중앙 영역을 가지며,- 하부의 기판 내로 구멍을 연장시킨 후, 중앙 영역에 비해 상대적으로 변부 영역이 얇아지도록 변부 영역에서 제 1 마스크층의 두께를 감소시키고,- 기판 내로 뻗어가는 구멍 내에 절연 물질을 형성하며, 이때 구멍 내의 절연 물질은 고립영역의 일부를 형성하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 제 27 항에 있어서, 마스크층은 질화규소를 포함하는 것을 특징으로 하는 방법.
- 제 27 항에 있어서, 기판은 실리콘을 포함하고, 절연 물질을 형성하는 단계는:- 구멍 내에서 기판으로부터 제 1 이산화규소층을 열적으로 성장시키고, 그리고- 제 1 이산화규소층 위에서 구멍 내에 제 2 이산화규소층을 증착하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 제 27 항에 있어서, 상기 방법은 마스크층 위에 패턴처리된 포토레지스트층을 형성하는 단계를 추가로 포함하고, 구멍을 형성하는 단계는 패턴처리된 포토레지스트층으로부터 마스크층까지 패턴을 전이하는 단계를 포함하며, 변부 영역에서 질화규소층의 두께를 감소시키는 단계는:- 마스크층 변부 영역 위의 포토레지스트층 일부를 제거하고, 이때 마스크층 중앙 영역 위에 포토레지스트층의 다른 일부를 남기며, 그리고- 포토레지스트층의 일부를 제거한 후, 그리고 포토레지스트층의 상기 다른 일부가 마스크층 중앙 영역 위에 있을 때, 변부 영역에서 마스크층의 두께를 감소시키는 에칭 조건에 마스크층을 노출시키는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 고립영역 형성 방법으로서, 상기 방법은:- 기판 위에 질화규소층을 형성하고, 이때 질화규소층은 하부의 기판 일부를 노출시키도록 질화규소층을 관통하는 구멍 패턴을 가지며,- 기판 내로 뻗어가는 구멍을 형성하기 위해 하부의 기판 노출부를 에칭하고,- 하부의 기판 노출부를 에칭한 후, 질화규소층 일부를 제거하도록 질화규소층을 습식 에칭하고, 이때 기판 위에 질화규소층의 다른 일부를 남기며, 그리고- 습식 에칭후, 기판의 구멍 내에 산화물을 형성하고, 이때 구멍 내의 산화물은 고립영역의 일부를 형성하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 제 31 항에 있어서, 상기 방법은 기판 위에 산화규소층을 형성하는 단계를 추가로 포함하고, 질화규소층을 형성하는 단계는 산화규소층 위에 질화규소층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 31 항에 있어서, 질화규소층의 상기 다른 일부의 두께는 습식 에칭후 600 옹스트롬 이상인 것을 특징으로 하는 방법.
- 제 31 항에 있어서, 습식 에칭 단계는 질화규소층을 인산에 노출시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 고립영역 형성 방법으로서, 상기 방법은:- 기판 위에 질화규소층을 형성하고,- 질화규소층 위에 마스크층을 형성하며,- 마스크층을 통해 질화규소층까지 뻗어가는 구멍 패턴을 형성하고,- 제 1 에칭으로 질화규소층을 통해 하부의 기판까지 구멍을 뻗어가게 하며, 이때 질화규소층은 구멍에 인접한 위치의 변부 영역과, 변부 영역 사이의 중앙 영역을 가지고,- 제 2 에칭으로 하부의 기판 내로 구멍을 뻗어가게 하며, 이때 제 2 에칭은 변부 영역 위에 폴리머를 형성하고,- 하부의 기판 내로 구멍을 뻗어가게 한 후, 질화규소층 변부로부터 폴리머를 제거하고 마스크층 일부를 제거하기 위해 질화규소층과 마스크층을 건식 에칭 조건에 노출시키며, 이때 질화규소층 위에 마스크층의 다른 부분을 남기며,- 건식 에칭후, 기판 내로 구멍을 더욱 뻗어가게하고, 그리고- 기판의 구멍 내에 산화물을 형성하고, 이때 구멍 내의 산화물이 고립영역의 일부를 형성하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서, 제 2 에칭은 제 1 에칭과는 다른 조건을 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서, 제 2 에칭은 CF4/HBR을 이용한 건식 플라즈마 에칭을 포함하고, 제 1 에칭은 CF4와 CH2F2중 한 개 이상을 이용한 건식 플라즈마 에칭을 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서, 상기 방법은 기판 위에 산화규소층을 형성하고, 질화규소층을 형성하는 단계는 산화규소층 위에 질화규소층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서, 건식 에칭은 질화규소층과 마스크층을 산소함유 기체에 노출시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서, 마스크층은 포토레지스트를 포함하고, 건식 에칭은 질화규소층과 마스크층을 산소함유 기체에 노출시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서, 건식 에칭은 질화규소층과 마스크층을 O2에 노출시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 고립영역 형성 방법으로서, 상기 방법은:- 기판 위에 질화규소층을 포함하고,- 질화규소층 위에 마스크층을 형성하며,- 마스크층을 통해 질화규소층까지 뻗어가는 구멍 패턴을 형성하고,- 질화규소층을 통해 하부의 기판까지 구멍을 뻗어가게 하며, 이때 질화규소층은 구멍에 인접한 위치의 변부 영역과, 변부 영역 사이의 중앙 영역을 가지고,- 하부의 기판 내로 구멍을 뻗어가게 하며,- 하부의 기판 내로 구멍을 뻗어가게 한 후, 중앙 영역에 비해 변부 영역이 상대적으로 얇아지도록 변부 영역에서 질화규소층의 두께를 감소시키고, 그리고- 기판의 구멍 내에 산화물을 형성하고, 이때 구멍 내의 산화물이 고립영역의 일부를 형성하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 제 42 항에 있어서, 상기 방법은 기판 위에 산화규소층을 형성하는 단계를 추가로 포함하고, 질화규소층을 형성하는 단계는 산화규소층 위에 질화규소층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 42 항에 있어서, 변부 영역의 두께가 감소하더라도 중앙 영역의 두께는 변하지 않는 것을 특징으로 하는 방법.
- 제 42 항에 있어서, 변부 영역에서 질화규소층의 두께를 감소시키는 단계는:- 질화규소층 변부 영역 위의 마스크층 일부를 제거하고, 이때 질화규소 중앙 영역 위에 마스크층의 다른 일부를 남기며, 그리고- 마스크층의 일부를 제거한 후, 그리고 마스크층의 상기 다른 일부가 질화규소 중앙 영역 위에 있을 때, 변부 영역에서 질화규소층 두께를 감소시키는 에칭조건에 질화규소층을 노출시키는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 제 45 항에 있어서, 에칭 조건은 질화규소층을 이방성으로 에칭하는 것을 특징으로 하는 방법.
- 제 42 항에 있어서, 변부 영역에서 질화규소층 두께를 감소시키는 단계는:- 마스크층을 제거하고, 그리고- 변부 영역에 면변부(faceted edges)를 형성하기 위해 질화규소층을 면에칭하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
- 제 42 항에 있어서, 상기 방법은:- 기판 위에 산화규소층을 형성하고, 이때 질화규소층을 형성하는 단계는 산화규소층 위에 질화규소층을 형성하는 단계를 포함하며,- 질화규소층을 형성하고 구멍을 하부의 기판 내로 뻗어가게 한 후, 변부 영역의 아래를 잘라내도록 질화규소층 변부 영역 아래의 산화규소층 일부를 제거하는, 이상의 단계를 추가로 포함하고,변부 영역에서 질화규소층 두께를 감소시키는 단계는:- 마스크층을 제거하고, 그리고- 변부 영역에서 면변부를 형성하기 위해 질화규소층을 면에칭하는, 이상의단계를 포함하는 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/146,838 US6372601B1 (en) | 1998-09-03 | 1998-09-03 | Isolation region forming methods |
US09/146,838 | 1998-09-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010073110A true KR20010073110A (ko) | 2001-07-31 |
KR100403837B1 KR100403837B1 (ko) | 2003-11-05 |
Family
ID=22519189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-7002810A KR100403837B1 (ko) | 1998-09-03 | 1999-08-31 | 고립영역 형성 방법 |
Country Status (5)
Country | Link |
---|---|
US (11) | US6372601B1 (ko) |
JP (1) | JP2003507879A (ko) |
KR (1) | KR100403837B1 (ko) |
AU (1) | AU5701999A (ko) |
WO (1) | WO2000014797A2 (ko) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6274498B1 (en) * | 1998-09-03 | 2001-08-14 | Micron Technology, Inc. | Methods of forming materials within openings, and method of forming isolation regions |
US6372601B1 (en) | 1998-09-03 | 2002-04-16 | Micron Technology, Inc. | Isolation region forming methods |
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1998
- 1998-09-03 US US09/146,838 patent/US6372601B1/en not_active Expired - Fee Related
-
1999
- 1999-08-31 KR KR10-2001-7002810A patent/KR100403837B1/ko not_active IP Right Cessation
- 1999-08-31 AU AU57019/99A patent/AU5701999A/en not_active Abandoned
- 1999-08-31 WO PCT/US1999/020031 patent/WO2000014797A2/en active IP Right Grant
- 1999-08-31 JP JP2000569444A patent/JP2003507879A/ja active Pending
-
2000
- 2000-03-07 US US09/520,288 patent/US6238999B1/en not_active Expired - Lifetime
- 2000-03-07 US US09/520,739 patent/US6329267B1/en not_active Expired - Fee Related
- 2000-03-07 US US09/521,095 patent/US6406977B2/en not_active Expired - Fee Related
-
2001
- 2001-02-09 US US09/785,857 patent/US20010009798A1/en not_active Abandoned
-
2002
- 2002-02-08 US US10/071,456 patent/US20020089034A1/en not_active Abandoned
- 2002-02-14 US US10/076,684 patent/US6593206B2/en not_active Expired - Fee Related
- 2002-09-11 US US10/241,950 patent/US20030022459A1/en not_active Abandoned
- 2002-09-11 US US10/241,923 patent/US6710420B2/en not_active Expired - Lifetime
-
2004
- 2004-03-11 US US10/799,794 patent/US6967146B2/en not_active Expired - Fee Related
-
2006
- 2006-04-21 US US11/409,134 patent/US20060234469A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US6593206B2 (en) | 2003-07-15 |
JP2003507879A (ja) | 2003-02-25 |
US6710420B2 (en) | 2004-03-23 |
AU5701999A (en) | 2000-03-27 |
US6372601B1 (en) | 2002-04-16 |
US20020089034A1 (en) | 2002-07-11 |
US20030032258A1 (en) | 2003-02-13 |
US20020070422A1 (en) | 2002-06-13 |
US20010009798A1 (en) | 2001-07-26 |
US6406977B2 (en) | 2002-06-18 |
US6967146B2 (en) | 2005-11-22 |
US20030022459A1 (en) | 2003-01-30 |
WO2000014797A2 (en) | 2000-03-16 |
KR100403837B1 (ko) | 2003-11-05 |
US20040241957A1 (en) | 2004-12-02 |
US6329267B1 (en) | 2001-12-11 |
US20060234469A1 (en) | 2006-10-19 |
US6238999B1 (en) | 2001-05-29 |
WO2000014797A3 (en) | 2001-12-13 |
US20010012676A1 (en) | 2001-08-09 |
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